KR100892328B1

KR100892328B1 - 정전기 방전 보호 회로 및 종단 저항 회로

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Publication number: KR100892328B1
Application number: KR1020070064710A
Authority: KR
Inventors: 간지 오쯔까; 다모쯔 우사미; 유타카 아키야마; 츠네오 이토; 유코 탄바
Original assignee: 간지 오쯔까; 다모쯔 우사미; 유타카 아키야마; 츠네오 이토; 유코 탄바; 교세라 가부시키가이샤; 가부시끼가이샤 도시바; 후지제롯쿠스 가부시끼가이샤; 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2006-06-28
Filing date: 2007-06-28
Publication date: 2009-04-08
Also published as: US7791852B2; JP2008010542A; CN101097917B; TWI355730B; TW200812050A; CN101097917A; JP5053579B2; US20080042686A1; KR20080002655A

Abstract

본 발명은 차동 신호가 전파하는 배선에 접속되는 ESD 보호 회로의 용량을 저감하고, 차동 신호의 고속화를 도모하는 것을 목적으로 한다.

전송선로(14a, 14b)는 IN 단자 및 IN Bar 단자에 접속되고, 차동 신호가 입력된다. ESD 보호 회로(11)는 전송선로(14a, 14b)에 접속되고, IN 단자 및 IN Bar 단자에 인가되는 서지로부터 내부 회로를 보호한다. ESD 보호 회로(11)의 트랜지스터(M1, M2)는 동일 웰에 형성되어 있다. 트랜지스터(M3, M4)는 동일 웰에 형성되어 있다. 이에 따라 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 트랜지스터(M1 내지 M4)의 드레인의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 트랜지스터(M1 내지 M4)의 드레인 용량이 저감되며, 차동 신호의 고속화를 도모할 수 있다.

Description

정전기 방전 보호 회로 및 종단 저항 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND TERMINATING RESISTOR CIRCUIT}

도 1은 제1 실시예에 따른 ESD 보호 회로를 적용한 LSI의 회로도.

도 2는 차동 페어 선로를 도시한 도면.

도 3은 ESD 보호 회로의 트랜지스터 사이에서의 전하 이동에 대해서 설명하는 도면.

도 4는 동일 웰 내에 형성된 트랜지스터의 평면도.

도 5는 도 4의 선 A-A를 따라 취한 단면도.

도 6은 동일 웰 내에 형성된 트랜지스터의 다른 예의 평면도.

도 7은 도 6의 트랜지스터의 동작을 설명하는 도면.

도 8은 전송선로의 단순 모델.

도 9는 도 8의 전송선로를 LCRG 소자로 표현한 모델도.

도 10은 도 9의 저항 및 컨덕턴스를 0으로 한 경우의 모델도.

도 11은 ESD 대책을 위해 설치되는 더미 회로의 회로도.

도 12는 도 1의 ESD 대책 모델을 도시한 회로도.

도 13은 V_G의 시간 변화를 도시한 도면.

도 14는 서지의 시뮬레이션을 행하는 LSI의 회로도.

도 15는 도 14의 회로도의 시뮬레이션 결과를 도시한 도면.

도 16은 LSI의 회로의 디바이스 레이아웃을 도시한 도면.

도 17은 트랜지스터가 동일 웰에 없는 경우의 차동 신호에 대한 시뮬레이션을 행하는 회로.

도 18은 도 17의 시뮬레이션 결과를 도시한 도면.

도 19는 트랜지스터가 동일 웰에 있는 경우의 차동 신호에 대한 시뮬레이션을 행하는 회로.

도 20은 도 19의 시뮬레이션 결과를 도시한 도면.

도 21은 제2 실시예에 따른 ESD 보호 회로를 적용한 LSI의 회로도.

도 22는 제3 실시예에 따른 종단 저항 회로를 적용한 LSI의 회로도.

도 23은 제4 실시예에 따른 종단 저항 회로를 적용한 LSI의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11, 13: ESD 보호 회로

12: 드라이버 회로

14a, 14b, 15a, 15b: 전송선로

M1 내지 M15: 트랜지스터

VDD: 전원

VREF: 전압

본 발명은 정전기 방전 보호 회로 및 종단 저항 회로에 관한 것이며, 특히 반도체 장치의 내부 회로를 정전기 방전으로부터 보호하는 정전기 방전 보호 회로 및 반도체 장치의 신호를 안정시키는 종단 저항 회로에 관한 것이다.

LSI의 내부 회로는 사람에 의한 접촉이나 수납 상자와의 마찰 등에 의해, 정전기 방전(ESD: Electro Static Discharge)을 받아, 파손하는 경우가 있다. LSI는 ESD로부터 내부 회로를 보호하기 위해 전원 단자, 신호의 입출력 단자에 ESD 보호 회로를 구비한다.

이 ESD 보호 회로는, 서지를 입력하는 입력단의 트랜지스터에 의해 용량을 갖고, LSI의 단자에 입출력되는 차동 신호에 대하여, RC 또는 ZC 지연을 야기한다. 이 때문에 수백 MHz의 스위칭 동작[펄스 상승 시간(tr)=500 ps 내지 1 ns]을 보증하는 LSI에서는, ESD 보호 회로에 의해 내부 회로의 고속성이 저해된다. LSI 내부의 전송선로의 특성 임피던스(Zo)를 100 Ω, ESD 보호 회로의 용량(C)을 1 pF 내지 4 pF로 하면, LSI의 단자에 있어서의 시상수는 ZoC=100 ps 내지 400 ps가 되고, 펄스 상승 시간(tr)보다 약간 작으며, 아직 통상의 ESD 보호 회로로 대응 가능하다.

그러나 클록 주파수가 향상하고, 수 GHz에서 동작하는 LSI[펄스 상승 시간(tr)=50 ps 내지 200 ps]가 되면 ESD 보호 회로의 용량이 상기한 1pF 내지 4pF인 경우, LSI의 단자에 있어서의 시상수가 펄스 상승 시간보다 커진다. 이 때문에 LSI의 스위칭의 슬루레이트는 ESD 보호 회로에서 정해지고, 1 GHz 이하의 동작에서 한계점에 도달하게 된다.

또한, 종래 보호 회로 내의 각 보호 소자에 따른 ESD 부하를 균일하게 하고, 내부 회로 보호용 트랜지스터의 파괴를 방지하는 반도체 집적 회로 장치가 제안되어 있다(예컨대, 특허 문헌 1 참조).

[특허 문헌 1] 일본 특허 공개 제2004-71991호 공보

이와 같이, 정전기 방전 보호 회로의 용량에 의해 차동 신호가 지연되고, 고속화가 어렵다고 하는 문제점이 있었다.

또한, 차동 신호가 전파하는 신호선에 종단 저항 회로가 접속되는 경우도, 종단 저항 회로의 종단 저항이 갖는 용량에 의해 차동 신호가 지연되고, 고속화가 어렵다라고 하는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 정전기 방전 보호 회로의 용량을 저감하고, 차동 신호의 고속화를 도모할 수 있는 정전기 방전 보호 회로를 제공하는 것을 목적으로 한다.

또한, 종단 저항 회로의 용량을 저감하고, 차동 신호의 고속화를 도모할 수 있는 종단 저항 회로를 제공하는 것을 목적으로 한다.

본 발명에서는 상기 문제를 해결하기 위해, 도 1에 도시하는 바와 같은 반도체 장치의 내부 회로를 정전기 방전으로부터 보호하는 정전기 방전 보호 회로에 있어서, 반도체 장치의 외부 단자와 접속된 차동 신호가 전파하는 반도체 장치 내의 2개의 배선의 각각에 설치되고, 외부 단자에 인가되는 정전기 방전을 클램프하는 동일 웰 내에 형성된 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호 회로가 제공된다.

이러한 정전기 방전 보호 회로에 의하면, 정전기 방전을 클램프하는 트랜지스터를 동일 웰 내에 형성한다. 이에 따라, 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 트랜지스터(M1 내지 M4, M12 내지 M15)의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 트랜지스터(M1 내지 M4, M12 내지 M15)의 용량이 저감된다.

또한, 본 발명에서는 상기 문제를 해결하기 위해, 반도체 장치의 신호를 안정시키는 종단 저항 회로에 있어서, 반도체 장치의 외부 단자와 접속된 차동 신호가 전파하는 반도체 장치 내의 2개의 배선의 각각에 설치되고, 차동 신호의 반사를 방지하는 동일 웰 내에 형성된 저항을 포함하는 것을 특징으로 하는 종단 저항 회로가 제공된다.

이러한 종단 저항 회로에 의하면, 차동 신호의 반사를 방지하는 저항을 동일 웰 내에 형성한다. 이에 따라 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 저항의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 저항의 용량이 저감된다.

이하, 본 발명의 제1 실시예를 도면을 참조하여 상세히 설명한다.

도 1은 제1 실시예에 따른 ESD 보호 회로를 적용한 LSI의 회로도이다. 도면에 도시하는 바와 같이 LSI는 ESD 보호 회로(11, 13), 드라이버 회로(12), 전송선 로(14a, 14b, 15a, 15b), IN 단자, IN Bar 단자(도면 중 IN의 상부에 선이 도시되어 있는 단자), OUT 단자, 및 OUT Bar 단자(도면 중의 OUT의 상부에 선이 도시되어 있는 단자)를 갖고 있다.

IN 단자 및 IN Bar 단자는 LSI의 외부 단자이며, 외부로부터 차동 신호가 입력된다. IN 단자 및 IN Bar 단자는 차동 페어 선로인 전송선로(14a, 14b)와 접속되고, 드라이버 회로(12)와 접속되어 있다.

OUT 단자 및 OUT Bar 단자는 LSI의 외부 단자이며, 차동 페어 선로인 전송선로(15a, 15b)와 접속되고, 드라이버 회로(12)와 접속되어 있다. OUT 단자 및 OUT Bar 단자는 드라이버 회로(12)로부터 출력되는 차동 신호를 외부에 출력한다.

ESD 보호 회로(11)는 전송선로(14a, 14b)에 접속되어 있다. ESD 보호 회로(11)는 IN 단자 및 IN Bar 단자에 인가되는 서지로부터 LSI의 내부 회로를 보호한다. ESD 보호 회로(13)는 전송선로(15a, 15b)에 접속되어 있다. ESD 보호 회로(13)는 OUT 단자 및 OUT Bar 단자에 인가되는 서지로부터, LSI의 내부 회로를 보호한다.

드라이버 회로(12)는 IN 단자 및 IN Bar 단자에 입력되는 차동 신호를 드라이브하고, OUT 단자 및 OUT Bar 단자에 출력한다. 또한, 도면의 LSI는 IN 단자 및 IN Bar 단자에 입력되는 차동 신호를, 드라이버 회로(12)에 의해 드라이브하여 OUT 단자 및 OUT Bar 단자에 출력하는 리피터 회로의 예를 나타내고 있다. ESD 보호 회로(11, 13)의 회로 사이에는, 예컨대 차동 신호를 처리하는 회로가 존재하여도 좋다.

ESD 보호 회로(11)는, pMOS의 트랜지스터(M1, M2)와 nMOS의 트랜지스터(M3, M4)를 갖고 있다. 트랜지스터(M1, M2)의 게이트는 서로 접속되고, 전원(VDD)에 접속되어 있다. 트랜지스터(M1, M2)의 소스는 서로 접속되고, 전원(VDD)에 접속되어 있다. 트랜지스터(M1, M2)의 백게이트는 서로 접속되고, 전원(VDD)에 접속되어 있다. 트랜지스터(M1)의 드레인은 전송선로(14a)에 접속되고, 트랜지스터(M2)의 드레인은 전송선로(14b)에 접속되어 있다.

트랜지스터(M3, M4)의 게이트는 서로 접속되고, 그라운드에 접속되어 있다. 트랜지스터(M3, M4)의 소스는 서로 접속되고, 그라운드에 접속되어 있다. 트랜지스터(M3, M4)의 백게이트는 서로 접속되고, 그라운드에 접속되어 있다. 트랜지스터(M3)의 드레인은 전송선로(14a)에 접속되고, 트랜지스터(M4)의 드레인은 전송선로(14b)에 접속되어 있다.

ESD 보호 회로(13)는, pMOS의 트랜지스터(M12, M13)와 nMOS의 트랜지스터(M14, M15)를 갖고 있다. 트랜지스터(M12, M13)는 ESD 보호 회로(11)의 트랜지스터(M1, M2)에 대응하고, 트랜지스터(M14, M15)는 ESD 보호 회로(11)의 트랜지스터(M3, M4)에 대응하며, 그 상세한 설명을 생략한다.

ESD 보호 회로(11)의 트랜지스터(M1, M2)는 동일 웰 내에 형성된다. 트랜지스터(M3, M4)는 동일 웰 내에 형성된다. 또한, ESD 보호 회로(13)의 트랜지스터(M12, M13)는 동일 웰 내에 형성된다. 트랜지스터(M14, M15)는 동일 웰 내에 형성된다. 또한, 도면에 도시하는 파선(16a)은 트랜지스터(M1, M2)가 동일 웰 내에 형성되어 있는 것을 도시하고, 파선(16b)은 트랜지스터(M3, M4)가 동일 웰 내에 형 성되어 있는 것을 도시한다. 또한, 파선(17a)은 트랜지스터(M12, M13)가 동일 웰 내에 형성되어 있는 것을 도시하고, 파선(17b)은 트랜지스터(M14, M15)가 동일 웰 내에 형성되어 있는 것을 도시하고 있다.

ESD 보호 회로(11)의 트랜지스터(M1 내지 M4)는 클램프 기능을 실현하고 있다. 전송선로(14a, 14b)에 전원(VDD)의 전압을 넘는 서지가 입력되면, 트랜지스터(M1, M2)가 온하여 LSI의 내부 회로[도 1의 예에서는 드라이버 회로(12)]를 보호한다. 전송선로(14a, 14b)에 그라운드의 전압보다 낮은 서지(serge) 전압이 입력되면 트랜지스터(M3, M4)가 온하여 LSI의 내부 회로를 보호한다. ESD 보호 회로(13)의 트랜지스터(M12 내지 M15)도 마찬가지로, 전송선로(15a, 15b)에 입력되는 서지에 대하여 클램프 기능을 실현하고 있다.

ESD 보호 회로(11)의 트랜지스터(M1 내지 M4)는 드레인 용량을 갖고 있다. 이 때문에, 예컨대 전송선로(14a)의 차동 신호가 H로부터 L, 전송선로(14b)의 차동 신호가 L로부터 H로 전환될(반전할) 때, 드레인 사이에서 전하의 교체가 발생하고, 지연이 발생한다. 그러나 전술한 바와 같이, 트랜지스터(M1 내지 M4)는 동일 웰 내에 형성되어 있기 때문에, 예컨대 전송선로(14a)가 H로부터 L로 전환되고, 전송선로(14b)가 L로부터 H로 전환되었을 때, 트랜지스터(M2)의 드레인의 전자는 동일 웰 내를 통과하여 트랜지스터(M1)의 드레인에 이동하기 때문에, 트랜지스터(M1, M2)의 드레인 용량은 차동 신호의 전환에 대하여 저감된다. 마찬가지로, 트랜지스터(M3, M4)의 드레인 용량도 차동 신호의 전환에 대하여 저감된다. 이에 따라, 차동 신호의 지연을 억제하고, LSI의 고속화가 가능해진다. 마찬가지로 ESD 보호 회 로(13)에 있어서도, 트랜지스터(M12, M13)와 트랜지스터(M14, M15)는 각각 동일 웰 내에 형성되어 있기 때문에 트랜지스터(M12, M13)와 트랜지스터(M14, M15)의 드레인 용량은 전송선로(15a, 15b)의 차동 신호의 전환에 대하여 저감된다.

드라이버 회로(12)는 pMOS의 트랜지스터(M5, M8, M9)와 nMOS의 트랜지스터(M6, M7, M10, M11)를 갖고 있다. 트랜지스터(M5)의 게이트와 소스와 백게이트는 전원(VDD)에 접속되어 있다. 트랜지스터(M5)의 드레인은 트랜지스터(M6)의 드레인과 접속되어 있다. 트랜지스터(M6)의 게이트는 트랜지스터(M7)의 게이트와 접속되어 있다. 트랜지스터(M6, M7)의 게이트 및 트랜지스터(M5, M6)의 드레인에는 전압(VREF)이 입력된다. 트랜지스터(M6)의 소스와 백게이트는 그라운드에 접속되어 있다. 트랜지스터(M7)의 소스와 백게이트는 그라운드에 접속되어 있다. 트랜지스터(M7)의 드레인은 트랜지스터(M10, M11)의 소스와 접속되어 있다.

트랜지스터(M8, M10)의 게이트는 서로 접속되고, 전송선로(14a)에 접속되어 있다. 트랜지스터(M8, M10)의 드레인은 서로 접속되고, 전송선로(15a)에 접속되어 있다. 트랜지스터(M8)의 소스와 백게이트는 전원(VDD)에 접속되어 있다. 트랜지스터(M10)의 소스와 백게이트는 트랜지스터(M7)의 드레인과 접속되어 있다. 트랜지스터(M9, M11)의 게이트는 서로 접속되고, 전송선로(14b)에 접속되어 있다. 트랜지스터(M9, M11)의 드레인은 서로 접속되고, 전송선로(15b)에 접속되어 있다. 트랜지스터(M9)의 소스와 백게이트는 전원(VDD)에 접속되어 있다. 트랜지스터(M11)의 소스와 백게이트는 트랜지스터(M7)의 드레인과 접속되어 있다.

트랜지스터(M8, M10)와 트랜지스터(M9, M11)는 인버터 회로를 구성하고 있 다. 트랜지스터(M8, M10)는 전송선로(14a)의 신호를 반전하여 전송선로(15a)에 출력하고, 트랜지스터(M9, M11)는 전송선로(14b)의 신호를 반전하여 전송선로(15b)에 출력한다.

트랜지스터(M5 내지 M7)는 정전류 회로를 구성하고 있다. 트랜지스터(M5 내지 M7)는 전압(VREF)에 따라서, 트랜지스터(M10, M11)의 소스에 흐르는 전류를 제어하고 있다. 이에 따라 전압(VREF)을 제어함으로써, 트랜지스터(M8, M10)와 트랜지스터(M9, M11)에 의한 인버터 회로의 구동 능력을 제어할 수 있다.

이하, 도 1의 동작에 대해서 설명한다. IN 단자 및 IN Bar 단자에 입력되는 차동 신호는 전송선로(14a, 14b), 드라이버 회로(12), 및 전송선로(15a, 15b)를 통해 OUT 단자 및 OUT Bar 단자에 출력된다.

전송선로(14a, 14b)에는 서지로부터 드라이버 회로(12)를 보호하기 위한 ESD 보호 회로(11)가 접속되어 있다. ESD 보호 회로(11)의 트랜지스터(M1, M2)와 트랜지스터(M3, M4)는 각각 동일 웰 내에 형성되어 있기 때문에, 트랜지스터(M1 내지 M4)의 드레인 용량은 IN 단자 및 IN Bar 단자에 입력되는 차동 신호의 전환에 대하여 저감되고, 차동 신호의 지연이 억제된다. 또한 ESD 보호 회로(13)의 트랜지스터(M12, M13)와 트랜지스터(M14, M15)는 각각 동일 웰 내에 형성되어 있기 때문에 트랜지스터(M12 내지 M15)의 드레인 용량은 OUT 단자 및 OUT Bar 단자에 출력되는 차동 신호에 대하여 저감되고, 차동 신호의 지연이 억제된다.

한편, IN 단자 및 IN Bar 단자에 서지가 입력된 경우, 트랜지스터(M1 내지 M4)가 온한다. 이에 따라 트랜지스터(M1 내지 M4)에는 채널이 형성되고, 드레인 용량이 커지며, 서지가 흡수된다. 마찬가지로, OUT 단자 및 OUT Bar 단자에 서지가 입력된 경우, 트랜지스터(M12 내지 M15)가 온하고, 트랜지스터(M12 내지 M15)에는 채널이 형성되며, 드레인 용량이 커지고, 서지가 흡수된다.

이와 같이, ESD 보호 회로(11, 13)를 구성하는 트랜지스터(M1 내지 M4, M12 내지 M15)를 동일 웰 내에 형성하도록 하는 것에 의해, 차동 신호에 대한 드레인 용량을 저감하고, 차동 신호의 지연을 억제할 수 있다. 이에 따라, LSI의 고속화가 가능해진다.

다음에, 전송선로(14a, 14b, 15 a, 15b)에 적용하는 차동 페어 선로의 예에 대해서 설명한다.

도 2는 차동 페어 선로를 도시한 도면이다. 도 2 의 (A)는 페어 코플레이너 선로를 도시하고, 도 2 의 (B)는 스택트 페어 선로를 도시하고 있다.

도 2 의 (A)에 도시하는 페어 선로(21, 22)는 균질인 절연 재료로 형성된다. 페어 선로(21)는 2개의 페어 선로에서 차동 신호를 전송하고, 예컨대 도 1의 전송선로(14a, 14b)가 대응한다. 페어 선로(22)도 마찬가지로 2개의 페어 선로에서 차동 신호를 전송한다. 페어 선로(21)의 대항면 간격을 d로 하고, 인접하는 페어 선로(22) 사이와의 거리를 s로 하면 2d≤s로 하는 것이 바람직하다.

마찬가지로, 도 2 의 (B)에 도시하는 페어 선로(23, 24)도 균질인 절연 재료로 형성된다. 페어 선로(23)는 2개의 페어 선로에서 차동 신호를 전송하고, 예컨대 도 1의 전송선로(14a, 14b)가 대응한다. 페어 선로(24)도 마찬가지로 2개의 페어 선로에서 차동 신호를 전송한다. 페어 선로(23)의 대항면 간격을 d로 하고, 인 접하는 페어 선로(24) 사이와의 거리를 s로 하면, 2d≥s로 하는 것이 바람직하다.

이와 같이, 전송선로(14a, 14b, 15a, 15b)에 스택트 페어 선로 또는 페어 코플레이너 선로를 적용함으로써, 크로스토크를 억제하고, 차동 신호의 고속 전송이 가능해진다. 또한, 상세하게 후술하지만, 도 2에 도시하는 바와 같은 페어 선로(23, 24)는 서지의 흡수에도 중요한 역할을 다한다.

다음에, ESD 보호 회로(11, 13)의 트랜지스터 사이에서의 전하 이동에 대해서 설명한다.

종래의 ESD 보호 회로의 트랜지스터(예컨대, 동일 웰 내에 형성되어 있지 않은 도 1의 트랜지스터 M1 내지 M4)에서는, 차동 신호가 천이하면 전송선로를 통해 천이 직전에 유지하고 있는 전하를 방출하고, 새로운 전하를 유입하기 위해 천이 후의 전하 분포가 되는 데 시간이 요구된다. 이 때문에 차동 신호에 지연이 발생한다. 따라서 서지를 클램프하는 트랜지스터의 드레인 용량을 내리면, 이 문제는 경감되지만, ESD의 효과에 대하여 트레이드 오프의 관계가 되기 때문에, 트랜지스터의 드레인 용량을 저감하는 것은 어렵다.

이에 대하여, LSI의 단자에 서지가 인가되었을 때, 전원이나 그라운드에 과잉 전하를 순간적으로 배출하고, LSI 내에 형성한 바이패스 콘덴서에 흡수시킬 수 있으면, ESD 보호 회로의 트랜지스터의 드레인 용량을 작게 하는 것이 가능해진다. 그러나 전송선로에 인덕턴스가 존재하면, 순간적으로 서지를 배출할 수 없고, 그 인덕턴스에 의한 지연에 의해 노이즈 전하가 내부 회로에 도달하며, 정전 파괴가 발생해 버린다.

이것으로부터, 종래의 ESD 보호 회로에서는, 서지를 클램프하는 트랜지스터 자신이 1 pF 내지 4 pF라는 큰 용량을 가지며, 서지를 용량 내에 확산하면서 전원이나 그라운드에 방전함으로써, 서지 전압을 내리도록 설계되어 있었다. 이 동작은 본질적으로 수동적인 것이고, 능동적 변화를 하는 트랜지스터에 의해 노이즈 전하를 적극적으로 방출하는 것이 아니다. 서지 전압에 의해 트랜지스터가 온 또는 브레이크 다운하고, 전원이나 그라운드에 방출하는 것은, 그 다음 단계에서 행해지며, 전압이 더 내려간다고 하는 순서가 된다. 이대로는 클램프 트랜지스터의 용량을 내리는 것은 원리적으로 불가능하다.

이에 대하여, 도 1에 도시한 바와 같이 상보적으로 대면하고 있는 차동 페어의 트랜지스터(M1, M2) 및 트랜지스터(M3, M4)를 동일한 웰 내에 배치하면, 각각의 드레인 확산층 용량에 축적되는 전하가 웰 내를 통해서 서로 이동하여 재이용할 수 있다. 이에 따라, 차동 신호에 대해서는 드레인 용량을 실질적으로 저감한 효과를 얻을 수 있고, 차동 신호의 슬루레이트의 향상에 기여한다. 이하, 이 원리를 도면을 이용하여 설명한다.

도 3은 ESD 보호 회로의 트랜지스터 사이에서의 전하 이동에 대해서 설명하는 도면이다. 도 3 의 (A)는 종래의 ESD 보호 회로에 의한 트랜지스터 사이에서의 전하 이동을 설명하는 도면이고, 도 3 의 (B)는 도 1의 ESD 보호 회로(11)에 의한 트랜지스터 사이에서의 전하 이동을 설명하는 도면이다.

도 3 의 (A)에 도시하는 콘덴서(C1, C2)는 도 1의 ESD 보호 회로(11)의 트랜지스터(M3, M4)가 동일 웰에 형성되어 있지 않은 경우의 드레인 용량을 도시하고 있다. 도 3 의 (A)의 IN 단자 및 IN Bar 단자는 도 1의 IN 단자 및 IN Bar 단자에 대응하고, 차동 신호가 입력된다. 인덕턴스(L1, L2)는 순간 전류를 제한하는 인덕턴스를 도시하고 있다. 트랜지스터(M3, M4)가 동일 웰에 형성되어 있지 않은 경우, 트랜지스터(M3, M4)의 드레인을 도시하는 2개의 콘덴서의 거리는, 도 3 의 (A)에 도시하는 바와 같이, 충분히 떨어져 있는 것으로 생각할 수 있다.

도 3 의 (B)에 도시하는 콘덴서(C3, C4)는 도 1의 트랜지스터(M3, M4)가 동일 웰에 형성되어 있는 경우의 드레인 용량을 도시하고 있다. 도 3 의 (B)의 IN 단자 및 IN Bar 단자는 도 1의 IN 단자 및 IN Bar 단자에 대응하고, 차동 신호가 입력된다. 인덕턴스(L3)는 순간 전류를 제한하는 인덕턴스를 도시하고 있다.

트랜지스터(M3, M4)가 동일 웰에 형성되어 있는 경우, 트랜지스터(M3, M4)의 드레인 용량을 도시하는 콘덴서(C3, C4)의 일단은 도 3 의 (B)에 도시하는 바와 같이 접속되어 있는 것으로 생각할 수 있다. 여기서 IN 단자가 H로부터 L로 천이하고, IN Bar 단자가 L로부터 H로 천이하는 것으로 한다.

IN 단자가 H이고, IN Bar 단자가 L일 때, 도 3 의 (B)의 좌측에 도시하는 모델과 같이, 콘덴서(C3)에 전하가 유지되어 있다고 생각할 수 있다. 이 상태로부터, IN 단자가 L에, IN Bar 단자가 H로 천이하면, 도 3 의 (B)의 중앙에 도시하는 모델과 같이, 콘덴서(C3)의 플러스 전하는 IN 단자에 복귀되고, 콘덴서(C4)에는 IN Bar 단자로부터 플러스 전하가 공급된다. 또한, 콘덴서(C3)에 유지되어 있던 전자는 웰을 통해 콘덴서(C4)로 이동한다. 그리고 도 3 의 (B)의 우측 모델에 도시하는 바와 같이, 콘덴서(C4)에의 전하의 이동이 완료한다.

이와 같이, 차동 신호의 반전에 있어서는, 웰을 통해 전하가 이동함으로써, 트랜지스터(M3, M4)의 드레인 용량이 외관상 저감하고, 차동 신호의 전환시에 있어서의 지연을 억제할 수 있다. 즉, 차동 신호의 고속화에 대응하면서, ESD 대책이 가능해진다.

여기서, 트랜지스터(M3, M4)의 드레인 사이의, 플러스 전하(홀)의 이동 시간을 계산한다. 모빌리티를 4×10²[cm²〕(온도 300 k, 캐리어 농도 10¹⁴ 내지 10¹⁵〔cm^-3〕), 전원(VDD)의 전압을 1.8 V로 하면, 드리프트 확산 속도(D)는 D=7.2×10²〔cm²/s〕가 된다. 캐리어 이동의 평균 치수를 1 μm로 하고, 이 평균 치수 1 μm를 캐리어가 이동하는 데 요구하는 시간을 t로 하면 0.0001 cm=(D·t)^1/2=(7.2×10²·t)^1/2이 성립한다． 따라서 t=0.014×10^-9s=0.014 ns를 얻을 수 있다. 전자에서는 14 ps 정도와 GHz 대역의 시간이 된다.

전하의 이동 시간은 LSI에 입력되는 차동 신호의 천이 시간 이하가 되도록, 트랜지스터(M3, M4)의 드레인 사이의 거리를 정해야 한다. 상기 예와 같이, 입력되는 차동 신호의 천이 시간이 GHz 대역인 경우에는 트랜지스터(M3, M4)의 드레인 사이의 거리를 1 μm로 해야 한다.

다음에, 동일 웰 내에 형성된 트랜지스터(M1 내지 M4, M12 내지 M15)의 구조예에 대해서 설명한다. 이하에서는 트랜지스터(M3, M4)에 대해서 설명하고, 트랜지스터(M1, M2), 트랜지스터(M12, M13), 및 트랜지스터(M14, M15)에 대해서는 트랜 지스터(M3, M4)의 구조와 같기 때문에 그 설명을 생략한다.

도 4는, 동일 웰 내에 형성된 트랜지스터의 평면도이다. 도면에 도시하는 바와 같이, 트랜지스터(M3)의 드레인 확산층(33a) 및 소스 확산층(34a)은 웰(31)에 형성되어 있다. 트랜지스터(M3)의 게이트 전극(32a)은 웰(31)의 상부에 형성되어 있다. 마찬가지로, 트랜지스터(M4)의 드레인 확산층(33b) 및 소스 확산층(34b)은 웰(31)에 형성되어 있다. 트랜지스터(M4)의 게이트 전극(32b)은 웰(31)의 상부에 형성되어 있다. 게이트 전극(32a, 32b) 및 소스 확산층(34a, 34b)은 그라운드에 접속되고, 드레인 확산층(33a, 33b)은 전송선로(14a, 14b)에 접속된다. 또한, 도면의 양 화살표(35)에 도시하는 드레인 확산층(33a, 33b)의 거리는 전하의 이동 시간이 차동 신호의 천이 시간 이내가 되도록 한다.

도 5는, 도 4의 선 A-A를 따라 취한 단면도이다. 도 5에 있어서 도 4와 동일한 것에는 동일한 부호를 붙이고, 그 설명을 생략한다. 도면에 도시하는 검은 원은 전자를 도시하고, 흰 원은 홀을 도시한다. 또한 도면 중의 n, p는 드레인 확산층(33a, 33b) 및 소스 확산층(34a, 34b)이 n형인 것을 도시하고, 웰(31)이 p형인 것을 도시하고 있다.

현재, 전송선로(14a)는 H이고, 전송선로(14b)는 L이며, 드레인 확산층(33a, 33b)의 용량에 의해 도면에 도시하는 바와 같이 홀과 전자가 분포되어 있는 것으로 한다. 이 상태로부터 차동 신호가 전환되고, 전송선로(14a)가 L로, 전송선로(14b)가 H로 전환되면 도면의 화살표(36, 37)에 도시하는 바와 같이 홀과 전자가 이동한다. 이에 따라, 차동 신호에 대해서는 드레인 확산층(33a, 33b)에 의한 용량이 외 관상 작아지고, 차동 신호의 지연을 억제할 수 있다.

다음에, 트랜지스터(M1 내지 M4, M12 내지 M15)의 다른 구조예에 대해서 설명한다. 이하에서는 트랜지스터(M1, M2)에 대해서 설명하고, 트랜지스터(M3, M4), 트랜지스터(M12, M13), 및 트랜지스터(M14, M15)에 대해서는 트랜지스터(M1, M2)의 구조와 같기 때문에, 그 설명을 생략한다.

도 6은, 동일 웰 내에 형성된 트랜지스터의 다른 예의 평면도이다. 도면에 도시하는 바와 같이, 트랜지스터(M1)의 드레인 확산층(43a) 및 소스 확산층(44a, 45a)은 웰(41)에 형성되어 있다. 트랜지스터(M1)의 게이트 전극(42a)은 웰(41) 상부에 형성되어 있다. 마찬가지로, 트랜지스터(M2)의 드레인 확산층(43b) 및 소스 확산층(44b, 45b)은 웰(41)에 형성되어 있다. 트랜지스터(M2)의 게이트 전극(42b)은 웰(41) 상부에 형성되어 있다. 또한, 도면에 도시하는 G1, G2, D1, D2, S1, S2는 각부의 약칭을 도시하고, 콘덴서는 각부 사이에 발생하는 용량을 도시하고 있다.

2개의 트랜지스터(M1, M2)의 게이트 전극(42a, 42b)은 직선형으로 평행하게 형성되어 있다. 트랜지스터(M1, M2)의 드레인 확산층(43a, 43b) 및 소스 확산층(44a, 44b)은 게이트 전극(42a, 42b)이 대향하는 측에 형성되어 있다. 트랜지스터(M1)의 소스 확산층(45a)은 게이트 전극(42a)을 사이에 두고, 드레인 확산층(43a) 및 소스 확산층(44a)의 반대측에 형성되어 있다. 트랜지스터(M2)의 소스 확산층(45b)은 게이트 전극(42b)을 사이에 두고, 드레인 확산층(43b) 및 소스 확산층(44b)의 반대측에 형성되어 있다. 게이트 전극(42a, 42b), 소스 확산층(44a, 44b, 45a, 45b)은 도면에 도시하는 바와 같이 서로 접속되고, 전원(VDD)에 접속된다. 따라서 소스 확산층(44a, 45a, 44b, 45b)은 같은 전위이다. 드레인 확산층(43a)은 전송선로(14a)에 접속되고, 드레인 확산층(43b)은 전송선로(14b)에 접속되어 있다.

도 6과 같이 트랜지스터(M1, M2)를 형성하면 차동 신호가 전환되었을 때, 도면에 도시하는 콘덴서 사이에서 전하의 이동이 행해지게 된다. 따라서 전하의 이동량이 증가하고, 차동 신호의 전환에 대하여, 보다 고속으로 대응할 수 있다. 한편, 도면의 구성에 의해 채널 길이는 양 화살표(46a, 46b)에 도시하는 바와 같이 길어지고, 서지를 재빠르게 배제할 수 없게 된다. 그러나 소스 확산층(45a, 45b)을 설치한 것에 의해 채널 길이는 양 화살표(47a, 47b)에 도시하는 바와 같이 단축할 수 있고, 서지를 재빠르게 배제할 수 있다. 또한, 도면의 구성에서는 같은 상(相)의 서지를 효과적으로 배제할 수도 있다.

다음에, 도 6의 트랜지스터(M1, M2)의 동작에 대해서 설명한다.

도 7은, 도 6의 트랜지스터의 동작을 설명하는 도면이다. 도면의 표 51에 나타내는 입력 전압의 란은, 도 6의 드레인 확산층(43a, 43b)에 입력되는 전압을 나타내고 있다. 도면 중의 오버 VDD(Over VDD)는 드레인 확산층(43a, 43b)에, 전원(VDD)의 전압을 넘은 전압(서지)이 입력되는 경우를 나타내고 있다. H/L은, 드레인 확산층(43a)에 H, 드레인 확산층(43b)에 L의 차동 신호가 입력되는 경우를 나타내고 있다. L/H는, 드레인 확산층(43a)에 L, 드레인 확산층(43b)에 H의 차동 신호가 입력되는 경우를 나타내고 있다. 또한, 표 51의 M1, M2의 란은 도 6의 트랜 지스터(M1, M2)의 온/오프 상태를 나타내고 있다. 또한, 표 51의 S1, S2, D1, D2의 란은 도 6에 도시하는 S1, S2, D1, D2의 전압 상태를 나타내고 있다.

드레인 확산층(43a, 43b)에 오버 VDD의 전압이 입력된 경우, 표 51에 나타낸 바와 같이 트랜지스터(M1, M2)는 온한다. S1, S2의 전압은 전원(VDD)의 전압(도면 중 VDD)이며, D1, D2의 전압은 트랜지스터(M1, M2)가 온하고 있기 때문에 오버 VDD의 전압으로는 되지 않고, 그것보다 낮은 전압(V)이 된다.

드레인 확산층(43a)에 H, 드레인 확산층(43b)에 L의 차동 신호가 입력된 경우, 표 51에 나타내는 바와 같이 트랜지스터(M1, M2)는 오프되어 있다. S1, S2의 전압은 VDD이며, D1의 전압은 VDD, D2의 전압은 그라운드 전압이 된다.

드레인 확산층(43a)에 L, 드레인 확산층(43b)에 H의 차동 신호가 입력된 경우, 표 51에 도시하는 바와 같이 트랜지스터(M1, M2)는 오프되어 있다. S1, S2의 전압은 VDD이며, D1의 전압은 그라운드 전압, D2의 전압은 VDD가 된다.

차동 신호의 전환에 있어서의 동일 웰 내에서의 전하의 이동은, 도면 중의 화살표(52, 53)로 행해진다. 또한, 서지의 흡수는 도면 중의 화살표(54, 55)로 행해진다.

다음에, 서지의 흡수(에너지 분산)에 대해서 설명한다. 서지의 흡수는 온한 트랜지스터의 채널 용량 등에 의해 흡수되지만, 전송선로도 중요한 역할을 다한다. 그래서 우선, 전송선로의 전자 에너지의 전송에 대해서 설명한다.

LSI 내의 배선은, 회로중의 시리즈 저항과 회로 중의 모든 용량에 의해 RC 지연을 발생한다. 배선에 전압 계단파를 송신하면 전압 계단파는 RC에 의한 적분 적인 파형이 되고, 상승 단계는 v=VDD[1-exp(-t/RC)]가 되며, 하강 단계는 v=VDD[exp(-t/RC)]가 된다. 이 때문에 신호 상태가 천이하는 임계값 전압(Vth)에 도달하는 시간이 지연되고, 신호 상태가 완전히 천이하기 전에 다음 상태가 된다. 동작 주파수가 10 GHz 이상에 있어서, 25 ps의 천이 시간(t_r=t_f=0.3/f, t_r: 상승 시간, t_f: 하강 시간)이 되면 지터의 허용량은 1 p_S 내지 3 p_S이며, RC 시상수는 수 ps 이하로 해야 한다. 배선과 트랜지스터의 온 저항의 합계를 100 Ω으로 하면, 회로중의 총 용량은 수십 fF 이하가 되어야 하고, 사실상 회로를 만들 수 없게 된다. 즉, RC 지연이 없는 선로가 요구된다. 일반론으로서 LCRG 회로 모델로 생각하면 불가능해진다. 한편, 동축 케이블로 대표되는 전송선로는, TEM(Transverse Electromagnetic Mode) 전자파 전송 모드로 되어 있고, 전자 에너지로서 전달되기 때문에 LC 래더로부터 개방된 개념이 된다. 또한, 이하에서는 굳이 LCRG 회로 모델을 이용하여 전송선로에 대해서 설명한다.

도 8은, 전송선로의 단순 모델이다. 도 8 의 (A) 내지 (E)에는 전지(E), 페어 선로의 전송선로(61a, 61b), 및 램프(62)가 도시되어 있다. 전기 에너지를 전달하기 위해서는 반드시 2개의 전송선로(61a, 61b)가 요구된다. 또한, 램프(62)의 임피던스는 전송선로(61a, 61b)의 임피던스보다 큰 것으로 한다.

전지(E)는, 도 8 의 (A)에 도시하는 바와 같이 펌프의 역할을 다한다. 지금, 전지(E)가 전송선로(61a, 61b) 사이에 접속되었다고 하면, 전지(E)는 전송선로(61a)로부터 전자를 받고, 전송선로(61b)에 출력한다. 이에 따라, 도 8 의 (B) 에 도시하는 바와 같이, 전송선로(61a)에는 홀이 생긴다. 그리고 도 8 의 (C)에 도시하는 바와 같이, 홀과 전자는 광속으로 전송된다.

홀과 전자가 램프(62)에 도달하면, 도 8 의 (D)에 도시하는 바와 같이 결합하고, 빛으로서 에너지 방출된다. 한편, 램프(62)의 임피던스는 전송선로(61a, 61b)의 임피던스보다 크기 때문에, 도 8 의 (E)에 도시하는 바와 같이 남은 전자와 홀이 존재하고, 전지(E)의 방향에 역류(반사)한다. 이와 같이, 전송선로(61a, 61b)에서는 반사가 발생하는 경우가 있다.

도 9는, 도 8의 전송선로를 LCRG 소자로 표현한 모델도이다. 도면에 도시하는 바와 같이 도 8에서 도시한 페어 선로의 전송선로(61a, 61b)는 인덕턴스(L11 내지 L13)와 저항(R11, R12)과 커패시턴스(C11)와 컨덕턴스(G11)의 래더 회로로 나타낼 수 있다. 또한 전송선로(61a, 61b)의 단면 구조는 길이 방향에 있어서 일정하기 때문에, 도면의 래더 회로의 요소 RLCG는 단위 길이당으로 동시에 존재하고, 도면의 표현과는 물리적으로 다르다. 아무리 미세하게 분할하여도 그 비율은 일정하며, 이것을 특성 임피던스로 표현하면 Zo={(R/l)+(jωL/l)}^1/2/{(G/l)+(jωC/l)}^1/2이 된다. l은 단위 길이, ω는 각 주파수, j는 복소수이다.

컨덕턴스(G)와 커패시턴스(C)는 분모에 있지만, 임피던스로서 생각하면 2개의 복소수의 2승 평균이다. 키리히호프 회로와 같이 가산 평균이 되지 않는 것은, 모든 요소가 동시에 존재하기 때문이다. 여기서, 상기 식의 l은 생략할 수 있기 때문에, 특성 임피던스는 길이 단위를 갖지 않는 것으로 된다. 물이 흐르는 파이 프를 생각하면, 개구(단면적, 컨덕턴스)를 결정한 것만으로, 파이프의 길이 방향을 규정한 것이 아닌 단위가 된다.

다음에, 도 9에 있어서 저항(R11, R12)과 컨덕턴스(G11)를 0으로 한 경우에 대해서 설명한다.

도 10은, 도 9의 저항 및 컨덕턴스를 0으로 한 경우의 모델도이다. 도 10 의 (A), (B)에는 LC 래더 회로를 흐르는 전류 파형(71, 73)과 전압 파형(72, 74)이 도시되어 있다. 또한, 상기에서 설명한 특성 임피던스(Zo)는 저항(R), 컨덕턴스(G)를 0으로 하였기 때문에 Zo=(L/C)^1/2이 된다. 전류가 가장 변화하는 곳에 존재하는 인덕턴스(L)가 임피던스(ωL)의 주력(主力)이 되고, 전압이 가장 높은 곳이 커패시턴스(C)에 의한 임피던스(1/ωC)의 주력이 되기 때문에, 도 10에서는 그 부분의 LC만을 대표하여 기재하고 있다.

도면에 도시하는 파형(71 내지 74)이 광속으로 도면 중 우측에 이동하여도, 전송선로의 어느 절단면도 동일한 요소이기 때문에, 그 부분에 인덕턴스(L)와 커패시턴스(C)가 유기되도록 추종해간다. 즉, 인덕턴스(L)와 커패시턴스(C)에 축적되는 전기 에너지가 이동하고, P=IV=V²/Z₀가 이동하고 있다. 인덕턴스(L)와 커패시턴스(C)는 특성 임피던스(Z₀)로 대표되기 때문에, 전송선로에서는 인덕턴스(L)와 커패시턴스(C)가 개별적으로 존재하지 않는 전송 모드가 된다.

도 10 의 (B)는, 도 10 의 (A)의 2배의 주파수 모델을 도시하고 있다. 주파 수가 2배가 되면 도 10 의 (B)의 인덕턴스(L)와 커패시턴스(C)의 구분은 도 10 의 (A)의 절반 간격으로 유기된다. 따라서 파형(73, 74)은 도 10 의 (A)와 동일한 특성 임피던스의 근원에 광속으로 이동한다. 이것이 저항(R11, R12)과 컨덕턴스(G11)가 0인 전송선로가, 주파수 특성을 갖지 않는 이유가 된다.

저항(R)과 컨덕턴스(G)를 무시할 수 없을 때는, 복소수로서 ω가 소거되지 않고, 주파수 특성을 갖지만, 인덕턴스(L)와 커패시턴스(C)는 동시에 존재하기 때문에, 인덕턴스(L)와 커패시턴스(C)는 여기서도 표면상 보이지 않는 전송 모드가 된다. GHz 대역에서는, 이러한 전송선로가 칩 배선이어도 요구된다. 왜냐하면 6 GHz의 디지털 클록의 경우, 10배의 고조파도 무시할 수 없는 에너지로 존재하고, 60 GHz의 신호를 통과시켜야 하기 때문이다. 이 파장은 3.2 mm가 되고, 공진을 방지할 수 있는 1/4 파장에서는 0.8 mm가 되며, IP(Intellectual Property) 사이의 글로벌 배선이나 패드에 이어지는 I/O 배선은 전송선로로 해야 한다.

서지는, 전송선로를 통과하고 있는 한, 특성 임피던스(Z₀)와 옴의 법칙의 관계가 된다. Vsrg=Isrg·Z₀(Vsrg: 서지 전압, Isrg: 서지 전류)가 성립되기 때문에 Z_O가 작은 쪽이 좋지만, 선로나 부하 임피던스의 불연속 부분에서 반사가 일어나고, 이것을 고려해야 한다. 예컨대 트랜지스터의 게이트에서는, 거의 개방단으로 간주하기 때문에 플러스의 전반사를 함으로써 2 Vsrg가 된다. 분기 배선은, 모두 임피던스 부정합이 되기 때문에 ESD 보호 회로의 접속은 고안을 요구한다.

다음에, 서지 에너지의 분산에 대해서 설명한다.

도 11은, ESD 대책을 위해 설치되는 더미 회로의 회로도이다. 도면의 더미 회로는, 종래부터 이용되고 있는 것이다. 도면에 도시하는 바와 같이 더미 회로는, 더미 MOS 회로(81, 82)를 갖고 있다. 도면의 더미 회로는 신호선(83)에 대하여 설치된 것이지만, 전원, 그라운드선도 마찬가지로 설치된다.

더미 MOS 회로(81, 82)는 확산 용량을 증대시키기 위한 것으로, 고전압의 에너지를 순간적으로 평균화하고, 전원(VDD)의 전압 이하로 떨어뜨리는 기능을 하고 있다. 그러나 이 용량은, 신호의 고속화에 큰 저해 요인이 된다. 이에 대하여, 도 1의 회로에서는, 클램프 기능을 다하는 트랜지스터(M1 내지 M4, M12 내지 M15)의 용량이 큼에도 불구하고, 차동 신호의 전환에 대해서는 실질적으로 거의 보이지 않도록 하여 신호의 고속화를 도모하며, 또한 서지의 에너지에 대해서는 시간 분산하여 유효하게 흡수하도록 하고 있다.

그런데, 인체가 갖는 등가 정전 용량은, 양발로 섰을 때 140 pF, 한쪽 발로 섰을 때 94 pF, 둥근 의자에 앉았을 때 54 pF이다. 지금, 최대 용량 상태에서 인체가 10000 V에 대전하였을 때, Q=CV=1.4 μC가 된다. 이것을 포화시에, 용량만으로 0.5 V 이하로 하기 위해서는 1.4×10^-6/0.5 V=2.8×10^-6F의 용량이 요구된다. 이것은 매우 큰 값으로, 도 11의 회로에서도 수 pF 정도임에도 불구하고, 현실에서는 이것으로 견디고 있다(포화시의 전압 약 500 V). 그 하나의 이유는 자연스럽게 시간 분산하고 있기 때문이다. 그래서 도 1의 회로에서는 서지 에너지를 적극적으로 시간 분산하도록 하였다. 또한, 인체의 최대 전하량이 출력되는 상태는, 인체의 내부 임피던스가 약 500 Ω이기 때문에 i=(V/R)exp{-(t/RC)}가 된다. 칩측의 임피던스로 이 식의 R이 변화하게 된다.

도 12는, 도 1의 ESD 대책 모델을 도시한 회로도이다. 도면에 도시하는 바와 같이 LSI는 전송선로(91 내지 96), 및 전원 패드(97), 그라운드(98), 드라이버(99), 및 스위치(SW1, SW2)를 갖고 있다. 도면에 도시하는 전송선로(91 내지 96)가 서지 대책에 대하여, 중요한 기능을 다한다. 또한, 도면에 있어서, 스위치(SW1)는 도 1에서 도시한 트랜지스터(M1, M2)에 대응하고, 스위치(SW2)는 트랜지스터(M3, M4)에 대응한다. 드라이버(99)는 도 1의 드라이버 회로(12)에 대응한다. 전송선로(91, 92)는 도 1의 전송선로(14a, 14b)에 대응한다. 전송선로(93, 94)는 도 1의 전송선로(14a, 14b)로부터 트랜지스터(M1 내지 M4)에 분기되는 전송선로에 대응한다. 전송선로(95)는 전원(VDD)으로부터 드라이버(99)에 분기된 전송선로에 대응한다. 전송선로(96)는 전원(VDD)과 그라운드의 페어의 전송선로에 대응한다. 콘덴서(C22)는 칩 패드의 용량을 나타내고 있다. 또한 도면에는, 각 전송선로의 선로 길이와, 특성 임피던스가 도시되어 있다. 또한 LSI(90) 외에 도시되어 있는 저항(R21)과 콘덴서(C21)는 인체의 저항과 용량을 도시하고 있다. 또한 도면에는 인체의 저항값과 용량값의 예가 나타나 있다.

인체로부터 Vs=10000 V에서 1.4 μC의 전하량이 LSI에 유입되는 것으로 한다. 다만, LSI의 칩 패드의 용량[콘덴서(C22)의 용량]은 무시되는 것으로 한다. 이 경우, 전송선로(91)에는 다음 식(1)에서 나타나는 전압이 입력된다.

… (1)

다만, Rh, Ch는 인체의 저항 및 용량을 나타내고, Zo₁은 전송선로(91)의 특성 임피던스를 나타낸다. 이에 따라 전류(i)는 i=v/(Rh+Zo₁)=v/600으로 나타내어진다.

다음에, 전송선로(91)가 스위치(SW1, SW2)에 분기하는 것을 생각한다. 전송선로(91)에 입력된 서지는 스위치(SW1, SW2)와 전송선로(92)에의 분기로인 3개로 나눠지고, 입력측으로부터 본 분기로 이후의 특성 임피던스(Zo_t)는 1/(1/100 Ω+1/50 Ω+1/50 Ω)=20 Ω이 된다. 따라서 이 부분에서 대부분의 에너지가 마이너스 반사하고, 통과 전류는 다음 식(2)와 같이 된다.

… (2)

키리히호프의 법칙에 의해, 분기로로부터 후반의 전송선로(92)에 입력하는 전류는 i_r=1/5 i_T=0.0667i가 되고, 전압(Vr)은 Vr=0.0667i·Zo₂=6.67i를 얻을 수 있 다. 여기서 Zo₂는 전송선로(92)의 특성 임피던스이다. 드라이버(99)의 입력이 트랜지스터의 게이트 용량단이면, 그 전압 상승(V_G)은 게이트 용량을 C_G=20 fF로서, 다음 식(3)에 도시하는 바와 같이 된다.

… (3)

도 13은, V_G의 시간 변화를 도시한 도면이다. 도면은 식(3)에 있어서 Zo₂=100 Ω, C_G=20 fF로 한 경우의 V_G의 시간 변화를 도시하고 있다. 도면에 도시하는 바와 같이, 10000 V의 입력으로도, 최대 111 V밖에 상승하지 않고, 고정된 한계 예측 500 V보다, 충분히 작은 값이 된다.

전송선로의 특성 임피던스의 다른 점은 모두 이러한 반사가 일어나고, 각각의 선로가 다중 반사하는 것이 된다. 그러나 반사되어 되돌아온다고 하는 시간 동안, 정전 에너지가 시간 분산한 것이 되고, 서지를 효과적으로 흡수할 수 있다.

또한, 전술한 바와 같이, 특성 임피던스는 전하가 유입되는 개구의 크기를 정하고, 특성 임피던스가 작을수록 그 개구가 커지며, 서지를 흡수하기 쉽게 되어 있다. 따라서 분기 선로인 전송선로(93, 94)와, 스위치(SW1, SW2)가 온하였을 때의 저항(클램프의 트랜지스터가 온하였을 때의 온 저항)의 특성 임피던스가 전송선 로(91, 92)의 특성 임피던스와 동일하거나, 그것보다 작게 함으로써, 서지를 효과적으로 흡수할 수 있다. 또한, 스위치(SW1, SW2)를 그 온 저항과 동일하거나, 그것보다 작은 특성 임피던스를 갖는 전원·그라운드의 전송선로(96)에 접속함으로써, 서지를 효과적으로 흡수할 수 있다.

이하, 서지에 대한 시뮬레이션에 대해서 설명한다.

도 14는, 서지의 시뮬레이션을 행하는 LSI의 회로도이다. 또한, 도면에서는 싱글 엔드의 시뮬레이션을 도시하고 있지만, 전송선로(101, 102)는 도 1의 전송선로(14a, 14b)에 대응한다. 전송선로(103, 104)는 도 1의 트랜지스터(M1 내지 M4)에 분기되는 전송선로에 대응한다. 저항(R31)은 온한 상태의 트랜지스터(M1, M2)의 저항에 대응하고, 저항(R32)은 오프한 상태의 트랜지스터(M3, M4)의 저항에 대응한다. 전송선로(105)는 전원(VDD)과 그라운드의 페어의 전송선로에 대응한다. 콘덴서(C33)는 드라이버 회로(12)의 트랜지스터(M8 내지 M11)의 게이트 용량에 대응한다. 또한, 도면의 전원(E1) 및 콘덴서(C31)는 인체의 전압과 용량을 나타내고, 콘덴서(C32)는 LSI의 칩 패드의 용량을 나타내고 있다. 또한, 도면에는 전송선로(101 내지 105)의 특성 임피던스의 값, 지연 시간이 도시되어 있고, 또한 서지의 입력 상태를 규정하기 위한 스위치(SW11, SW12)의 온/오프 조건이 도시되어 있다. 구체적으로는 0s부터 1 ns까지, 스위치(SW11)를 개방하고(tOpen), 그 후 폐쇄한다. 그리고 1 ps로 전압을 포화 상태가 되도록 하고(ttran), 1001 ps 사이 스위치(SW12)를 폐쇄한다(tClose). 그 후, 스위치(SW12)를 개방하여 1 ps로 전압이 0 V가 되도록 한다(ttran). 또한 서지의 에너지는, 전원(VDD)과 그라운드의 전송선 로(105)의 특성 임피던스로 역진하고, 전원(VDD)에 모두 흡수되는 것으로서, 전송선로(105)는 5 Ω의 종단 저항으로 정합하였다.

도 15는, 도 14의 회로도의 시뮬레이션 결과를 도시한 도면이다. 도 15 의 (A)는, 도 14의 A점에 있어서의 전압 파형을 도시하고, 도 15 의 (B)는, 도 14의 B점에 있어서의 전압 파형을 도시하고 있다. 도 15 의 (A)에 도시하는 바와 같이, A점에서는 10000 V의 서지 전압이 약 300 V 정도로 억제되고, 도 15 의 (B)에 도시하는 바와 같이, B점에서는 10000 V의 서지 전압이 약 240 V 정도로 억제되고 있다. 또한, 도면 (B)의 전압 파형은 점 B에서 전반사한 경우를 나타내고 있고, 콘덴서(C33)에서의 전압은 그 1/2이 되며, 상기한 식에서 설명한 전압과 거의 일치하는 것을 알 수 있다.

이와 같이, 큰 커패시터를 접속하는 대신에, 고속 대응의 전송선로망으로 대응함으로써, 서지를 유효하게 흡수하는 것이 가능해진다.

다음에, LSI의 디바이스 레이아웃에 대해서 설명한다.

도 16은, LSI의 회로의 디바이스 레이아웃을 도시한 도면이다. 도면에 도시하는 전송선로(115, 116)는 도 1의 전송선로(14a, 14b)에 대응한다. ESD 보호 회로(111)는 도 1에 도시하는 ESD 보호 회로(11)에 대응한다. 도면에 도시하는 NMOS 인버터 회로(112)와 PMOS 인버터 회로(113)는 도 1의 드라이버 회로(12)에 대응한다. ESD 보호 회로(114)는 도 1의 ESD 보호 회로(13)에 대응한다. 전송선로(117, 118)는 도 1의 전송선로(15a, 15b)에 대응한다. 또한, 도면 중의 VCC&GND는 전원(VDD)과 그라운드선이 페어로 된 전송선로를 도시하고 있다. 또한 도면 중의 50 μm 더미는 도 11에서 도시한 더미 MOS 회로(81, 82)에 대응하고, 20 μm의 nMOS 트랜지스터의 온 저항을 조정하며, 설계의 자유도를 높일 수 있도록 되어 있다. 도면 중의 30 μm 더미는 도 11에서 도시한 더미 MOS 회로(81, 82)에 대응하고, 20 μm의 pMOS 트랜지스터의 온 저항을 조정하며, 설계의 자유도를 높일 수 있도록 되어 있다.

다음에, 차동 신호에 대한 시뮬레이션에 대해서 설명한다. ESD 보호 회로의 트랜지스터의 게이트 용량과 드레인 용량은 다음 식(4)에 도시하는 바와 같이 산출된다.

… (4)

다만, C_OX는 게이트 산화막의 용량, κ_sio2는 sio₂의 비유전률, ε_O은 진공의 유전률, t_OX는 게이트 산화막의 두께, L은 게이트 길이, W는 게이트 폭, C_JD는 드레인 확산층의 용량, C_jO는 단위 면적당의 드레인 확산층의 용량, A_D는 드레인 확산층의 면적이다. 그래서 ESD 보호 회로의 트랜지스터가 동일 웰에 형성되지 않는 경 우의 트랜지스터의 용량을 250 fF, 동일 웰에 형성되는 경우의 트랜지스터의 용량을, 250 fF의 1/5인 50 fF로 하여, 10 GHz의 입력 차동 신호에 대한 출력을 시뮬레이션한다.

도 17은, 트랜지스터가 동일 웰에 없는 경우의 차동 신호에 대한 시뮬레이션을 행하는 회로이다. 도면에 도시하는 콘덴서(C41 내지 C44)는 도 1의 트랜지스터(M1 내지 M4)가 동일 웰에 형성되어 있지 않은 경우의 용량에 대응한다. 콘덴서(C45 내지 C48)는 트랜지스터(M12 내지 M15)가 동일 웰에 형성되어 있지 않은 경우의 용량에 대응한다. 트랜지스터(M21 내지 M24)는 드라이버 회로(12)의 트랜지스터(M8 내지 M11)에 대응한다. 전송선로(123, 124)는 전송선로(15a, 15b)에 대응한다. 차동 신호(121, 122)는 시뮬레이션을 행하기 위한 신호를 도시하고 있다. 또한 도면에 도시하는 파라미터로 시뮬레이션을 행한 것으로 한다. TD는 신호의 지연 시간을 나타내고, TR은 신호의 상승 시간을 나타내며, TF는 신호의 하강 시간을 나타내고, PW는 신호 상태가 유지되는 시간을 나타내며, PER은 주기를 나타낸다. 또한 W는 트랜지스터의 게이트 폭, L은 트랜지스터의 게이트 길이를 나타낸다. 콘덴서(C41 내지 C48)의 용량값은 전술한 바와 같이 250 fF로 되어 있다.

도 18은, 도 17의 시뮬레이션 결과를 도시한 도면이다. 도면에는 도 17의 시뮬레이션 회로에 입력되는 차동 신호(121, 122)의 전압 파형(131a, 131b)과, 도 17의 점 A, B에 있어서의 전압 파형(132a, 132b)이 도시되어 있다. 도 17의 회로에서는, ESD 보호 회로를 구성하는 트랜지스터의 용량[도 17의 콘덴서(C41 내지 C48)]이 크기 때문에 차동 신호가 지연되고, 상태가 완전히 천이되기 전에, 다음 상태로 천이되어 버린다.

도 19는, 트랜지스터가 동일 웰에 있는 경우의 차동 신호에 대한 시뮬레이션을 행하는 회로이다. 도면에 도시하는 콘덴서(C51 내지 C54)는 도 1의 트랜지스터(M1 내지 M4)의 용량에 대응한다. 콘덴서(C55 내지 C58)는 트랜지스터(M12 내지 M15)의 용량에 대응한다. 트랜지스터(M31 내지 M34)는 드라이버 회로(12)의 트랜지스터(M8 내지 M11)에 대응한다. 전송선로(143, 144)는 전송선로(15a, 15b)에 대응한다. 차동 신호(141, 142)는 시뮬레이션을 행하는 신호를 나타내고 있다. 또한 도면에 도시하는 파라미터로 시뮬레이션을 행한 것으로 한다. 콘덴서(C51 내지 C58)의 용량값은 전술한 바와 같이 50 fF로 되어 있다. 또한 도면의 파라미터의 의미는 도 17과 같으며, 그 설명을 생략한다.

도 20은, 도 19의 시뮬레이션 결과를 도시한 도면이다. 도면에는 도 20의 시뮬레이션 회로에 입력되는 차동 신호(141, 142)의 전압 파형(151a, 151b)과, 도 19의 점 A, B에 있어서의 전압 파형(152a, 152b)이 도시되어 있다. 도 19의 회로에서는 ESD 보호 회로를 구성하는 트랜지스터의 용량이 작기 때문에 차동 신호는 지연하지 않고, 상태 천이가 종료하기 전에 전압이 포화 상태가 된다.

이와 같이, 서지를 클램프하는 트랜지스터(M1 내지 M4, M12 내지 M15)를 동일 웰 내에 형성하도록 하였다. 이에 따라 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 트랜지스터의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 트랜지스터(M1 내지 M4, M12 내지 M15)의 용량이 저감되며, 차동 신호의 고속화를 도모할 수 있다.

또한, 전송선로(14a, 14b, 15a, 15b)를 페어의 전송선로로 함으로써, 서지를 유효하게 흡수할 수 있다. 특히, 전송선로(14a, 14b)로부터 트랜지스터(M1 내지 M4)에 분기되는 분기 전송선로의 특성 임피던스를 전송선로(14a, 14b)의 특성 임피던스와 동등하거나, 또는 그것보다 작게 함으로써, 서지를 유효하게 흡수할 수 있다. 또한, 전송선로(15a, 15b)로부터 트랜지스터(M12 내지 M15)에 분기되는 분기 전송선로의 특성 임피던스를, 전송선로(15a, 15b)의 특성 임피던스와 동등하거나, 또는 그것보다 작게 함으로써, 서지를 유효하게 흡수할 수 있다. 또한 트랜지스터(M1 내지 M4)의 온 저항을 전송선로(14a, 14b)의 특성 임피던스와 동등하거나, 또는 그것보다 작게 함으로써, 서지를 유효하게 흡수할 수 있다. 트랜지스터(M12 내지 M15)의 온 저항을 전송선로(15a, 15b)의 특성 임피던스와 동등하거나, 또는 그것보다 작게 함으로써, 서지를 유효하게 흡수할 수 있다. 또한, 트랜지스터(M1 내지 M4, M12 내지 M15)를 그 온 저항과 동등하거나, 또는 그것보다 작은 특성 임피던스를 갖는 전원(VDD)과 그라운드의 페어의 전송선로에 접속함으로써, 서지를 유효하게 흡수할 수 있다.

다음에, 본 발명의 제2 실시예를, 도면을 참조하여 상세히 설명한다. 제2 실시예에서는, ESD 보호 회로의 트랜지스터가 모두 nMOS의 트랜지스터로 구성된다.

도 21은 제2 실시예에 따른 ESD 보호 회로를 적용한 LSI의 회로도이다. 도면에 도시하는 바와 같이 LSI는 ESD 보호 회로(161, 163), 드라이버 회로(162), 전송선로(164a, 164b, 165a, 165b), IN 단자, IN Bar 단자, OUT 단자, 및 OUT Bar 단자를 갖고 있다.

ESD 보호 회로(161)는 트랜지스터(M41 내지 M44)를 갖고 있다. 트랜지스터(M41 내지 M44)는 도 1의 ESD 보호 회로(11)의 트랜지스터(M1 내지 M4)에 대응하지만, 트랜지스터(M41, M42)가 nMOS의 트랜지스터로 되어 있는 점이 다르다. 또한 트랜지스터(M41, M42)의 게이트가 그라운드에 접속되어 있는 점이 다르다. 트랜지스터(M41, M42)는 동일 웰에 형성되고, 트랜지스터(M43, M44)는 동일 웰에 형성된다. 그 외의 접속 관계는 도 1과 같으며, 그 상세한 설명은 생략한다. 또한, 도면의 파선(166a)은 트랜지스터(M41, M42)가 동일한 웰에 형성되고, 파선(166b)은 트랜지스터(M43, M44)가 동일한 웰에 형성되어 있는 것을 도시하고 있다.

드라이버 회로(161)는, 도 1의 드라이버 회로(12)와 같은 회로 구성을 갖고 있다. 트랜지스터(M45 내지 M51)는 도 1의 트랜지스터(M5 내지 M11)에 대응하고, 그 상세한 설명은 생략한다.

ESD 보호 회로(163)는 트랜지스터(M52 내지 M55)를 갖고 있다. 트랜지스터(M52 내지 M55)는 도 1의 ESD 보호 회로(13)의 트랜지스터(M12 내지 M15)에 대응하지만, 트랜지스터(M52, M55)가 nMOS의 트랜지스터로 되어 있는 점이 다르다. 트랜지스터(M52, M55)의 게이트가 그라운드에 접속되어 있는 점이 다르다. 트랜지스터(M52, M53)는 동일 웰에 형성되고, 트랜지스터(M54, M55)는 동일 웰에 형성된다. 그 외의 접속 관계는 도 1과 같고, 그 상세한 설명은 생략한다. 또한, 도면의 파선(167a)은 트랜지스터(M52, M53)가 동일한 웰에 형성되고, 파선(167b)은 트랜지스터(M54, M55)가 동일한 웰에 형성되어 있는 것을 도시하고 있다.

전송선로(164a, 164b, 165a, 165b)는, 도 1의 전송선로(14a, 14b, 15a, 15b) 와 같고, 그 상세한 설명은 생략한다.

이와 같이, ESD 보호 회로(161, 163)의 트랜지스터(M41 내지 M44, M52 내지 M55)를 모두 nMOS로 구성하는 것도 가능하다.

다음에, 본 발명의 제3 실시예를 도면을 참조하여 상세히 설명한다. 전송선로에 접속되는 종단 저항 회로에 의해서도, 그 용량에 의해 차동 신호의 지연이 발생한다. 그래서 제3 실시예에서는 종단 저항 회로를 구성하는 트랜지스터를 동일 웰에 형성함으로써, 차동 신호에 대한 용량을 저감한다.

도 22는, 제3 실시예에 따른 종단 저항 회로를 적용한 LSI의 회로도이다. 도면에 도시하는 바와 같이 LSI는 종단 저항 회로(171), 드라이버 회로(172), 전송선로(173a, 173b, 174a, 174b), IN 단자, IN Bar 단자, OUT 단자, 및 OUT Bar 단자를 갖고 있다.

종단 저항 회로(171)는 트랜지스터(M61 내지 M64)를 갖고 있다. 트랜지스터(M61, M62)의 게이트는 그라운드에 접속되어 있다. 트랜지스터(M61, M62)의 소스 및 백게이트는 전원(VDD)에 접속되어 있다. 트랜지스터(M61, M62)의 드레인은 전송선로(173a, 173b)에 접속되어 있다. 트랜지스터(M63, M64)의 게이트는 전원(VDD)에 접속되어 있다. 트랜지스터(M63, M64)의 소스 및 백게이트는 그라운드에 접속되어 있다. 트랜지스터(M63, M64)의 드레인은 전송선로(173a, 173b)에 접속되어 있다. 트랜지스터(M61, M62)는 동일한 웰에 형성되고, 트랜지스터(M63, M64)는 동일한 웰에 형성된다. 트랜지스터(M61 내지 M64)는 저항 기능을 가지며, 전송선로(173a, 173b)를 전달하는 차동 신호의 반사를 방지하고 있다. 또한, 도면 의 파선(175a)은 트랜지스터(M61, M62)가 동일한 웰에 형성되고, 파선(175b)은 트랜지스터(M63, M64)가 동일한 웰에 형성되어 있는 것을 도시하고 있다.

드라이버 회로(172)는, 도 1의 드라이버 회로(12)와 같은 회로 구성을 갖고 있다. 트랜지스터(M65 내지 M71)는 도 1의 트랜지스터(M5 내지 M11)에 대응하고, 그 상세한 설명은 생략한다. 전송선로(173a, 173b, 174a, 174b)는 도 1의 전송선로(14a, 14b, 15a, 15b)와 같고, 그 상세한 설명은 생략한다.

종단 저항을 구성하는 트랜지스터(M61 내지 M64)는 드레인 용량을 갖기 때문에 전송선로(173a, 173b)를 전파하는 차동 신호를 지연시킨다. 그러나 트랜지스터(M61, M62)와, 트랜지스터(M63, M64)는 동일 웰에 형성되기 때문에, 드레인 용량은 차동 신호의 천이에 대하여 저감된다.

이와 같이, 차동 신호의 반사를 방지하는 트랜지스터(M61, M62)와 트랜지스터(M63, M64)를 동일 웰 내에 형성하도록 하였다. 이에 따라 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 트랜지스터(M61 내지 M64)의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 저항의 용량이 저감되며, 차동 신호의 고속화를 도모할 수 있다.

다음에, 본 발명의 제4 실시예를, 도면을 참조하여 상세히 설명한다. 제4 실시예에서는, 도 22에서 도시한 트랜지스터(M61 내지 M64)가 확산 저항에 의해 구성되어 있다.

도 23은, 제4 실시예에 따른 종단 저항 회로를 적용한 LSI의 회로도이다. 도면에 도시하는 바와 같이 LSI는 종단 저항 회로(181), 드라이버 회로(182), 전송 선로(183a, 183b, 184a, 184b), IN 단자, IN Bar 단자, OUT 단자, 및 OUT Bar 단자를 갖고 있다.

종단 저항 회로(181)는, 확산 저항(R41 내지 R44)을 갖고 있다. 확산 저항(R41, R42)의 일단은 전송선로(183a, 183b)에 접속되고, 타단은 전원(VDD)에 접속되어 있다. 확산 저항(R43, R44)의 일단은 전송선로(183a, 183b)에 접속되고, 타단은 그라운드에 접속되어 있다.

드라이버 회로(182)는, 도 1의 드라이버 회로(12)와 같은 회로 구성을 갖고 있다. 트랜지스터(M81 내지 M87)는 도 1의 트랜지스터(M5 내지 M11)에 대응하고, 그 상세한 설명은 생략한다. 전송선로(183a, 183b, 184a, 184b)는 도 1의 전송선로(14a, 14b, 15a, 15b)와 같고, 그 상세한 설명은 생략한다.

종단 저항을 구성하는 확산 저항(R41 내지 R44)은 그 확산층에 있어서 용량을 갖기 때문에, 전송선로(183a, 183b)를 전파하는 차동 신호를 지연시킨다. 그러나 확산 저항(R41, R42)과, 확산 저항(R43, R44)은 동일 웰에 형성되기 때문에, 용량은 차동 신호의 천이에 대하여 저감된다.

이와 같이, 차동 신호의 반사를 방지하는 확산 저항(R41, R42)과 확산 저항(R43, R44)을 동일 웰 내에 형성하도록 하였다. 이에 따라 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 확산 저항(R41 내지 R44)의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 저항의 용량이 저감되며, 차동 신호의 고속화를 도모할 수 있다.

(부기 1) 반도체 장치의 내부 회로를 정전기 방전으로부터 보호하는 정전기 방전 보호 회로에 있어서,

상기 반도체 장치의 외부 단자와 접속된 차동 신호가 전파하는 상기 반도체 장치 내의 2개의 배선의 각각에 설치되고, 상기 외부 단자에 인가되는 상기 정전기 방전을 클램프하는 동일 웰 내에 형성된 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호 회로.

(부기 2) 상기 배선은 페어의 전송선로로 구성되어 있는 것을 특징으로 하는 부기 1에 기재한 정전기 방전 보호 회로.

(부기 3) 상기 전송선로로부터 상기 트랜지스터에 접속되는 분기 전송선로의 특성 임피던스는, 상기 전송선로의 특성 임피던스 이하인 것을 특징으로 하는 부기 2에 기재한 정전기 방전 보호 회로.

(부기 4) 상기 트랜지스터의 온 저항은, 상기 전송선로의 특성 임피던스 이하인 것을 특징으로 하는 부기 2에 기재한 정전기 방전 보호 회로.

(부기 5) 상기 트랜지스터는, 그 온 저항 이하의 특성 임피던스를 갖는 전원과 그라운드와의 페어의 전송선로에 접속되는 것을 특징으로 하는 부기 1에 기재한 정전기 방전 보호 회로.

(부기 6) 상기 트랜지스터의 드레인 확산 영역 사이의 거리는, 상기 드레인 확산 영역 사이를 이동하는 전하의 이동 시간이, 상기 차동 신호의 천이 시간 이하 가 되도록 결정되는 것을 특징으로 하는 부기 1에 기재한 정전기 방전 보호 회로.

(부기 7) 상기 트랜지스터는, 전원과 그라운드의 한쪽 또는 양쪽에 상기 정전기 방전을 클램프하는 것을 특징으로 하는 부기 1에 기재한 정전기 방전 보호 회 로.

(부기 8) 상기 전원에 상기 정전기 방전을 클램프하는 상기 트랜지스터가 상기 동일 웰 내에 형성되고, 상기 그라운드에 상기 정전기 방전을 클램프하는 상기 트랜지스터가 상기 동일 웰 내에 형성되는 것을 특징으로 하는 부기 7에 기재한 정전기 방전 보호 회로.

(부기 9) 상기 트랜지스터는 게이트가 평행하게 형성되고, 상기 게이트가 서로 대향하는 측에 각각의 제1 소스와 드레인이 형성되며, 상기 게이트를 사이에 둔 상기 제1 소스와 상기 드레인과의 반대측에 각각의 제2 소스가 형성되는 것을 특징으로 하는 부기 1에 기재한 정전기 방전 보호 회로.

(부기 10) 반도체 장치의 신호를 안정시키는 종단 저항 회로에 있어서,

상기 반도체 장치의 외부 단자와 접속된 차동 신호가 전파하는 상기 반도체 장치 내의 2개의 배선의 각각에 설치되고, 상기 차동 신호의 반사를 방지하는 동일 웰 내에 형성된 저항을 포함하는 것을 특징으로 하는 종단 저항 회로.

(부기 11) 상기 저항은, 트랜지스터에 의해 구성되는 것을 특징으로 하는 부기 10에 기재한 종단 저항 회로.

(부기 12) 상기 저항은, 확산 저항인 것을 특징으로 하는 부기 10에 기재한 종단 저항 회로.

본 발명의 정전기 방전 보호 회로에서는, 정전기 방전을 클램프하는 트랜지스터를 동일 웰 내에 형성하도록 하였다. 이에 따라 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 트랜지스터의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 트랜지스터의 용량이 저감되며, 차동 신호의 고속화를 도모할 수 있다.

또한, 본 발명의 종단 저항 회로에서는, 차동 신호의 반사를 방지하는 저항을 동일 웰 내에 형성하도록 하였다. 이에 따라, 차동 신호가 천이하였을 때, 천이 전의 상태를 유지하고 있던 저항의 전하는 동일 웰 내를 이동하고, 차동 신호의 천이에 대한 저항의 용량이 저감되며, 차동 신호의 고속화를 도모할 수 있다.

Claims

반도체 장치의 내부 회로를 정전기 방전으로부터 보호하는 정전기 방전 보호 회로에 있어서,

상기 반도체 장치의 외부 단자와 접속된 차동 신호가 전파하는 상기 반도체 장치 내의 2개의 배선의 각각에 설치되고, 상기 외부 단자에 인가되는 상기 정전기 방전을 클램프하는 동일 웰 내에 형성된 트랜지스터를 포함하며,

상기 트랜지스터는 게이트가 평행하게 형성되고, 상기 게이트가 서로 대향하는 측에 각각의 제1 소스와 드레인이 형성되며, 상기 게이트를 사이에 둔 상기 제1 소스와 상기 드레인과의 반대측에 각각의 제2 소스가 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
제 1 항에 있어서, 상기 배선은 페어의 전송선로로 구성되어 있는 것을 특징으로 하는 정전기 방전 보호 회로.
제 2 항에 있어서, 상기 전송선로로부터 상기 트랜지스터에 접속되는 분기 전송선로의 특성 임피던스는, 상기 전송선로의 특성 임피던스 이하인 것을 특징으로 하는 정전기 방전 보호 회로.
제 2 항에 있어서, 상기 트랜지스터의 온 저항은, 상기 전송선로의 특성 임피던스 이하인 것을 특징으로 하는 정전기 방전 보호 회로.
제 1 항에 있어서, 상기 트랜지스터는, 그 온 저항 이하의 특성 임피던스를 갖는 전원과 그라운드와의 페어의 전송선로에 접속되는 것을 특징으로 하는 정전기 방전 보호 회로.
제 1 항에 있어서, 상기 트랜지스터의 드레인 확산 영역간의 거리는, 상기 드레인 확산 영역간을 이동하는 전하의 이동 시간이, 상기 차동 신호의 천이 시간 이하가 되도록 결정되는 것을 특징으로 하는 정전기 방전 보호 회로.
제 1 항에 있어서, 상기 트랜지스터는 전원과 그라운드의 한쪽 또는 양쪽에 상기 정전기 방전을 클램프하는 것을 특징으로 하는 정전기 방전 보호 회로.
제 7 항에 있어서, 상기 전원에 상기 정전기 방전을 클램프하는 상기 트랜지스터가 상기 동일 웰 내에 형성되고, 상기 그라운드에 상기 정전기 방전을 클램프하는 상기 트랜지스터가 상기 동일 웰 내에 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
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