KR20050013501A - 신호 송신 시스템 및 신호 송신 라인 - Google Patents

신호 송신 시스템 및 신호 송신 라인

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KR20050013501A
KR20050013501A KR1020040058637A KR20040058637A KR20050013501A KR 20050013501 A KR20050013501 A KR 20050013501A KR 1020040058637 A KR1020040058637 A KR 1020040058637A KR 20040058637 A KR20040058637 A KR 20040058637A KR 20050013501 A KR20050013501 A KR 20050013501A
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소니 가부시끼 가이샤
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Abstract

그라운드를 참조하는 차동 라인을 그라운드를 참조하지 않는 차동 라인에 접속시킴으로써 차동 라인을 통해 수 십 GHz의 고속 디지털 신호를 송신하기 위해, 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인(115)을 포함하는 각 회로 블록; 그라운드(110)를 참조하고, 차동 출력 드라이버로부터 도출되며, 회로 블록에서 그라운드(110)에 대해 대칭으로 배치되는 차동 신호 라인으로 형성되는 차동 라인(105); 및 그라운드를 참조하지 않고, 신호 송신 라인(115)에서 그라운드에 대해 대칭으로 배치된 차동 신호 라인으로부터 직접 연장되는 유일한 차동 페어 라인(111, 112)을 포함하는 회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템이 제공된다.

Description

신호 송신 시스템 및 신호 송신 라인{SIGNAL TRANSMISSION SYSTEM AND SIGNAL TRANSMISSION LINE}
본 발명은 신호 송신 라인을 통해 회로 블록간의 디지털 신호의 송신을 위한 신호 송신 시스템, 및 신호 송신 라인에 관한 것이다.
CMOS 차동 드라이버에서 수신기로의 신호 라인을 통한 디지털 신호의 고속 송신에 대해, 본 발명의 발명자들은 본 발명에 앞서서, 배선 회로 보드 상에 형성된 전력 와이어 및 그라운딩 와이어를 서로 그 길이가 동일한 평행 와이어로부터 형성된 페어 와이어 구조로 형성하고(예를 들면, 일본 공개 미심사 특허출원번호 제1999-284126호, 여기에서 특허 문헌 1로 지칭함), 트랜지스터의 상태 변이를 위해 필요한 전하를 강제로 펌프 업 및 다운하는 회로를 제공하여 트랜지스터의 고속 스위칭을 가능하게 함으로써(예를 들면, 일본 공개 미심사 특허출원번호 제2002-124635호), 드라이버에 제공되는 보상 신호 에너지에 대해 그 전자계가 거의 닫혀져 있는 송신 라인으로서 전력/그라운드 와이어 페어 기능을 가지는 것을 제안했었다.
여기에서 유의할 점은, 전기 에너지의 송신을 위해, 댁내 전력 라인과 같이 2개의 전력 라인들이 기본적으로 이용되어야 한다는 점이다. 전력 라인은 송수관(water pipe)과 유사하게 송수관의 두께에 비례한 컨덕턴스를 가지고 있다. 이러한 컨덕턴스의 역은 "특성 임피던스 Zo"로 불려진다.
파이프 두께의 물리적 특성은 전력 라인의 단위 길이당 인덕턴스 Lo 및 커패시턴스 Co로 저장되는 에너지에 대응한다. 그 주파수가 높아짐에 따라 에너지 입출력이 훨씬 빈번해지므로, 교류(AC) 저항, 즉 임피던스 Z가 관련되게 된다. 임피던스 Z는 직류 저항기 및 페어 와이어간의 누설 컨덕턴스와 같이 전기 에너지의 열 에너지로의 변환을 위한 소자와는 다르게, 에너지 손실없이 시간 지연을 가지고 방전된다. 그러므로, 임피던스 Z는 허수로 핸들링된다. 임피던스 Z는 수학식 1 및 수학식 2로 주어진다.
상기 수학식 1 및 2에 도시된 바와 같이, 라인에서 단일 길이당 2개의 성분이 동시에 존재하므로, 이들의 평균 제곱이 라인의 특성 임피던스 Zo이고, 이것은 수학식 3에 의해 주어진다.
상기 수학식 3에 도시된 바와 같이, 허수 j, 각주파수 ω 및 단위 길이를 포함하는 3개의 용어가 제거되고, 따라서 특성 임피던스 Zo는 길이로 정의되지 않고 임의의 주파수에 의존되지 않는 실수가 될 것이다. 짧은 라인과 무한히 긴 라인이 서로 특성 임피던스 Zo가 동일하게 되는 특별한 물리적 개념이 발생된다. 요약하면, 특성 임피던스 Zo는 라인의 전단 직경만을 결정한다.
집중-소자 회로의 도메인에서의 일반적인 오해로서, 송신 라인은 인덕턴스-커패시턴스(LC) 네트워크이므로 LC 네트워크가 분산-소자 회로의 관점에서 간주되지 않는다면 RC(저항-커패시턴스) 지연 문제가 실질적으로 회피될 수 없다라고 지금까지 말해져 왔다. 그러나, 송신 라인은 RC 지연이 관련되는 분야와는 매우 다른 전자기 현상 물리학의 분야에 속한다. 이하에 송신 라인에 대한 RC 지연 문제가 해결될 수 있다는 것이 설명된다.
분산-소자 회로(길이로 정의된 긴-거리 배선을 가짐)는 이하의 수학식 4("실리콘 기술"- 울트라 고속 다층 배선 기술의 문제들의 특징 및 개관-응용물리학 저널, 일본 응용물리학회, 일본, 제15호, 200년 2월 18일(야마가미 클럽하우스, 히가시야마))(비특허 문헌 1로 지칭됨)에 의해 주어진 바와 같이 집중-소자 회로(무시가능한 범위의 와이어 길이를 가짐)로부터 구별된다.
여기에서 co는 진공 상태에서 빛의 속도이고, μr은 특정 투자율이며, εr은 특정 유전체 상수이고, fclock은 와이어를 통해 흐르는 클럭 펄스의 최고 주파수이다.
상기 수학식 4는 사인파의 파장 λ와 와이어 길이 Lcritical간의 관계를 정의한다.
수학식 4에서의 계수(1/40)는 도 1을 참조하여 그 의미에 대해 이하에 설명된다.
도 1에 도시된 바와 같이, 디지털(펄스) 신호는 기본파 f1및 고조파들 f2, f3, ...을 포함하는 합성파 fcombine이다. 기본파 f1보다 3배 높은 주파수를 가지는 고조파 f3및 기본 주파수 f1보다 5배 높은 주파수를 가지는 고조파 f5의 추가는 거의 펄스를 형성하고, 기본 주파수 f1보다 각각 7배, 9배 및 11배 높은 주파수를 가지는 고조파 f7, f9, 및 f11의 추가는 거의 완전한 펄스를 제공한다. 환언하면, 펄스는 그 펄스 주파수보다 10배의 사인파의 고조파까지를 포함하는 혼합파라고 말할 수 있다. 그러므로, 1GHz의 펄스에 대해, 10GHz의 고조파까지를 고려하는 것이 필요하다. 튜닝 포크(tuning fork)와 같이, 공진은 파장의 1/4(즉, (1/4)λ)과 동일한 최소 공진 주파수로 유도된다.
그러므로, 주파수 1GHz의 펄스의 송신을 위해, 집중-소자 회로는 10GHz의 펄스의 파장의 4/1까지의 길이, 즉 파장의 1/40 이하의 길이 플러스 안전 길이까지의 길이를 가지도록 통상 설계될 수 있다. 분산-소자 회로 및 집중-소자 회로가 서로 구별되는 이러한 회로 길이는 와이어 길이 Lcritical로서 정의된다. 즉, (1/40)λ 이상의 길이를 가지는 회로는 분산-소자 회로, 즉 송신 회로가 되어야 한다.
그 길이가 무시될 수 없는 글로벌 와이어를 가지는 종래 드라이버-수신기 회로의 예로서, 단일-단 디지털 신호 송신 회로(300)가 도 2에 예시되어 있다.
예시의 단순성을 위해 도 2에 단일 신호 라인만이 도시되어 있지만, 디지털 신호 송신 회로(300)는 물리 원리에 따라 전기 에너지의 송신을 위해서는 실제로 2개의 그러한 라인들이 필요하다. 의도적으로 기준을 위해 형성되지 않는 그라운딩 와이어, 또는 전력 라인은 제2 신호 라인으로서 기능한다.
단일-단 디지털 신호 송신 회로(300)에서, 드라이버(310)로부터 도출된 신호 라인(311)은 그라운딩 와이어(312)와 쌍이 되어 보상 신호가 드라이버(310)로부터 수신기(320)에 송신되는 신호 송신 라인(315)을 형성한다("Measurement Evidence of Mirror Potential Travelling on Transmission Lines"by Otsuka, et al., Technical Digest of 5th VLSI Packing Workshop of Japan, pp 27-28, Dec., 2000(비특허문헌 2로 지칭됨), 및 "Stacked Pair Wire"by Kanji Otsuka and Tadakazu Suga, Journal of Japan Society of Electronics Packaging, Vol.4, No.7, pp 556-561, Nov., 2001(비특허문헌 3으로 지칭됨) 참조).
또한, 종래 차동 디지털 신호 송신 회로의 예들로서, CML(전류 모드 로직) 차동 송신 회로(400)의 구성 예가 도 3에 도시되어 있고, LVDS(저전압 차동 시그널링) 차동 송신 회로(500)의 구성 예가 도 4에 도시되어 있다.
도 3(4)에 도시된 바와 같이 구성된 차동 디지털 신호 송신 회로(400)(500)에서, 보상 신호는 그라운딩 와이어로 쌍을 이룬 신호 송신 라인(415)(515)을 통해 드라이버(410)(510)에서 수신기(420)(520)로 송신된다.
차동 디지털 신호 송신 회로는 고속 데이터 송신에 적합한 것으로 말해지고 있으며, 최근에는 차동 신호의 고속 송신에 자주 이용된다.
여기에서, 유의할 점은 GHz 주파수 대역에 포함되는 주파수를 가지는 펄스 클럭을 이용하는 신호 송신 회로는 와이어가 RC 지연 및 손실 및 유전체 손실에 대해 길 수 없으므로 그 와이어 길이가 제한된다는 점이다. 한편, 더 긴 와이어는 신호 송신 회로의 기능 블록들간의 통신에 더욱 더 중요하다. 예를 들면, 금속 도전체들로 형성되는 LAN 케이블은 10Gbps 및 100Gbps 정도의 높은 레이트의 신호 송신을 보장하는 것이 요구된다. 100미터를 보다 짧은 거리에 걸친 10Gbps보다 높은 레이트에서의 신호 송신은 금속 LAN 케이블에 의해 수행될 수 없고, 2003년에 가용한 광 케이블에 의해 수행될 수 있다.
본 발명은 상기 언급된 수학식 4에 정의된 바와 같이 그 길이가 와이어 길이 Lcritical보다 긴 와이어, 및 그 와이어에 의해 형성되고 GHz 대역 및 수 십 GHz까지의 클럭 주파수를 이용하는 드라이버/수신기 회로를 세트로 포함하는 신호 송신 시스템을 제공하는 목적을 가지고 있다.
본 발명은 10 및 100Gbps의 송신 레이트에 대한 주로 중간-길이 와이어의 개선을 위한 대책, 및 신호 송신 시스템의 개선된 회로 구성을 제공하는 다른 목적을 가지고 있다.
또한, 본 발명은 긴 와이어 또는 라인을 가지는, 하나의 칩내의 전체 회로가 고장없는 에너지 송신을 보장하는 송신 라인으로서 이용되는 송신 라인/송신 시스템을 구축하는 다른 목적을 가지고 있고, 이는 강에서 물의 취수를 위한 채널을 포함하는 상수도 부서의 파이프/밸브 시스템과 근사시킴으로써 간단하게 설명될 수 있다. "긴 와이어 또는 라인"은 ν=co√μrεr(여기에서, co는 진공 중에서 빛의속도이고, μr은 라인의 공간을 둘러싸는 절연 재료의 특정 투자율이며, εr은 라인의 공간을 둘러싸는 절연 재료의 특정 유전체 상수이다)에 의해 주어지는 전자기파 속도 ν에 따라 "긴 와이어 또는 라인"을 정의하는 표 1에 정의된다.
펄스 주파수[MHz] 사인파 고조파[GHz] v=1x108[m/s]인 경우에 (1/4)λ의 와이어 길이[m] v=1.5x108[m/s]인 경우에 (1/4)λ의 와이어 길이[m] v=2x108[m/s]인 경우에 (1/4)λ의 와이어 길이[m]
5 0.05 0.5 0.75 1
10 0.1 0.25 0.375 0.5
50 0.5 0.05 0.075 0.1
80 0.8 0.03125 0.0375 0.0625
100 1 0.025 0.0375 0.05
300 3 0.008325 0.012485 0.01665
500 5 0.005 0.0075 0.01
1000(1GHz) 10 0.0025 0.00375 0.005
10000(10GHz) 100 0.00025 0.000375 0.0005
100GHz 1000 25㎛ 37.5㎛ 50㎛
여기에서, 유의할 점은 회로 블록간의 송신은 신호의 직렬 송신을 위한 패킷 송신 및 신호의 병렬 송신을 위한 버스 송신에 의해 수행되고, 이들 모두 고주파 펄스 신호 에너지의 송신 개념에 실질적으로 기초하고 있다. 그러므로, 본 발명은 임의의 프로토콜-기반 신호 송신에 기초하지 않고 고속 신호 송신의 개념에 기초하고 있다. 본 발명은 모든 신호 송신 방법에 적용가능한 수단을 제공한다.
드라이버 내에, 기본 회로로서 CMOS 인버터가 통상 포함된다. 본 발명에 따르면, 신호 송신 시스템은 임의의 새로운 회로 및 제조 프로세스를 이용하지 않고서도 가장 단순한 인버터 및 버퍼로부터 형성된다. 그러므로, 신호 송신 시스템은 임의의 기술적 혁신을 가지는 임의의 변형을 가할 필요없이 사용가능하다.
본 발명에 따르면, 분산-소자 회로처럼 이용되는 송신 라인은 회로 블록간의 배선에 이용된다. 그러므로, 지연 시간이 송신 라인의 길이에만 의존하고 비트폭(예를 들면, 64비트)을 가지는 신호의 클럭이 거의 스큐되지 않는 신호 송신 시스템을 설계할 수 있고, H-트리 송신 라인의 형태로 클럭 와이어를 형성함으로써 클럭 와이어를 수 ps보다 적은 스큐로 공유할 수 있다.
이상적인 송신 라인은, 전자기 에너지가 그 내부에 제한되므로, RC 지연으로 나타나는 것으로서 집적 회로에 나타나는 둔화(slowdown)가 제로가 되는 것이다. 신호 에너지는 DC 저항 및 송신 라인의 유전체 손실로 인해 손실되므로, 최대 크기는 오옴의 법칙에 따라 더 낮게 될 것이다. 그러나, DC 저항으로 인한 신호 에너지 손실은 신호 파형을 못쓰게 하지 않으므로, RC 지연은 무시할 수 있을 만큼 작다. 비트 폭의 라인들이 서로 구조와 치수가 동일한 경우, 스큐는 실질적으로 제로가 된다.
그러나, 유전체 손실은 주파수 응답에 영향을 미치므로, 파형이 교란된다. 비트 폭의 라인들이 서로 그 구조가 동일하고 파형 교란이 일정하다면, 신호 파형은 적절하게 제어될 수 있다.
전원은 많은 경우에 문제가 된다. 인버터가 서로 전력 공급 성능과 그라운드 인력이 다른 경우, 따라서 이들은 신호 파형이 하나에서 다른 하나로 가변되도록 전력 공급 성능으로 스위칭될 것이다. 그러므로, 스큐가 발생하고 여분 고조파가 신호에 중첩되어, 공진에 고유한 현상으로 나타나게 된다. 이것은 디바이스 구조 위치에 의해 GHz 대역에서 유발되는 특성 변동보다 더 큰 문제이다.
본 발명에 따르면, 회로 블록간의 송신 라인은 송신 와이어로서 이용가능하고, 또한 송신 라인은 드라이버 트랜지스터가 턴온되는 증가된 저항에 대응하는 특성 임피던스를 가지는 전력 및 그라운딩 와이어의 쌍으로부터 형성된다.
전자기 에너지가 제한되는 다양한 송신 라인 구조가 제안되어 왔다. 그러나, 송신 라인과, 존재하더라도 송신 라인에 근접하여 존재하는 와이어 간의 가능한 누화를 방지하기 위한 다수의 효율적인 수단이 가용하지 않는다.
본 발명은 라인과 상기 라인에 인접한 구조간의 누화가 없는, 배선 구조, 커넥터 구조, 및 종래 회로와의 접속을 제공하기 위한 수단을 제공하는 다른 목적을 가지고 있다.
여기에서, 유의할 점은, 송신 라인은 고정된 두께를 가지는 수도 배관이라고 말할 수 있고 에너지 반사는 라인의 불연속점에서 발생한다는 점이다. 불연속점에서 반사되는 에너지는 반사된 에너지가 되돌아가는 측으로 불연속점에서 반사되고, 에너지의 반사된 성분은 반복적으로 더 반사되며(다중-반사) 따라서 서로 공진하여 결코 예상할 수 없는 파형으로 나타날 것이다.
이 때문에, 본 발명은 송신 라인이 입구에서 출구까지 꼬리 종점까지 일정하게 두껍다, 즉 특성 임피던스 라인 전체에 걸쳐 일정하다고 가정하여, DC 전류를 차단(cut off)하면서 에너지 반사를 방지하도록 설계된다.
상기 반사는 4가지 주지된 방법에 의해 방지될 수 있다. 방법들 중 하나는 드라이버의 일단에서 다수의 인쇄 회로 기판에 이용되는 댐핑(damping) 저항기를 삽입하는 것이다. 제2 방법은 송신 라인의 특성 임피던스와 동일하게 되도록 드라이버-온 저항을 설계하는 것이다. 제3 방법은 양방향 버스 구조(또한, 그 양쪽에 부수적으로 삽입되는 댐핑 저항기를 가지는 구조)의 어느 한 측에서 드라이버-온저항을 송신 라인에서와 동일하게 설계하는 것이다. 제4 방법은 이상적인 방법이다. 이러한 방법은 송신 라인의 수신 트레일링 단에서 매칭된 종료 저항기를 제공하는 것이다. 제4 방법은 온 전류가 항상 송신 라인을 통해 흐르고 따라서 잘 수용되지 못한다는 점에서 양호하지 못하다.
본 발명은 저항기와 트레일링 단 사이에 배치되는 방향성 커플러 또는 커패시터를 가지는 송신 라인의 트레일링 단에 종료 저항기가 제공되는 제5 방법을 제안한다.
또한, 본 발명에 따르면, 인버터 또는 버퍼로부터 와이어로 연장되는 구조가 그 개시 및 트레일링 단간의 완전한 송신 라인으로서 형성되고, DC 에너지는 인가된 경우 송신 라인의 한쪽 단에서 차단되는 편평한 디바이스 구조 및 배선 층 구조가 제공된다. 유의해야 할 점은, 구조는 차동 신호를 위해 일반적으로 이용되는 그라운드 구조를 포함한다는 점이다.
정상적인 경우, 차동 신호는 페어 와이어 상에 흐른다. 통상, 차동 디지털 신호 송신 회로는 디바이스들간의 기준 전압의 일치를 달성하기 위해 그라운딩을 고려하여 형성된 송신 라인이고, 따라서 3상 AC 배선을 가진다. 그러므로, 종료 저항기에는 송신 라인에 대한 결합 계수가 제공되어야 하고, 그러나 다수의 경우에 이러한 것들이 주의깊게 고려되지 않았다.
또한, 회로 동작은 전원/그라운딩이 크게 가변하도록 유발하므로, 이는 또한 인접 회로에 악영향을 미친다. 그러한 영향을 방지하기 위해서는, 각 회로 블록에 대해 전원/그라운딩을 분리하여 제공하는 GHz 주파수 대역에서의 신호 처리가 절대적으로 필요하다. 본 발명은 또한 이러한 프로그램의 해결책에 관한 것이다.
차동 송신 회로는, 차동 신호 자체가 트랜지스터별 성능 변동으로 인해 스큐를 유발시키고 스큐는 차동 신호의 변이 동안에 큰 스파크 전류를 유발하여, EMI 문제를 발생시킨다는 단점을 가지고 있다. 차동 송신 회로는 두 배수의 트랜지스터가 요구된다는 점에서 양호한 것은 아니다.
본 발명에 따른 편평한 디바이스 구조 및 배선 층 구조에 대한 설계 가이드는 전자기파 속도에서 송신이 가능한 송신 회로로 시작한다. 그러므로, 트랜지스터 위치는 설계 가이드의 주된 목적이 아니고 종속적인 목적이다.
즉, 금속은 전자기파 속도로 신호를 송신한다. 그러나 반도체는 전자기파 속도가 아니라, 캐리어 속도로 신호를 송신한다. 이 때문에, 트랜지스터의 컨택트로부터의 모든 라인들은 임의의 폴리실리콘이나 금속 화합물(예를 들면, 실리사이드)이 아니라, 금속으로 형성된다. 트랜지스터의 게이트는 금속으로 형성되어, 트랜지스터 회로는 처음에서 트레일링 단까지 연장되는 완전한 송신 라인이 될 수 있다.
상기와 같이 구축된 상기 중간-범위 와이어는 50미터의 거리에 걸쳐 수 GHz의 주파수를 송신할 수 있고 인버터 및 버퍼의 장래 스위칭 성능을 만족할 만하게 수용할 수 있는 블록간 송신 시스템을 구축할 수 있다.
신호 송신 라인을 통해 회로 블록들간의 디지털 신호의 송신을 위한 신호 송신 시스템에서, 정전 방전(ESD)에 대한 보호를 보장하는 보호 다이오드 또는 트랜지스터가 입력 및 출력 단 각각에 제공된다. 보호 다이오드 또는 트랜지스터의 기생 커패시턴스는 신호 송신 시스템이 고주파 신호에 어드레싱될 수 없는 신호 변이에 대한 신속한 응답에 방해가 될 것이다.
이 때문에, 본 발명은 ESD(정전 방전) 보호 회로의 피상 커패시턴스를 감소시키는 버랙터 회로를 제안한다.
본 명세서에 개시된 본 발명의 실시예들의 전형적인 예들이 이하에 간단하게 설명된다.
본 발명의 하나의 양태에 따르면, 각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고; 차동 라인은 그라운드를 참조하고, 차동 출력 드라이버로부터 도출되며, 상기 회로 블록에서 그라운드에 대해 대칭으로 배치되는 차동 신호 라인으로 형성되고; 유일한 차동 페어 라인은 상기 그라운드를 참조하지 않고, 상기 신호 송신 라인에서 상기 그라운드에 대해 대칭으로 배치된 차동 신호 라인으로부터 직접 연장되는 회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템이 제공된다.
본 발명의 또 하나의 양태에 따르면, 각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고; 및 각 수신/송신 회로는 동일한 도전성 영역내에 각 차동 신호 라인을 위한 풀-업 보호 회로 및 풀-다운 보호 회로를 각각 구비하고, ESD 보호 트랜지스터를 상보적인 방법으로 활성화시키는 ESD 보호 회로를 형성하는 드라이버 및/또는 수신기를 포함하는 회로블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템이 제공된다.
본 발명의 또 하나의 다른 양태에 따르면, 각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고; 및 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가지는 회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템이 제공된다.
본 발명의 또 다른 양태에 따르면, 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가지는, 각각이 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하는 회로 블록들간의 접속을 제공하여 회로 블록 사이에서 디지털 신호를 송신하는 신호 송신 라인.
본 발명에 따른 상기 신호 송신 시스템에서, 상기 수신/송신 회로 각각에 포함되는 드라이버 및/또는 수신기는 동일한 도전성 영역내에 각 차동 신호 라인을 위한 풀-업 보호 회로 및 풀-다운 보호 회로를 각각 구비하고, ESD 보호 트랜지스터를 상보적인 방법으로 활성화시키는 ESD 보호 회로를 형성한다.
본 발명에 따른 상기 신호 송신 시스템에서, 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가진다.
본 발명에 따른 상기 신호 송신 시스템에서, 전력/그라운드 페어 송신 라인을 포함하는 상기 수신/송신 회로는 둘다가 수신/송신 회로에 포함되고 기판으로부터 전력을 공급하는 커넥터에 내장되는 수신 회로 또는 송신 회로 중 적어도 하나를 구비한다.
본 발명에 따른 상기 신호 송신 시스템에서, 수신/송신 회로는 디지털 신호를 출력하는 차동 인버터 구조를 가지는 드라이버를 포함한다. 수신/송신 회로는 메인 전력 회로 또는 근사 바이패스 커패시터로 연장되며, 드라이버는 낮은 특성 임피던스를 가지고 상기 드라이버 및 신호 송신 라인의 온 저항의 특성 임피던스의 합을 구동할 수 있는 전력/그라운드 페어 라인을 통해 전력이 공급되며 지향성 커플러 또는 커패시터가 적어도 드라이버 바로 뒤 또는 수신 단에 삽입되는 DC-절연 구조를 가진다. 수신/송신 회로가 송신 라인에 의해 더 연장되는 경우, 지향성 커플러 또는 커패시터의 진행 방향으로 종료되는 신호 송신 라인을 통해 송신을 위한 디지털 신호가 지향성 커플러 또는 커패시터의 바로 이후 또는 이전의 도달 신호의 레벨에 대응하는 Vth를 가지는 차동 수신기에 의해 수신된다.
본 발명에 따른 상기 신호 송신 시스템에서, 차동 드라이버 또는 수신기와 쌍을 이룬 트랜지스터는 동일한 웰에 제공되고 상기 기판 그라운드로의 접속없는 부동 구조를 구비하며, 상기 언급된 모든 송신 라인이 금속으로 형성된다.
본 발명에 따른 상기 신호 송신 시스템에서, 전력/그라운드 페어 라인, 드라이버, 신호 송신 라인 및 수신기의 세트가 양방향으로 제공된다.
본 발명에 따른 상기 신호 송신 시스템에서, 페어 라인의 양쪽 단이 부동 개방 단이고, 드라이버 칩 바로 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어 및 수신기 칩의 바로 이전 또는 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어는 그라운드에 직접 접속되지 않는다.
본 발명에 따른 상기 신호 송신 시스템에서, 지향성 커플러 또는 커패시터의 에너지-통과 측 라인은 그 송신 트레일링 단에 삽입되는 다중반사-방지 종료 저항기를 구비한다.
본 발명에 따른 상기 신호 송신 시스템에서, 신호 송신 라인을 통해 디지털 신호를 수신하는 수신기의 단에서 차동 페어 라인의 사이에 전극이 삽입되고, 상기 전극에서의 전위는 기준 전압으로서 취해진다.
본 발명에 따른 상기 신호 송신 시스템에서, 신호 송신 라인을 통해 디지털 신호를 송신하는 회로 블록들 중 하나의 수신/송신 회로가 전원을 가지지 않는 경우에, 전력/그라운드 페어 송신 라인이 나란히 진행하고, 전력/그라운드 페어 송신 라인의 특성 임피던스는 구동되는 복수의 신호 송신 라인의 병렬 임피던스보다 작거나 같다.
회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 상기 신호 송신 시스템에서, 각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고, 시스템은 그라운드를 참조하고, 차동출력 드라이버로부터 도출되며, 상기 회로 블록에서 그라운드에 대해 대칭으로 배치되는 차동 신호 라인으로 형성되는 차동 라인; 및 상기 그라운드를 참조하지 않고, 상기 신호 송신 라인에서 상기 그라운드에 대해 대칭으로 배치된 차동 신호 라인으로부터 직접 연장되는 유일한 차동 페어 라인을 포함함으로써, 그라운드를 참조하는 차동 라인이 그라운드를 참조하지 않는 차동 라인에 접속되어 차동 라인을 통해 수 십 GHz의 고속 디지털 신호의 송신을 가능하게 한다.
회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 상기 신호 송신 시스템에서, 각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고, 각 수신/송신 회로는 동일한 도전성 영역내에 각 차동 신호 라인을 위한 풀-업 보호 회로 및 풀-다운 보호 회로를 각각 구비하고, ESD 보호 트랜지스터를 상보적인 방법으로 활성화시키는 ESD 보호 회로를 형성하는 드라이버 및/또는 수신기를 포함함으로써, ESD 보호 회로의 피상 커패시턴스의 감소를 통해 신호 변이에 대한 응답을 개선시킴으로써 수 십 GHz의 고속 디지털 신호가 차동 라인을 통해 송신될 수 있다.
회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 상기 신호 송신 시스템에서, 각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고, 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가짐으로써, 다른 구조와 인접한 라인들간의 누화의 최소화로 수 십 GHz의 고속 디지털 신호가 차동 라인을 통해 송신될 수 있다.
각각이 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하는 회로 블록들간의 접속을 제공하여 회로 블록 사이에서 디지털 신호를 송신하는 상기 신호 송신 라인에서, 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가짐으로써, 다른 구조와 인접한 라인들간의 누화의 최소화로 수 십 GHz의 고속 디지털 신호를 차동 라인을 통해 송신할 수 있는 신호 송신 라인을 제공할 수 있다.
본 발명의 이들 목적 및 다른 목적들, 특징 및 장점들은 첨부된 도면을 참고한 본 발명의 양호한 실시예에 대한 이하의 상세한 설명으로부터 더 명백하게 될 것이다.
도 1은 펄스 파형(푸리에 급수)의 분해를 설명한 도.
도 2는 종래 단일-단 디지털 신호 송신 회로의 구성 예를 도시한 도.
도 3은 종래 CML-타입 차동 회로의 구성예를 도시한 도.
도 4는 종래 LVDS-타입 차동 회로의 구성예를 도시한 도.
도 5는 본 발명에 따른 회로 블록간 송신 시스템의 구성의 블록도.
도 6은 드라이버 및 수신기를 포함하는 인터체인지 회로로서 기능하는 회로 블록의 블록도.
도 7은 송신 단에서 단일 커플러를 구비하는 신호 송신 시스템의 구성예를 회로도 형태로 도시한 도.
도 8은 송신 단에서 용량성 결합을 가지는 신호 송신 시스템의 구성예를 회로도 형태로 도시한 도.
도 9는 종료-저항 타입 이중 커플러를 구비하는 신호 송신 시스템의 구성예를 회로도 형태로 도시한 도.
도 10은 도 9에 도시되고 품질, 고속 송신 라인을 이용하는 신호 송신 시스템의 예를 회로도 형태로 도시한 도.
도 11은 LVDS 타입 차동 회로의 구성예를 회로도 형태로 도시한 도.
도 12는 신호 송신 라인의 에너지 전달 메커니즘을 설명한 도.
도 13은 방향성 커플러의 구조를 도시한 것으로서, 도 13a는 타입 1의 방향성 커플러의 투시도이고, 도 13b는 타입 2의 방향성 커플러의 투시도이며, 도 13c는 방향성 커플러 타입 1 및 타입 2의 특징들을 통합한 방향성 커플러의 평면도.
도 14는 타입 1의 방향성 커플러로 수행된 시뮬레이션의 결과를 도시한 특성 곡선을 예시한 것으로서, 도 41a는 송신 계수를 나타내는 파라미터 S21의 주파수 응답의 시뮬레이션 결과를 도시하고 있고, 도 41b는 반사 계수를 나타내는 파라미터 S11의 주파수 응답의 시뮬레이션 결과를 도시한 도.
도 15는 타입 2의 방향성 커플러로 수행된 시뮬레이션 결과를 도시한 특성 곡선을 예시한 것으로서, 도 15a는 송신 계수를 나타내는 파라미터 S21의 주파수 응답의 시뮬레이션 결과를 도시하고 있고, 도 15b는 반사 계수를 나타내는 파라미터 S11의 주파수 응답의 시뮬레이션 결과를 도시한 도.
도 16은 포트 2에 병렬로 접속되고, 수신기 트랜지스터의 부하에 등가인 2pF의 소자 및 1㏁의 소자를 구비한 타입 2의 방향성 커플러로의 펄스파 입력의 결과를 도시한 파형 차트로서, 도 16a는 입력 펄스의 파형을 도시하고 있고, 도 16b는 입력 펄스에 대응하는 포트 2로부터 출력 전압의 파형을 도시하고 있으며, 도 16c는 입력 펄스에 대응하는 포트 2로부터의 출력 전류의 파형을 도시한 도.
도 17은 본 발명의 실시예에서 신호 송신 라인이 로딩된다는 가정하에 준비된 송신 신호 파형의 모델을 도시한 도.
도 18은 도 8에 도시된 신호 송신 시스템에 이용되는 용량성 커플러의 예로서 용량성-커플링 라인의 모델을 도시한 도로서, 도 18a는 입력 펄스의 파형을 도시하고 있고, 도 18b는 용량성 커플러의 포트1 측 구조의 확대된 투시도이며, 도 18c는 용량성 커플러의 포트 2측 구조의 확대된 투시도.
도 19는 모델에 이용되는 용량 0.1㎌을 가지는 칩 커패시터로 도 18의 용량성 커플링 라인 모델에 수행된 신호 파형 시뮬레이션의 결과를 도시한 특성 곡선으로서, 도 19a는 파라미터 S를 도시하고 있고, 도 19b는 펄스파의 송신을 도시한 도.
도 20은 도 19의 모델에 이용된 칩 커패시터와 상이한 용량을 가지는 칩 커패시터로 도 18의 용량성-커플링 라인 모델에 수행된 신호-파형 시뮬레이션 결과를 도시한 특성 곡선을 예시한 것으로서, 도 20a는 칩 커패시터가 10pF의 용량을 가질 때 신호 파형 시뮬레이션의 결과를 도시하고, 도 20b는 칩 커패시터가 100pF의 용량을 가지는 경우에 신호 파형 시뮬레이션의 결과를 도시한 도.
도 21은 tanδ가 0.015인 송신 라인에 의한 시뮬레이션의 결과를 도시한 특성 곡선으로서, 도 21a는 파라미터 S를 도시하고 있고 도 21b는 펄스파의 송신을 도시한 도.
도 22는 트위스트 페어 와이어의 투시도.
도 23은 도 22의 트위스트 페어 와이어에 의한 시뮬레이션 결과를 도시한 특성 곡선으로서, 도 23a는 다른 유전체 손실 각도 tanδ를 가지는 파라미터 S21을도시하고 있고, 도 23b는 다른 손실 각도 tanδ를 가지는 파라미터 S41을 도시하고 있으며, 도 23c는 다른 손실 각도 tanδ를 가지는 파라미터 S61을 도시한 도.
도 24는 송신 라인의 구성예의 투시도를 예시한 것으로서, 도 24a는 페어 공면 라인을 도시하고 있고, 도 24b는 가드(guard) 공면 와이어를 도시하고 있으며, 도 24c는 스택-페어 라인을 도시하고 있고, 도 24d는 가드 스택-페어 라인을 도시한 도.
도 25는 도 7에 도시된 신호 송신 시스템에 이용되는 드라이버의 평면도를 도시한 도.
도 26은 도 25의 드라이버의 섹션별 구조의 예를 도시한 도.
도 27은 인접하는 페어 와이어간의 누화를 관찰하기 위해 와이어들이 그리드의 형태로 어레이되는 구성예를 개략적으로 예시한 것으로서, 도 27a는 하위-스테이지 수직 배선의 예를 도시하고 있고, 도 27b는 하위-스테이지 직교 배선의 예를 도시한 도.
도 28은 인접하는 페어 와이어들간의 누화를 관찰하는데 이용되는 고주파 펄스의 파형 차트.
도 29는 도 28에 도시된 파형을 가지는 고주파 펄스의 입력으로 인접하는 페어 와이어들간의 누화의 측정의 결과를 도시한 특성 곡선을 예시한 것으로서, 도 29a는 도 27a에서의 수직 배선으로부터 기인하는 특성 곡선을 도시한 도이고, 도 29b는 도 27b에서의 직교 배선으로부터 기인하는 특성 곡선을 도시한 도.
도 30은 인접하는 페어 와이어들 사이에 왜 누화가 발생하는지에 대해 설명하기 위해 그 섹션이 원형으로 형성되는 전계의 확산을 예시한 것으로서, 도 30a는 인접하는 페어 와이어의 어레이(병렬 필드에 대해 인접하는 페어 와이어의 어레이)에 대해 직교인 전계를 도시하고 있고, 도 30b는 인접하는 페어 와이어의 어레이의 방향으로 확산하는 전계를 도시한 도.
도 31은 더 적은 누화를 위한 페어 와이어 어레이의 구성예를 예시한 것으로서, 도 31a는 페어 와이어의 기본 어레이를 도시하고 있고, 도 31b는 직교 필드에 대한 페어 와이어 어레이를 도시하고 있으며, 도 31c는 병렬 필드에 대한 페어 와이어 어레이를 도시하고 있고, 도 31d는 직교 필드에 대한 페어 와이어 어레이를 도시하고 있으며, 도 31e는 다중-스테이지 직교 필드에 대한 페어 와이어 어레이를 도시하고 있고, 도 31f는 정사각형 직교 필드에 대한 페어 와이어 어레이를 도시한 도.
도 32는 커넥터의 개략적인 분해도.
도 33은 트위스트 페어 라인이 접속되는 스택-페어 라인을 가지는 도 32의 커넥터의 유전체 기판의 투시도.
도 34는 차동 송신 라인과 스택-페어 라인간의 접속을 예시한 것으로서, 도 34a는 그라운딩 와이어를 참조하는 차동 송신 라인을 도시하고 있고, 도 34b는 자신과 차동 신호 라인에 삽입된 그라운딩 와이어를 가지는 라인을 도시한 도.
도 35는 그라운딩 와이어를 가지지 않는 스택-페어 라인과 그라운딩 와이어를 참조하는 차동 송신 라인간의 접속을 도시한 도.
도 36은 편평한 그라운딩 와이어를 통해 형성된 비아홀(viahole)의 구성예를 투시도의 형태로 도시한 것으로서, 도 36a는 전체 편평한 그라운딩 와이어를 도시하고 있고, 도 36b는 비아홀 및 그 인근 부분을 확대하여 도시한 도.
도 37은 비아홀의 송신 계수를 나타내는 파라미터 S21의 주파수 응답의 시뮬레이션 결과를 도시한 도.
도 38은 이들 사이에 제공되는 그라운딩 와이어를 참조하지 않는 스택-페어 송신 라인을 구비하는 드라이버와 수신기간의 접속을 도시한 도.
도 39는 이들 사이에 제공되는 단일-단 송신 라인을 구비하는 드라이버와 수신기간의 접속을 도시한 도.
도 40은 회로도의 형태로 ESD 보호 회로의 구성예를 도시한 도.
도 41은 도 40의 ESD 보호 회로를 형성하는 반도체 집적 회로의 섹션을 도시한 도.
<도면의 주요 부호에 대한 간단한 설명>
1 : 전력 회로 블록
2 : 기능 회로 블록
3 : 입출력 회로 블록
30 : 차동 신호 송신 라인
40 : 전력 그라운드 페어 송신 라인
본 발명은 첨부된 도면을 참조하여 그 실시예에 관해 상세하게 설명될 것이다.
이하에 설명되는 본 발명의 실시예들에서, 도 5에 도시된 바와 같은 회로 블록간 송신 시스템(100)은 종래 단일-단 신호가 분화되어 송신되는 단순하게 구성된 차동 신호 송신 라인에 의해 2개의 회로 블록을 서로 접속시킴으로써 형성된다.
회로 블록간 송신 시스템(100)은 차동 신호 송신 라인(30) 및 전력/그라운드 페어 송신 라인(40)에 의해 서로 접속된 2개의 회로 블록(10, 20)을 포함한다. 각 회로 블록(10, 20)은 전력 회로 블록(1)으로부터 전력을 공급받는 기능적 회로 블록(2), 기능 블록(2)으로부터 분리되는 입력/출력 회로 블록(3), 및 입력/출력 회로 블록(3)의 입력/출력 단에 제공되는 커넥터(7)를 포함한다. 기능적 회로 블록(2)으로부터 분리되는 입력/출력 회로 블록(3)은 복수의 드라이버(4) 및 수신기(5), 및 전력/그라운드 페어(6)를 포함한다. 입력/출력 회로 블록(3)은 커넥터(7)의 하우징 내에 제공될 수 있다.
차동 신호 송신 라인(30) 및 전력/그라운드 페어 송신 라인(40)은 회로 블록(10)의 커넥터(7)로부터 도출되어, 회로 블록(20)에 접속된다. 회로 블록(20)은 회로 블록(10)과 유사하게 구성된다.
유의할 점은, 회로 블록은 통상 기판 상에 분리되어 형성되고, 물론 동일한 기판 내의 회로 블록간 송신 시스템에도 적용될 수 있다는 점이다.
또한, 회로 블록이 신호 에너지가 송신 라인을 통해 감쇄될 만큼 길게 서로 거리가 되어 있는 경우에, 드라이버 및 수신기를 포함하는 회로 블록은 도 6에 도시된 바와 같이 접합 회로(50)로서 형성될 수도 있다. 전력/그라운드 페어 송신 회로(40)가 회로 블록간 송신 시스템(100)에서 신호 송신 라인(30)을 통해 연장되므로, 접합 회로(50)는 상기와 같이 형성될 수 있다.
다음으로, 회로 블록간 송신 시스템(100)의 입력/출력 회로 블록(3)에 포함되는 드라이버 및 수신기가 상세하게 설명된다.
지향성 커플러 및 용량성 커플러를 통합하는 단일-단 차동 신호 송신 회로의 구성예가 도 7, 8, 9, 10 및 11에 도시되어 있다. 유의할 점은, 단일 종단된 차동 신호 송신 회로는 실제로는 정전 방전(ESD) 보호 회로를 포함하고 있지만, 예시 및 설명의 단순함을 위해 이들 도면에 ESD 보호 회로가 예시되어 있지 않다는 점이다. ESD 보호 회로는 나중에 상세하게 예시되고 설명될 것이다.
우선, 단일-단 차동 신호 송신 회로가 도 7, 8, 9 및 10을 참조하여 이하에 설명된다.
종래 구조를 가지는 인버터의 제1 스테이지에서 드라이버로부터의 신호 라인은 그라운딩 와이어와 쌍을 이루어 송신 라인을 형성하고, 신호가 송신될 때 인용된 비특허 문헌 1 및 2에 개시된 바와 같이, 보상 신호가 신호 라인 및 그라운드를 따라 흐른다. 송신 라인의 임피던스는 통상 50 내지 100Ω이다. 인버터에서, LSI 기판의 그라운드는 기준 그라운드를 제공한다. 기준 그라운드에서 연장된 그라운딩 와이어는 송신 동안에 신호 라인에 결합되어 기준 그라운드에서의 것과는 다른 보상 신호가 되게 된다. 새로운 보상 신호는 독립적으로 이동하고, 그러한 물리는 임의의 집중-소자 회로가 낳을 수 없는 개념이다. 수신 트레일링 단에서, 차동 수신기에 의해 수신될 수 있는 차동 신호가 제공된다.
요약하면, 차동 수신기와 쌍을 이루는 MOS 트랜지스터는 동일한 웰(well) 구조에 포함되고, 기판 그라운드에 접속되지 않는다. 이러한 구조는 본 발명의 발명자들에 의해 일본 특허 출원 제2002-22708호에 이미 제안되어 있다.
송신 회로가 전자기적으로 닫히는 경우, 송신 동안에 임의의 노이즈가 발생하는 것을 방지할 수 있다. 송신되고 있는 신호 상의, 존재하는 경우, 공통 모드 노이즈 및 신호가 기준 전위로부터 벗어나 있을 지라도, 정확한 전위차가 동일한 웰 구조에서 검출될 수 있다. 그러므로, 신호는 그라운드와 관계없이 정확하게 수신될 수 있다. 그러나, 큰 진동으로 인한 임의의 래치-업을 방지할 필요가 있는 경우, 도 7, 8, 9 및 10에 점선으로 표시된 바와 같이, 수신기(5A)와 차동 페어를 형성하는 각 MOS 트랜지스터(Tn21, Tn22)는 그 후방 게이트에서 전류-제어 MOS 트랜지스터(Tn23)의 드레인에 접속된다. 그러나, 이것은 물론 SOI 등과 같이 래치-업이 없는 구조에서는 필요한 것은 아니다.
도 11은 종래 LVDS 차동 회로에 포함되는 기준 그라운드를 가지지 않고 지향성 커플러(8) 또는 용량성 커플러(9)에 의해 종단되는 단일-단 차동 회로를 도시하고 있다. 수신기(5B)는 도 11에 도시된 바와 같이 제공되고, 이러한 수신기(5B)는 물론 단일-단 구조를 가지는 수신기일 수 있다. 또한, 어떠한 ECL 그라운드를 가지지 않는 단일-단 차동 회로가 여기에 예시되고 설명되지만, 그러한 회로가 유사하게 개선될 수 있다는 것을 마찬가지로 용이하게 이해될 것이다.
도 7은 송신 단에 제공되는 단일 커플러를 구비하는 신호 송신 시스템(100A)의 구성예를 도시하고 있다. 도시된 바와 같이, 지향성 커플러(8)가 회로 블록(10)의 드라이버(4A) 및 신호 송신 라인(30)의 사이에 삽입되고, 회로 블록(20)의 수신기(5A)는 신호 송신 라인(30)에 직접 접속된다.
신호 송신 라인(30)은 무시할 수 없는 RC 지연을 유발하는 길이를 가지는 페어 와이어로 형성되고, 송신 단로부터 디지털 신호를 그 수신 단로 송신한다.
드라이버(4A)는 NMOS 트랜지스터(Tn11, Tn12 및 Tn13), 및 저항기(R11, R12)를 포함한다. 차동 페어를 형성하는 NMOS 트랜지스터(Tn11, Tn12)는 그 드레인에서 저항기(R11, R12)를 통해 전력 Vdd의 소스에 각각 접속된다. 또한, 전류 제어 NMOS 트랜지스터(Tn13)는 그 드레인에서 NMOS 트랜지스터(Tn11, Tn12)의 소스에 각각 접속되고, NMOS 트랜지스터(Tn13)는 그 소스에서 LSI 칩의 기판 그라운드(기준 그라운드)에 접속된다.
NMOS 트랜지스터(Tn11, Tn12)에는 그 게이트에서 신호 송신 라인(30)을 구동하는 디지털 신호가 공급된다. 드라이버(4A)의 출력, 즉 NMOS 트랜지스터(Tn11, Tn12)의 드레인은 지향성 커플러(8)에 의해 신호 송신 라인(30)의 송신 단에 접속된다.
전력/그라운드 페어 송신 라인(40)은 드라이버(4A)로부터 전력 Vdd의 소스 또는 근처의 바이패스 커패시터로 연장되도록 배치되어, 전력 Vdd를 드라이버(4A)에 공급한다. 전력/그라운드 페어 라인(40)은 그 전력-측 와이어 단의 한쪽에서 드라이버(4A)의 NMOS 트랜지스터(Tn11, Tn12)의 드레인에 저항기(R11, R12)를 통해 접속되고, 다른 와이어 단에서는 전력 Vdd의 전원의 전력측 단자 또는 바이패스 커패시터에 접속된다. 전력/그라운드 페어 라인(40)은 그 그라운드-측 와이어 단 양쪽에서 드라이버(4A) 및 메인 전력 회로 또는 바이패스 커패시터가 각각 배치되는 위치에서 LSI 칩의 기판 그라운드(기준 그라운드)에 접속된다.
수신기(5A)는 NMOS 트랜지스터(Tn21, Tn22 및 Tn23), 및 저항기(R21, R22)를포함한다. 서로 차동 페어를 형성하는 NMOS 트랜지스터(Tn21, Tn22)는 그 드레인에서 저항기(R21, R22)를 통해 전력 Vdd에 접속된다. NMOS 트랜지스터(Tn23)는 전류를 제어하도록 제공되고, 그 드레인에서 NMOS 트랜지스터(Tn21, Tn22)의 소스에 각각 접속된다. 또한, NMOS 트랜지스터(Tn23)는 그 소스에서 LSI 칩의 기판 그라운드(기준 그라운드)에 접속된다. 그러므로, 수신기(5A)는 NMOS 트랜지스터(Tn21, Tn22)의 게이트에서 신호 송신 라인(30)으로부터 디지털 신호를 직접 공급받는다.
지향성 커플러(8)는 각각이 소정 길이를 가지고 있으며 서로 근처에 놓여지고 서로 유전체 상수가 다른 재료로 만들어지는 에너지-입력 페어 와이어(81) 및 에너지-통과 페어 와이어(82)를 가지는 작고, 단순한 구조를 가지고 있다. 지향성 커플러(8)는 디지털 신호의 광대역 AC 성분이 통과하는 것을 허용하지만 입력 디지털 신호의 DC 성분을 차단한다. 지향성 커플러(8)의 에너지-입력 페어 와이어(81)는 그 도입 단에서 드라이버(4A)의 출력, 즉 NMOS 트랜지스터(Tn11, Tn12)의 드레인에 접속되고, 에너지-입력 페어 와이어(81)의 트레일링 단는 부동적인(floating) 개방 단이다. 지향성 커플러(8)의 에너지-통과 페어 와이어(82)는 그 트레일링 단에서 신호 송신 라인(30)의 송신 단에 접속되고, 에너지-통과 페어 와이어(82)의 도입 단는 부동적인 개방 단이다.
도 7에 도시된, 그 송신 단에 단일 커플러가 제공되는 신호 송신 시스템(100A)은 가장 단순한 회로 구성을 가지고 있다. 충전되는 전류는 송신 라인(30)을 통해 흐른다. 그러나, 이러한 송신 라인(30)의 경우에, 커플러-입력 및 출력단이 모두 개방되어 있다. 그러므로, 유지되는 DC 전류는 송신 라인(30)을 통해 전혀 흐르지 않는다. 커플러-출력 단에 도달한 전기 에너지는 어느 곳으로도 가지 못하고, 따라서 에너지가 거기에서 메모리에 충전될 것이다. 이러한 회로는 짧은 지향성 커플러(8)에 대한 이상적인 경우이다. 지향성 커플러(8)가 길다면, 에너지는 이것이 도달하여 송신 라인(30)에 되돌아가는 측에서 커플러(8)에서 반사될 것이다. 이 때문에, 지향성 커플러(8)는 파장의 1/40 이하의 길이로 제한되어야 한다. 그러므로, 지향성 커플러(8)는 나중에 더 상세하게 설명되는 바와 같이, 그 송신 단에 제공되는 단일 커플러를 구비하는 신호 송신 시스템(100A)을 구현하는 반도체 칩에 형성되는 것이 바람직하다.
도 8은 수신 단에서 용량성 결합을 가지는 신호 송신 시스템(100B)의 구성예를 도시하고 있다. 신호 송신 시스템(100B)에서, 결합 커패시터(9, 91 및 92)는 도 8에 도시된 바와 같이, 상기 언급된 지향성 커플러(8) 대신에 직렬로 추가 접속된다. 결합 커패시터(9, 91 및 92)가 긴 경우에, 칩에 형성되는 것이 바람직하다. 도 8에 도시된 결합 커패시터가 너무 길므로, 결합 커패시터(9, 91 및 92)는 기판에서 용량성 결합을 구현하는 짧은 칩 커패시터가 되어야 한다.
신호 송신 시스템(100B)에서, 결합 커패시터(9, 91 및 92)는 회로 블록(10)의 드라이버(4B) 및 신호 송신 라인(30) 사이에 삽입되고, 다른 회로 블록(20)의 수신기(5A)는 신호 송신 라인(30)에 직접 접속된다.
상기 언급된 드라이버(4B)는 컴포넌트로서 전력측에 제공되는 PMOS 트랜지스터(Tp1) 및 그라운드 측에 제공되는 NMOS 트랜지스터(Tn1)을 포함하는 CMOS 인버터이다. PMOS 트랜지스터(Tp1) 및 NMOS 트랜지스터(Tn1)는 그 게이트에서 신호 송신 라인(30)을 구동하는 디지털 신호를 공급받는다. 드라이버(4B)의 출력, 즉 PMOS 트랜지스터(Tp1) 및 NMOS 트랜지스터(Tn1)의 드레인은 결합 커패시터(9, 91 및 92)를 통해 신호 송신 라인(30)의 송신 단에 접속된다. 또한, NMOS 트랜지스터(Tn1)는 그 소스에서 LSI 칩의 기판 그라운드(기준 그라운드)에 접속된다.
전력/그라운드 페어 라인(40)은 드라이버(4B)로부터 전력 Vdd의 소스 또는 근처의 바이패스 커패시터로 연장되도록 배치된다. 전력/그라운드 페어 라인(40)은 그 전력-측 와이어 단의 한쪽에서 드라이버(4B)의 전력측에서의 PMOS 트랜지스터(Tp1)의 소스, 및 전력 Vdd의 소스의 전력측 단자 또는 근처 바이패스 커패시터에 각각 접속된다. 전력/그라운드 페어 라인(40)은 그 그라운드-측 와이어 단 양쪽에서 드라이버(4B) 및 전력 Vdd의 소스 또는 바이패스 커패시터가 각각 배치되는 위치에서 LSI 칩의 기판 그라운드(기준 그라운드)에 접속된다.
도 9는 종료-저항 이중 커플러를 구비하는 신호 송신 시스템(100C)의 구성예를 도시하고 있다. 신호 송신 시스템(100C)은 송신 라인(30)의 반대 단에 각각 제공되는 지향성 커플러(8 및 11)를 포함한다. 각 지향성 커플러(8, 11)는 결합 커패시터일 수 있다.
지향성 커플러(11)는 각각이 소정 길이를 가지고 있으며 서로 근처에 놓여지고 서로 유전체 상수가 다른 재료로 만들어지는 에너지-입력 페어 와이어(111) 및 에너지-통과 페어 와이어(112)를 가지는 작고, 단순한 구조를 가지고 있다. 지향성 커플러(11)는 디지털 신호의 광대역 AC 성분이 통과하는 것을 허용하지만 입력 디지털 신호의 DC 성분을 차단한다. 지향성 커플러(11)의 에너지-입력 페어 와이어(111)는 그 도입 단에서 신호 송신 라인(30)의 수신 단에 접속되고, 에너지-입력-입력 페어 와이어(111)의 트레일링 단는 부동적인(floating) 개방 단이다. 지향성 커플러(11)의 에너지-통과 페어 와이어(112)는 그 도입 단에서 부동이고 개방되어 있으며, 트레일링 단에 접속되는 종료 저항기(12)를 가지고 있다.
지향성 커플러(8) 또는 결합 커패시터는 송신 라인(30)을 통해 드라이버(4B)로부터 하나의 방향으로 변이 전자기 에너지만을 전달하고, 따라서 송신 라인(30)을 전하로 채우지 못한다. 순간적인 변이 에너지를 검출하면, 수신기(5A)는 동작에 들어간다. 그러나, 변이 에너지가 수신기(5A)를 통과하고, 방향성 커플러(11) 또는 결합 커패시터(9)로 이동하며 종료 저항기(12)에 의해 흡수되므로, 래치 회로는 수신기(5A)의 다운스트림 측에 추가로 제공되어야 한다. 이것은 변이 신호 에너지만으로 수신기(5A)를 활성화하고 수신기가 반사 에너지로 반작용(back action)을 수행할 수 있게 한다.
수신-단 측 지향성 커플러(11)는 그 출력 단에서 삽입되는 종료 저항기(12)를 가지고 있고, 이것으로 인해 전하가 순간적으로 해제되어 에너지가 반사되지 않는다. 결합 커패시터가 지향성 커플러(11) 대신에 이용되는 경우, 종료 저항기(12)는 수신기(주로 방전을 위함)의 차동 단간의 저항 결합을 위해 50 내지 1㏁ 범위내의 저항을 가지도록 조정되어, 전하가 다음 클럭이 도달하기 전에 해제된다.
도 10은 송신 라인(30)이 고속이고 품질인 도 9의 신호 송신 시스템(100C)의하나의 버전으로서의 신호 송신 시스템(100D)을 도시하고 있다. 신호 송신 시스템(100D)에서, 수신 단의 지향성 커플러(11)는 제공되지 않고 종료 저항기(12)가 송신 라인(30)의 수신 단에 직접 접속된다. 변이 에너지 성분만이 송신 라인(30)을 통해 흐르고, 수신기는 에너지에 응답하며, 에너지는 종료 저항기(12)에 의해 흡수된다. 이 경우에, 종료 저항기(12)는 송신 라인(30)의 특성 임피던스와 매칭된다.
상기 언급된 동작들의 원리는 이하에 상세하게 설명된다. 각 지향성 커플러(8, 11)는 100MHz 내지 수 십 GHz의 고주파수를 허용하는 평활 고주파 통과 필터이다. 각 지향성 커플러(8 및 11)와 대체되는 결합 커패시터는 그 용량이 10 내지 1000pF이다.
도 11은 종래 LVDS 차동 회로의 개선된 버전인 신호 송신 시스템(100E)을 도시하고 있고, 회로 블록(10)의 드라이버(4C)는 그 출력 단에서 지향성 커플러(8) 또는 결합 커패시터를 통해 송신 라인(30)에 접속되어, 그라운드를 참조하지 않고 수신기(5B)가 디지털 신호를 수신하도록 디지털 신호를 송신 라인(30)을 통해 회로 블록(20)에 송신한다. 변이 에너지만을 송신하기 위해서는, 래치 회로가 수신기(5B)의 다운스트림 측에 제공되어야 한다. 물론, 신호 송신 시스템(100E)은 도 7 내지 10을 참조하여 상기 설명한 임의의 다른 송신 라인 구조일 수 있고, 수신기(5B)는 대체될 수 있다.
도 7 내지 11은 전력/그라운드 페어 라인(40)을 도시하고 있으므로, 전력 Vdd의 공급을 위한 라인은 그라운드와 쌍을 이루고 있다. 드라이버로서 인버터의트랜지스터-온 저항이 500 내지 1000Ω이고 신호 송신 라인(30)의 특성 임피던스 Z0s가 50Ω이라 가정하면, 신호는 진폭v=Vdd(50/550) 내지 Vdd(50/1050)를 가질 것이다. 그러므로, 수신기는 진폭의 레벨을 검출하는 센스 증폭기이고, 바람직하게는 도 7 내지 11에 도시된 바와 같이 구성된 차동 회로이다. 10GHz의 펄스가 주어지는 경우, 전압 상승 시간 tr및 감쇠 시간 tf는 최대 35ps이고, 이들은 통상 35ps보다 더 짧다. 펄스가 그렇게 빠르게 변경되는 경우, 송신 라인 커플러(지향성 커플러(8))는 DC 차단 필터 함수를 이용하여 광대역 고조파를 포함한 디지털 신호를 송신하는데 이용된다. 제어 신호가 CAS, RAS, CS 등과 같은 다수의 인에이블 또는 승인 DC 성분을 포함하고 있는 경우라도, 전하량은 지향성 커플러(8) 또는 결합 커패시터를 통과한 후의 수신기로서 센스 증폭기의 게이트 충전에 충분하고, 따라서 디지털 신호는 센스 증폭기에 이어서 제공되는 래치 회로에 수신되어 유지될 수 있다. 유의할 점은, 단자 저항기(12)가 직렬로 접속되는 경우, 다수의 DC 성분을 가지는 제어 신호는 항상 전력을 소비하고 따라서 이러한 배열은 이러한 기술 분야에서 집중형-소자 회로를 기본적으로 바탕으로 하는 칩 디바이스 설계자에 의해 잘 수용될 수 없다는 점이다. 고조파가 표 1에 리스트된 라인 길이보다 더 짧은 파장을 가지는 경우에 반사를 방지할 필요가 있으므로, 종료 저항기(12)는 필수이고, 임의의 과도한 DC 성분은 열 에너지로 변환되어야 한다. 이것은 지향성 커플러 또는 결합 커패시터(9)를 삽입하는 이유이다.
디지털 신호를 전가기파 속도로 송신할 필요가 있으므로, 트레일링-단 지향성 커플러(11) 및 종료 저항기(12) 모두가 금속으로 만들어진다. 다결정 반도체로 만들어지는 임의의 저항기 및 라인은, 그러한 반도체가 포화 필드가 인가될 때 전자기파 속도의 3개의 지수가 낮은 약 5x104m/s의 전하 전달 속도를 가지므로, 이용될 수 없다. 전력/그라운드 페어 라인(40)의 특성 임피던스 ZOp는 드라이버에서의 값들의 합으로서 저항 부하 RL(전원과 관련함)에 대해 그렇게 많이 감소된 것이 아니며, 트레일링 단는 550 내지 1050Ω의 범위내에 있다. 말하자면, 전기 에너지를 하나의 전력/그라운드 페어 라인을 통해n신호 드라이버에 공급하기 위해, 저항 부하 RL은 이하의 수학식 5의 부등식을 만족해야 한다.
이러한 부등식 5는 상기 인용된 특허 문헌 1 및 2에 이미 정의되어 있다.
도 10을 참조하여 상기 설명한 신호 송신 시스템(100D)을 고려하여, 신호 송신 라인(30)에서의 에너지 충전 개념이 도 12를 참조하여 이하에 설명된다.
도 12에서, 드라이버(4B)의 컴포넌트로서 포함되는 PMOS 트랜지스터(Tp1) 및 NMOS 트랜지스터(Tn1)는 보상 스위치(SWp및 SWN) 및 온 저항기(RonP, RonN)의 등가 직렬 회로로서 도시되어 있다. 드라이버의 전력 Vdd에 접속된 PMOS 트랜지스터(Tp1)이 턴온되는 순간, PMOS 트랜지스터(Tp1)의 저항 RonP의 저항과 신호 송신 라인(30)의 특성 임피던스 Z0s의 합으로서 부하가 나타난다.
여기에서, I는 전류이다.
수학식 6에 의해 주어지는 전류I는 트랜지스터가 온되어 있는 시간 ton동안 또는 송신 지연의 시간 tpd동안 송신 라인을 통해 흐른다. 전류 I는 시간 ton또는 tpd동안 어느 것이든 더 짧은 동안 흐른다.
신호 에너지가 시간 tpd의 경과 후에 종료 저항기(12)에 도달한 경우, 부하 Z0s는 수도관이 물로 완전히 채워지는 것과 같이 신호 송신 라인(30)으로부터 사라지고, 종료 저항기(12)의 저항 RL이 발생할 것이다. 이 경우에, Z0s=RL이므로, 전류는 변경되지 않고 유지되어 하나의 온-펄스 시간 ton에 기초하여 결국 전하량 Q를 제공하며, 이하와 같이 주어진다.
여기에서, 전자기파 벡터에 따른 전류가 신호 송신 라인(30)을 통해 그라운드에 접속된 트랜지스터가 턴온되는 종료 저항기(12)를 향해 흐르고, 즉, 입력 신호가 전력이 오프된 동안에 하이 상태로 시프트한다고 가정한다. 신호 레벨이 그라운드 레벨로 시프트하므로, i=0이다. 파이프에 채워진 물은 파이프의 단 방향으로 운동 에너지를 가지고 있다. 유사하게, 신호 송신 라인(30)의 전하는 모두 그대로 전달되어, 종료 저항기(12)에서 열 에너지로 변환된다. 그리고나서, 그라운드에 접속된 NMOS 트랜지스터(Tn1)는 턴온되고 그 동안에 어떠한 전하도 이동하지 않으며, 결국 전혀 동작하지 않는 것이 된다.
상기와 같이, 도 12에 도시된 회로에서, 펄스-오프 신호는 에너지를 필요로 하지 않으며, 도 12의 회로는 도 4에 도시된 종래 LVDS 차동 회로(500)와 비교할 때 에너지를 절감하는 것을 허용한다. 그러나, 도 12에 도시된 회로는 에너지 측면에서 도 3에 도시된 종래 회로(400)보다 열등하며, 용량 CL을 운반하는 부하만이 요구되는 전하량(에너지) Q=CLVdd이다.
본 실시예에 따르면, 상기 문제는 지향성 커플러(8) 또는 결합 커패시터(9)를 삽입함으로써 해결된다.
상기 기능들과 같이 구성되는 전력/그라운드 페어 라인(40)이 이하에 설명된다.
도 3에 도시된 종래 차동 회로(400)는 전류 스위치를 제공한다. 전류가 항상 다른 회로를 통해 흐르고 스위칭에서 어떠한 개선도 없는 상태에서 전원과 그라운딩 사이에서 송신 라인이 스위칭될 수 있다면, 차동 회로는 신속하게 송신되어야 할 신호를 송신하는데 이용하기 위한 이상적인 것이라고 할 수 있다. 그러나, 스위칭을 위해, 전위 변동은 트랜지스터의 드레인과 소스간의 모든 커패시턴스 및 드레인과 기판 그라운드간의 커패시턴스를 변환시켜 방전 및 충전으로 나타나게 되고, 이는 매우 급격한 스파이크 전류를 발생시킨다. 인덕턴스를 가지는 바이패스 커패시터는 그러한 스파이크 전류를 방지할 수 없다.
20GHz의 펄스에 대해, 상승 시간 tr=감쇠 시간 tf=17.5ps에 대한 요구조건이 충족되어야 한다. 예를 들면, 소스 전압 Vdd=1V이고 Ron+RL=950+50Ω인 경우, i=1mA(0.1V의 진폭에서)이다. 바이패스 커패시터의 인덕턴스가 Lc=100pH 정도로 작더라도, 소스 전압 Vdd의 전압 강하 Vdrop은 이하와 같이 5.7mV가 될 것이다.
이것은 전원의 전압 강하 Vdrop가 5.7mV이므로, 하나의 전력 라인이 10개의 드라이버를 피딩할 수 없다는 것을 의미한다. 이러한 이벤트와 더하여, 전류 스위치의 스큐 및 LVDS 차동 회로에서와 같은 NMOS 및 PMOS 트랜지스터간의 차이가 존재하는 경우에 일을 더욱 악화시키고, 따라서 전원과 그라운딩간의 임의의 불안정한 스위칭이 제거될 수 없게 된다.
병렬 신호가 송신을 위한 저전압 차동 직렬 신호로 변환되는 신호 송신 시스템은 노이즈 및 불필요한 방사를 감소시키고, 송신 라인의 개수를 감소시키는데 이용되며, 액정 디스플레이, 스택가능한 허브 등에 대한 디지털 인터페이스로서 이용된다.
반면에, 본 실시예에 따른 신호 송신 시스템(100)은 거의 부동 커패시턴스 및 인덕턴스를 가지지 않는 송신 라인을 이용하여, 도 12에 도시된 바와 같은 특성 임피던스 Z0p를 가지는 전력/그라운드 페어 라인(40)을 제공한다.
특성 임피던스 Z0p를 가지는 전력/그라운드 페어 라인(40)으로부터 공급되는 최대 허용가능 전류 Imax는 이하와 같이 주어진다.
그러므로, 전력 Vdd= 1V이고 특성 임피던스 Z0p=25Ω이라는 가정하에서, 전류 Imax= 40mA는 임의의 주파수 응답없이 즉시 공급될 수 있다.
전력으로 완전히 충전된 물이 하나의 속도로 즉시 이동할 수 없는 현상과는 달리, 전자기파는 빛의 속도(1.5 내지 3 x 108m/s)로 진행된다. 방전된 경우에, 트랜지스터는 광속보다 지수가 3개 낮은 캐리어 속도(5 x 104m/s)로 충전된다. 그러므로, 상기 "즉각적인 전류 공급"이 가능하다.
그러나, 즉각적인 전류 공급은 결과적으로 관성이 존재한다. 관성을 무시할 정도로 만들기 위해서는, 수도관/밸브 시스템에 비유하여 간단하게 설명될 수 있는 조치가 취해져야 한다. 즉, 급수 시스템은 장거리에 걸친 급수를 위한 큰 내부 직경을 가지는 메인 파이프와 메인 파이프를 통한 수압을 거의 교란하지 않을 정도로내부 직경이 작은 댁내 취수 파이프로 구성된다.
도 12에 도시된 신호 송신 시스템에서 드라이버로서 인버터의 트랜지스터 온 저항이 Ron이고 신호 송신 라인의 특성 임피던스가 R0s라는 가정하에서, 전원과 관련한 저항 부하 RD는 이하와 같이 주어질 수 있다.
그러므로, 소스 전압 Vdd=1V이고 Ron+RL=950+50Ω인 경우, 전류 i=1mA(0.1V의 진폭에서)이다. 그러므로, 10개의 드라이버를 구동하는 것은 무시할 수 없는 교란인 최대 허용가능 전류 Imax의 25%의 소비를 유도한다. 그러나, 이 경우에, 광속보다 3의 지수만큼 낮은 트랜지스터의 캐리어 속도가 교란을 흡수하므로, 아무런 문제가 발생하지 않는다. 이것은 이하와 같이 설명될 수 있다.n개의 신호 드라이버에 단일 전력/그라운드 페어 라인을 통해 전기 에너지가 공급되는 경우, 전력/그라운드 페어 라인의 특성 임피던스가 상기 언급된 부등식 5를 충족하는 것으로 충분하다.
상기 기능들과 같이 구성된 지향성 커플러(8)는 도 13을 참조하여 이하에 설명된다.
도 13a는 타입 1의 지향성 커플러(8A)의 투시도이고, 도 13b는 타입 2의 지향성 커플러(8B)의 투시도이며, 도 13c는 타입 1 및 타입 2의 조합인 타입-3 지향성 커플러(8C)의 투시도이다.
도 13에 도시된 바와 같이, 신호 에너지 방향으로 깊은 차동-신호 송신 라인은 신호 에너지가 송신되는 방향으로 위 및 아래로 배치된 와이어의 쌍(이하에는 "스택된-페어 라인"이라 지칭됨)으로부터 형성된다. 스택된-페어 와이어(81A 및 81B)로부터 형성된 에너지-입력 페어 라인(81) 및 스택된-페어 와이어(82A 및 82B)로부터 형성된 에너지-통과 페어 라인(82)은 그들 사이에 매우 좁은 갭(83)이 놓여져, 에너지가 에너지-입력 페어 라인(81)으로부터 에너지-통과 페어 라인(82)에 용이하게 전달될 수 있다.
다른 특징은, 함께 에너지-입력 페어 라인(81)을 형성하는 상부 와이어(81A 및 82A) 및 함께 에너지-통과 페어 라인(81)을 형성하는 하부 와이어(81B 및 82B) 주위의 절연체(84A 및 84B)는 서로 다르므로, 도 13A에서 타입 1의 지향성 커플러(8A)에서의 상부 와이어(81A 및 82A)는 공간에 의해 둘러싸여지고 하부 와이어(81B 및 82B)는 실리콘 산화물 SiO2에 의해 둘러싸여진다는 점이다. 또한, 도 13B에 도시된 타입 2의 지향성 커플러(8B)에서, 상부 와이어(81A 및 82A)는 알루미나에 의해 둘러싸여지고, 하부 와이어(81B 및 82B)는 실리콘 산화물 SiO2에 의해 둘러싸여진다.
도 13c에서 평면에서 봤을 때, 포트 "포트 1"은 드라이버로부터 연장된 입력 단, 즉 에너지-입력 페어 라인(81)의 입력 단로서 제공되고, 다른 포트 "포트 2"는 포트 2의 다음에 송신된 에너지가 취출되는 수신기 단, 즉 에너지-통과 페어 라인(82)의 출력 단로서 제공된다. 다른 단들은 개방되어 있다.
전자기 공간은 호모세틱하게(homothetically) 감소될 수 있고, 따라서 3개의 치수 예들이 표 2에 도시되어 있다.
호모세틱 감소 1 1/100 1/1000
L 1mm 10㎛ 1㎛
W 0.08mm 0.8㎛ 80nm
갭 0.01mm 0.1㎛ 10nm
t 0.2mm 2㎛ 0.1㎛
D 0.08mm 0.8㎛ 80nm
표 2에서, "L"은 도 13에 도시된 지향성 커플러(8A 및 8B)에서 스택된-페어 와이어(81A 및 81B) 및 스택된-페어 와이어(82A 및 82B) 각각의 신호 송신 방향의 길이를 나타내고, "W"는 스택된-페어 와이어(81A 및 81B) 및 스택된-페어 와이어(82A 및 82B) 각각의 폭을 나타내며, "갭"은 와이어들간의 거리를 나타낸다. 또한, "t"는 상부 와이어(81A 및 82A) 각각의 두께를 나타내고, "D"는 상부 와이어(81A 및 82A)와 하부 와이어(81B 및 82B) 간의 절연체의 두께를 나타낸다. 또한, 도 13에서, "h1"은 상부 와이어(81A 및 82A) 상의 절연체의 높이(예를 들면, h1=0.4mm)를 나타내고, "h2"는 하부 와이어(81B 및 82B) 아래의 절연체의 높이(예를 들면, h2=0.68mm)를 나타낸다.
또한, 지향성 커플러(8 및 11)의 물리적 현상이 이하에 설명된다.
진행 방향에 대해 수직으로 공간상으로 확산되는 전기력선 또는 자기력선은 "TEM(가로형 전자기)파"라고 지칭되고, 이것은 송신 라인에서 웨이브 가이드 모드이다. 공기에 노출되는 전자기파의 일부에서, 파는 아래에 주어지는 것과 같이 전자기파 속도 co로 진행한다. 그러나, 절연 재료 또는 절연체에서는, 파는 특정 투자율 μr 및 특정 유전체 상수 εr로 진행한다.
여기에서, μo는 진공상태에서 특정 투자율이고, εo는 진공상태에서 특정 유전체 상수이다.
전자기파 속도가 ν라고 가정하면, 속도 ν=co/√μrεr이 된다. 또한, εr=4이고 μr=1이라 가정하면, ν=1.5 x 108m/s이다. 공기 중에서, 파는 송신 초기에 절연체에서의 속도의 2배인 전자기파 속도로 진행하는 TEM 파이므로, TEM 모드가 손실된다. 결합은 스택된-페어 라인에서의 강한 결합이 무시할 수 있을 정도의 와이어간의 누화를 유발하는 범위내에 그 전자기 상태가 있는 TEM 파에 대응하여 약하게 되므로, 유효 전자기 공간이 확산되어 전자기 에너지가 인접 스택된-페어 라인에 전달될 수 있다.
3차원 전자기 분석 소프트웨어에 의한 타입 1 및 2의 지향성 커플러(8A 및 8B)의 파라미터 S의 시뮬레이션 결과가 도 14 및 도 15에 도시되어 있다.
도 14a는 타입 1의 지향성 커플러(81A)의 투자율 계수를 나타내는 파라미터 S21의 주파수 응답의 시뮬레이션 결과를 도시하고 있다. 도시된 바와 같이, 갭(GAP)은 0.002, 0.006 및 0.01로 변경되는 경우, 포트 1에서 포트 2로 전달된 에너지의 주파수 응답은 0 내지 70GHz의 사인파이다. 도 14b는 타입 1의 지향성 커플러(8A)의 반사 계수를 나타내는 파라미터 S11에 대한 주파수 응답의 시뮬레이션 결과를 도시하고 있다. 즉, 도 14b의 곡선은 포트 1에 반사된 에너지의 값들을 도시하고 있다. 시뮬레이션 결과로부터 알 수 있는 바와 같이, 에너지는 주파수에 관련하여는 가능한 한 원활하게 그리고 더 적은 반사로 전달되어야 하고, 갭(GAP)이 0.002인 경우에 얻어질 수 있는 에너지가 최상으로 송신될 수 있다.
도 15a는 타입 2의 지향성 커플러(8B)의 투자율 계수를 나타내는 파라미터 S21의 주파수 응답의 시뮬레이션 결과를 도시하고 있다. 도시된 바와 같이, 갭(GAP)이 0.002, 0.006 및 0.01로 변경되는 경우, 포트 1에서 포트 2로 전달되는 에너지의 주파수 응답은 0 내지 70GHz의 사인파이다. 도 15b는 타입 2의 지향성 커플러(8B)의 반사 계수를 나타내는 파라미터 S11에 대한 주파수 응답의 시뮬레이션 결과를 도시하고 있다. 즉, 도 14b의 곡선은 포트 1에 반사되는 에너지 값을 나타낸다. 시뮬레이션 결과로부터 알 수 있는 바와 같이, 에너지는 주파수에 관련하여 가능한 한 원활하게 그리고 적은 반사로 전달되어야 하고, 갭(GAP)이 0.002인 경우에 얻어질 수 있는 에너지가 최상으로 송신될 수 있다.
유의할 점은, 도 14a, 14b, 15a 및 15b에서, 0.006의 갭(GAP)에서의 주파수 응답은 파선으로 묘사되고, 0.002의 갭(GAP)에서의 주파수 응답은 직선으로 묘사되며, 0.01의 갭(GAP)에서의 주파수 응답은 점선으로 묘사된다는 점이다.
그러므로, 타입 2의 지향성 커플러(8B)는 더 낮은 주파수가 통과될 수 있고 난조(hunting)가 존재하지 않으므로 타입 1의 지향성 커플러(8A)보다 더 우수한 것으로 간주될 수 있다. 파라미터 S에 기초하여 신호 파의 실제 송신을 상상하기는어려우므로, 타입 2의 지향성 커플러(8B)의 포트 2에 병렬로 접속되는 수신기 트랜지스터의 부하에 등가인, 각각 2pF 및 1MΩ의 소자로 신호 파 송신을 측정하는 실험이 수행되었다. 펄스 파의 공급으로 수행된 측정 결과는 도 16에 도시되어 있다.
도 16a는 입력 펄스의 파형을 도시하고 있고, 도 16b는 입력 펄스가 공급된 경우에 포트 2에서의 출력 전압 파형을 도시하고 있으며, 도 16c는 입력 펄스가 공급된 경우에 포트 2에서의 출력 전압 파형을 도시하고 있다.
도 16으로부터 알 수 있는 바와 같이, 타입 2의 지향성 커플러(8B)는 입력 펄스가 공급되는 경우에 세련된 출력 파형을 제공할 수 있다. 입력 펄스의 상승 시간 및 감쇠 시간은 25ps이고, 유효 펄스 주파수는 14GHz의 파형 또는 등가를 가지고 있으며, 출력 파형은 50ps 이하의 상승 시간을 가지고 있다. 그러므로, 지향성 커플러(8B)는 7GHz의 주파수가 통과하도록 허용한다는 것을 알 수 있다. 도시된 바와 같이, 출력 파형은 DC 에너지가 전혀 공급되지 않으므로 홀드 시간동안 약간 기울어진 것으로 보인다. 약간의 경사는 1㏁의 전류 누설에 대응한다.
신호 송신 라인의 트레일링 단는 지향성 커플러의 개방 단이므로 DC 전류는 전혀 소비되지 않고 AC 성분의 모든 에너지가 에너지가 저장되는 지향성 커플러를 통해 인접하는 라인으로 방산되어, 모든 전달된 에너지는 누설 저항기에서 소비된다. 그러므로, 지향성 커플러의 적절한 컨디셔닝은 에너지의 전혀 복잡하지 않은 반사로 나타나고, 에너지 송신을 종료하는 것을 허용한다. 또한, DC 전류로 인한 전력 소비는 양호하게 억제될 수 있다. 또한, 그 진폭이 긴 주기로 턴온 및 오프되는 제어 신호는 소스 전압 Vdd의 동일 레벨에서 송신될 수 있다.
도 17은 신호 송신 라인이 로딩되어 있다는 가정 하에서 준비된 송신 신호 파형 모델을 도시하고 있다.
도 17에서, 입력 신호 Vin은 얇은 직선으로 나타나고, 종료 저항기(12)가 제공되는 도 9 및 10에서 신호 송신 시스템(100C 및 100D)에 제공된 입력 신호 Vin에 대응하는 출력 신호 Vout로서의 수신 신호의 변동은 굵은 직선으로 표시된다. 또한, 종료 저항기(12)가 제공되지 않는 도 7, 8 및 11에 각각 도시된 신호 송신 시스템(100A, 100B 및 100E)에 제공되는 수신 신호의 변동은 점선으로 표시된다.
소스 전압 Vdd가 인가되는 경우, 신호 진폭은 트랜지스터 온 저항기에 따라 작은 값을 취한다. 클럭 신호와 같은 신호는 그 파형을 그대로 유지하지만, 그 홀드 시간이 긴 파형을 가지는 신호는 지향성 커플러를 통과하지 못하고, 지향성 커플러를 통과한 고조파는 그 에너지가 저항기를 통해 방출된다. 이들 2가지 측면 때문에, 수신 신호 파형은 지향성 커플러의 RC 통합 감쇠 곡선에 이어지는 감쇠 곡선에서 제로가 된다. 수신 신호 파형은 점진적으로 감쇠되므로, 수신기의 차동 진폭기가 변환되지 않도록 도달하지 않을 것이다. 신호가 턴 오프되는 경우, 음의 방향으로 편향된다. 이 경우에, 수신기의 차동 센스 증폭기는 기준 전위를 필요로 하지 않으므로 변환된다. 차동 센스 증폭기의 다운스트림에 제공되는 래치 회로는 신호의 홀드 시간에 관계없이 정확한 신호를 검출할 수 있다.
송신 라인이 길다면, DC 전류는 상기 언급된 송신 지연 시간 tpd동안 흐른다. 도 9 및 10에 도시된 신호 송신 시스템(100C 및 100D)에서, 전하는 종료 저항기(12)에 의해 그대로 흡수된다. 도 7, 8 및 11에 도시된 신호 송신 시스템(100A, 100B 및 100E)에서, 신호 송신 라인(30)이 충전된 후, 전하량은 부하의 DC 컨덕턴스에 대응하여 감소된다. 지향성 커플러(11)가 수신기 바로 앞에 제공되는 경우, 전하는 송신 라인(30) 내에 머물고, 드라이버가 전환될 때까지 해제되지 않으며, 따라서 드라이버 단에서 지향성 커플러(8)의 제공은 에너지 소비에 대해 유익하다.
도 8 내지 10에 도시된 신호 송신 시스템(100B 내지 100D)에서, 드라이버(4B)의 NMOS 트랜지스터(Tn1)가 턴온되어 그라운드에 접속하는 경우, 전하들이 역류하여 그라운드로 해제된다. 도 2의 종래 회로(300)에서의 부하 용량에 방전되는 것과는 달리, 전하의 역류 및 해제는 송신 지연 시간 tpd에서의 펄스 플로우와 유사하게 발생한다. 송신 지연 시간 tpd가 클럭 주기의 절반보다 더 길다면, 방전의 완료 이전에 충전이 개시되어, 신호는 다중 반사에 의해 야기되는 것처럼 교란된다. 그러므로, 도 7의 신호 송신 시스템(100A)은 이하의 부등식 12에 의해 주어지는 조건 하에서 적용가능하다. 송신 라인(30)이 긴 경우, 지향성 커플러(8)가 드라이버 단에 제공되어야 하는 것은 필수적이다.
도 8에 도시된 신호 송신 시스템(100B)의 용량성 커플러(9)의 예로서, 그 길이가 50mm이고 특성 임피던스가 50Ω인 페어 와이어로 형성되고 그 특정 유전체 상수 εr이 4.8인 유리-에폭시 수지로 만들어지는 유전체 기판(FR-4) 상에 형성된 용량성 결합 라인의 모델이 도 18에 도시되어 있다.
도 18a는 용량성 결합 라인의 상부 평면도이고, 도 18b는 용량성 결합 라인의 포트 1-측 구조의 확대된 투시도이며, 도 18c는 용량성 결합 라인의 포트 2-측 구조의 확대된 투시도이다.
용량성 결합 라인 모델에서, 칩 커패시터(91 및 92)는 특성 임피던스 50Ω을 가지는 페어 와이어(90)의 단(포트 1)로부터 3mm의 위치에 제공된다. 차동 신호는 포트 1에 공급되고, 비아홀(93 및 95)의 내부 벽 상에 배치된 내부-층 와이어(94)의 단(포트 2)에 송신되는 신호에 대해 시뮬레이션이 각각 수행되었다.
0.1㎌의 용량을 가지는 칩 커패시터(91, 92)에 대해 수행된 파라미터 S 및 신호 파형의 시뮬레이션 결과가 도 19a 및 19b에 각각 도시되어 있다.
100pF 및 10pF의 용량을 가지는 칩 커패시터들에 각각 수행된 신호파의 시뮬레이션 결과는 도 20a 및 도 20b에 각각 도시되어 있다.
입력 신호파의 상승 시간 및 감쇠 시간은 25ps이고, 유효 주파수는 14GHz이다. 커패시터의 기생 인덕턴스는 0이다. 도 19a는 비아홀의 영향 하에서 도 14 및 도 15에 도시된 통과 특성과 비교할 때 파라미터 S가 그렇게 좋은 것은 아닌, 유전체 손실각이 tanδ=0인 라인을 도시하고 있다. 그러나, 펄스 파형은 50ps의 시간 내에서 상승하고 감쇠하여, 100pF의 용량에서 충분한 전달 특성을 나타낸다. 10pF의 용량은 너무 작아 충분한 에너지를 허용할 수 없다. 그러므로, 다소 증가된 용량을 가지는 칩 커패시터를 이용하는 것이 필요하다.
도 21a 및 21b는 유전체 손실 각도에서 tanδ=0.015인 송신 라인의 경우에 파라미터 S 및 펄스파 송신을 도시하고 있다. 펄스파는 이하의 이유로 인해 거의 동일한 통과 특성을 보여준다. 즉, 이하의 수학식 13에 의해 주어지는 바와 같이, 주파수f가 높을수록, 에너지가 더 많이 손실된다. 유전체 손실 각도 tanδ만이 상승시 고주파 성분에 영향을 준다. 상승이 완만하게 됨에 따라, 성분의 주파수가 더 낮게 되므로, 유전체 손실 각도 tanδ는 고주파 성분에 영향을 덜 주게 되고 신호 진폭이 거의 동일하게 된다.
여기에서,P는 전력 손실을 나타내고,w는 와이어 폭을 나타내며,d는 와이어 간격을 나타내고,l은 와이어 길이를 나타내며, Vdd는 소스 전압을 나타내고,C는 전체 와이어의 용량을 나타낸다.
유전체 손실 각도 tanδ가 제로인 경우, 15GHz의 주파수를 가지는 사인파는 -2dB의 감쇠를 보여준다. tanδ=0.015인 경우, 감쇠는 -3dB이 된다. 감쇠(attenuation)는 2dB/100mm로서, 큰 감쇠(attenuation)이다.
도 22에 도시된 트위스트 페어 와이어(130)에 대해 수행된, 각 유전체 손실 각도 tanδ에 대한 송신 특성의 시뮬레이션 결과는 도 23a, 23b 및 23c에 도시되어있고, 더 나쁜 결과를 보여준다.
장거리 라인은 유전체 손실 각도 tanδ를 줄이는 것이 가장 중요하다. tanδ=0.0001인 경우, 수 GHz의 신호(15GHz의 사인파)는 -3dB의 허용가능한 감쇠로 1미터의 거리를 통해 송신될 수 있다.
유전체 손실각 tanδ=0.0001이고 거리 10미터를 통해 송신되는 수 GHz(15GHz의 사인파)의 펄스파 신호는 -20dB의 감쇠를 가지며, 처음 에너지의 1/10의 에너지를 유지한다. 유전체 손실각 tanδ를 감소시키기 위해서는, 미국 특허 제6,476,330호 등에 개시된 기술을 활용하는 것이 예로서 제안되어 있다. 그러나, 누화 및 전자기 방사가 없는 품질 송신 라인은 수신기가 신호 파형이 더 적게 변형된 상태로 신호 레벨을 검출할 수 있도록 허용한다. 송신을 위한 신호 레벨은 버랙터 및 용량성 커플러(9)를 통과하는 캐리어의 양과 수신기의 부하 용량간의 관계에 좌우된다. 2GHz의 펄스의 경우에, 변이 영역내의 에너지만이 버랙터 또는 용량성 커플러(9)를 통과하도록 허용된다는 가정하에서, 상승 시간 tr=감쇠 시간 tf=175ps 이하에 대한 요구조건이 충족되어야 한다. 상기 언급된 계산을 위한 조건 하에서, 즉, 소스 전압 Vdd=1V이고 Ron+RL=950+50Ω인 경우에, 전류i=1mA(0.1V의 진폭)이고 전하량 Q=175ps x 1mA=0.175pC이다. 감쇠량은 -20dB이고 단지 17.5fC만이 수신기 단에 송신되는 것으로 사료된다. 수신기의 게이트 용량은 정확한 것보다는 다소 큰 15fF으로 추정되고 기생 커패시턴스는 100fF(게이트 바로 앞까지 연장된 송신 라인에 의해 달성될 수 있음)이라고 가정하더라도, Q=115fF x 0.1V = 11.5fC이고, 수신기는 송신 라인이 전원과 그라운딩 사이에서 스위칭될 수 있도록 허용하는 에너지로서 충분한 캐리어가 수신기에 도달할 수 있도록, 그 전압이 정상적인 전압으로 상승되도록 한다.
송신 라인에서 반사된 에너지 및 누화 노이즈의 합이 반사된 에너지의 레벨(17.5cfC) 이하에서 -20dB인 것이 중요하다. 합은 어떠한 문제도 야기하지 않는다. 반사된 에너지를 거의 제로로 감소시키기 위해서는, 드라이버에서 수신기로 연장하는 상호접속 와이어의 특성 임피던스가 커넥터와 기판 비아홀을 통해 완전하게 매칭되어야 한다.
우선, 도 24a에 도시된 바와 같이 구성된 페어 공면 라인(130A), 그 반대 단이 도 24b에 도시된 바와 같이 공통 단로서 이용되는 가드 공면 라인(130B), 도 24c에 도시된 바와 같이 구성된 스택된-페어 라인(130C) 또는 그 상부 및 기저부가 도 24d에 도시된 바와 같이 공통 단로서 이용되는 가드 스택된-페어 라인(130D)은 도 22에 도시된 바와 같이 트위스트-페어 라인(130)뿐만 아니라 송신 라인으로서 이용될 수 있다. 도 24에 도시된 예에서, 라인(130A, 130B, 130C, 130D)은 라인과 동일한 유전체 상수를 가지는 동질 절연체(135)에 각각 2개의 쌍으로 놓여진다. 그러한 각 라인 구조는 칩 및 기판 상에 형성될 수 있다.
송신 라인 구조에 대해, 구조는 페어 라인으로서 정확하게 정의되는 것이 가장 중요하고, 그 다음으로서는 TEM 구조의 붕괴없이 신호를 진행하기 위해서는 라인과 동일한 유전체 상수를 가지는 절연체에 라인이 놓여지는 것이 중요하다.
여기에서, 도 24에 도시된 바와 같이, 이하의 부등식 14에 의해 주어지는 요구조건을 충족하는 라인 구조는 상기 정확하게 정의된 구조를 가지는 페어 라인으로서 취해진다고 가정한다.
여기에서, d는 페어 라인의 반대 면들 간의 공간이고, w는 반대면 도전체의 폭이며, t는 인접하는 반대면 도전체의 두께이고, s는 인접하는 라인들간의 공간이다.
페어 라인의 결합 세기는 (1/wd)2이고, 인접 라인의 결합 세기는 (1/ts)2이다. 부등식 14는 페어 라인의 결합이 인접하는 라인보다 10배 세다는 것을 의미한다. 신호 에너지의 10%는 누화로서, 이것은 무시할 수 없게 나타난다. 그러나, 누화는 실린더와 같이 등방성을 가지고 있지 않으며, 반대면 결합에 의해 지배되는 상당한 이방성을 가지고 있으므로, 이것은 에너지의 5% 이하의 누화이다.
다음으로, 트랜지스터와의 접속이 설명된다.
도 7에 도시된 신호 송신 시스템(100A)에서 드라이버(4A)의 편평한 구조가 도 15의 평면도 형태로 도시되어 있다.
우선, 전력 와이어(40A) 및 그라운딩 와이어(40B)는 서로 동일한 평면에 존재하고, 함께 전력/그라운드 페어 송신 라인(40)을 형성한다. 이러한 전력/그라운드 페어 송신 라인(40)은 드라이버(4A)의 NMOS 트랜지스터(Tn11 및 Tn12) 바로 위로 연장하도록 배치된다. 게이트 와이어(gw11 및 gw12)는 게이트(g11 및 g12)에 바로 쇼트되도록 연장하는 입력 신호 라인으로서 함께 스택된-페어 라인을 형성한다.
드라이버(4A)는 소스 와이어(sw11 및 sw12) 및 그라운딩 와이어로부터 형성되는 출력 라인을 가지고 있다. 출력 라인은 차동 스택된 페어 라인으로서 지향성 커플러(8)의 에너지-입력 페어 라인(81)에 직접 접속된다. 지향성 커플러(8)의 에너지-통과 페어 라인(82)이 연장되는 스택된-페어 신호 송신 라인(30)은 수신기(5)에 연장된다.
여기에서 유의할 점은, 전력 와이어(40A), 그라운딩 와이어(40B), 드레인 컨택트(dc11 및 dc12), 소스 컨택트(sc11 및 sc12), 드레인 와이어(dw11 및 dw12), 소스 와이어(sw11 및 sw12), 게이트 와이어(gw11 및 gw12), 전력 컨택트(pc11 및 pc12), 그라운드 컨택트(gc11 및 gc12), 지향성 커플러(8) 및 신호 송신 라인(30)은 모두 금속으로 형성된다는 점이다.
트랜지스터(Tn11 및 Tn12)의 전극을 제외한 모든 와이어는 상기와 같이 신호 송신 라인을 형성하는 것이 중요하다. 그러므로, 신호 송신 라인은 수 십 GHz의 펄스 신호를 송신할 수 있다. 더 바람직하게는, 게이트(g11 및 g12)는 금속으로 형성되는 것이다.
드라이버(4A)의 섹션별 구조의 예가 도 26에 도시되어 있다.
드라이버(4A)에서 컴포넌트로서 포함되는 NMOS 트랜지스터(Tn11 및 Tn12)는 버랙터로서도 기능한다. 이들은 반도체 기판의 N-형 층 또는 N-형 반도체 기판에 형성된 P 웰(p1)에 형성되어 전하를 펌프 다운하거나 업한다. 그러나, 버랙터 기능도 가지고 있는 NMOS 트랜지스터(Tn11 및 Tn12)는 도 25에서는 길이 방향으로 놓여져 있고, 도 26에서는 수평으로 놓여져 있다.
버랙터로서도 기능하는 상기 NMOS 트랜지스터(Tn11 및 Tn12)는 n-형 드레인 확산 영역(d11 및 d12) 및 n-형 소스 확산 영역(s11 및 s12)에 동일한 P 웰(p1)에 형성되고, 이들은 버랙터의 기능을 하는 NMOS 트랜지스터(Tn11 및 Tn12)를 형성하며, 상기 트랜지스터는 n-형 드레인 확산 영역(d11 및 d12)에 접속된 드레인 컨택트(dc11 및 dc12), 및 n-형 소스 확산 영역(s11 및 s12)에 접속되는 소스 컨택트(sc11 및 sc12) 및 게이트(g11 및 g12)를 구비하고 있다. 드레인 컨택트(dc11 및 dc12)는 드레인 와이어(dw11 및 dw12)를 통해 저항기(R11 및 R12) 및 지향성 커플러(8)에 접속된다. 저항기(R11 및 R12)는 그 한쪽 단에서 드레인 와이어에 접속되고, 나머지 단에서 전력 컨택트(pc11 및 pc12)를 통해 전력 와이어(40A)에 접속된다. 또한, 각 저항기(R11 및 R12)는 몰리브덴 저항기로 형성된다. 소스 컨택트(sc11 및 sc21)는 그라운드 컨택트(gc11 및 gc12)를 통해 소스 와이어(sw11 및 sw12) 및 그라운딩 와이어(40B)에 접속된다. 또한, 게이트(g11 및 g12)는 게이트 와이어(gw11 및 gw12), 즉 신호 입력 송신 라인에 접속된다.
본 실시예에서, 상부 전력/그라운드 페어 송신 라인(40)이 공면 구조를 가지고 있지만, 공면 구조 이외의 다른 구조를 가질 수도 있다. 또한, 게이트(g11 및 g12)는 송신 라인으로부터 긴 거리에 있지 않으므로 폴리실리콘으로 만들어질 수 있지만, 물론 캐리어들이 빠르게 이동하는 금속 전극으로 형성되는 것이 바람직하다. 인접 게이트(g11 및 g12)의 섹션별 구조에서, 절연층 두께, 및 와이어 폭과 두께는 3.3wd<ts의 상기 언급된 요구 관계를 충족하도록 설정되어야 한다. 이미 설명된 바와 같이, 전력/그라운드 페어 송신 라인(40)의 특성 임피던스는 1/(출력신호 송신 라인(30)의 특성 임피던스의 수 배) 이하이어야 한다.
기판에서 비아홀(113)의 구조도 또한 중요하다. 도 18을 참조하여 예시되고 설명되었던 것과 같이, 공면 송신 라인의 와이어 폭과 동일한 폭을 가지는 비아홀은 연속적으로 연장되고 송신 라인의 성능에 기여하므로, 송신 라인이 53mm의 와이어를 포함하더라도 도 19에 도시된 바와 같은 특성을 가지고서 수 GHz의 펄스 신호의 송신을 가능하게 한다.
편평한 그라운딩 와이어(110)에 형성되고 이를 통해 형성되는 비아홀(113)의 구성예는 도 36a 및 36b 각각의 투시도의 형태로 예시된다. 도 36a는 그 내부에 비아홀이 형성된 전체적으로 편평한 그라운딩 와이어를 도시하고 있고, 도 36b는 비아홀 부분을 확대하여 도시하고 있다. 도 36a 및 36b에 도시된 바와 같이, 편평한 그라운딩 와이어(110) 내에 형성된 비아홀(113, 배선 길이 50mm에 대해 길이 0.2mm)의 반경 r과 편평한 그라운딩 와이어(110)에서 반대-비아홀(114)의 반경 R 사이의 관계는 반대-비아홀 반경 R이 각각 0.25, 0.3 및 0.35mm로 설정된 경우에 비아홀(113)이 가지는 송신 계수를 나타내는 파라미터 S21의 주파수 응답을 시뮬레이팅함으로써 결정되었다. 시뮬레이션 결과는 도 37에 도시되어 있다. 도 37로부터 알 수 있는 바와 같이, 반경 비율 R/r이 2.0 내지 2.5인 경우에 비아홀(113) 및 반대-비아홀(114)간의 반경 관계가 최적인 것으로 발견되었다. 이러한 관계로, 수 GHz의 펄스가 비아홀을 통과하도록 허용할 수 있다.
또한, 송신 라인에서 반사된 에너지와 누화 노이즈의 합은 문제가 된다. 누화는 이하에 더 설명된다.
실험에서, 길이가 50mm이고 섹션 영역이 10㎛인 도전체(151)가 특정 유전체 상수 εr이 4.8인 유리 에폭시 수지로 만들어지는 유전체 기판(FR-4, 150) 상에 10㎛의 간격으로 배치되고, 인접하는 도전체들이 쌍으로 서로 조합되어 도 27a 및 27b에 도시된 바와 같이 2가지 다른 패턴의 배선을 제공한다. 측정 결과는 도 29a 및 29b에 도시되어 있다. 실험에서, 고주파 펄스가 인가된 방향은 도면의 전면에 수직이고, 누화는 도면의 후면에서 출력 1 및 2에서 측정된다. 여기에서, 출력 1 및 2는 도면의 전면으로부터 50mm의 거리에 있는 것으로 간주한다. 실험 결과로부터, 도 29a에 도시된 바와 같이 상부-기저부 관계에서 쌍을 이룬 도전체로부터의 누화가 도 25b에 도시된 바와 같이 직교 관계로 쌍을 이룬 도전체보다 크다는 것을 알 수 있다.
인접하는 쌍을 이룬 와이어가 3.3wd<ts의 관계이어야 한다는 것을 특징으로 하는 본 발명에 따른 정보 송신 시스템에 대해, 상기 배선의 실험 구조는 물론 누화 문제에 대한 접근법으로 이용될 수 있다.
상기에 대한 이유는 도 30을 참조하여 이하에 설명된다.
도 30a 및 30b는 환상 섹션을 가지는 전계의 확산을 도시하고 있다. 전계 E의 방향은 화살표로 표시되고, 유전체 재료의 경계면 BS는 파선으로 표시되어 있다. 전계는 전계 및 인접하여 쌍을 이룬 와이어들이 동시에 지향되는 경우(도 30b에 도시됨)보다 전계의 방향이 인접하여 쌍을 이룬 와이어의 방향에 직교하는 필드-평행 배열(도 30a에 도시됨)에서 더 용이하게 인접하여 쌍을 이룬 와이어에 누설된다. 즉, 필드 에너지는 존재하는 경우 경로를 통해 누설된다. 자계는 전류의라인과 관련하여 단절이 없으므로 그러한 현상을 보여주지 않으며, 이는 도 29에 도시된 누화 측정의 결과에도 보여진다.
3.3wd<ts에 대한 요구조건이 충족되는 한 심각한 문제는 발생하지 않는다. 훨씬 더 적은 누화에 대해, 도 31a 내지 31f에 도시된 바와 같은 구조들 중 임의의 하나가 채택되는 것이 바람직하다.
도 31a는 기본 필드-평행 구조를 도시하고 있다. 두께 t 및 폭 W를 가지는 도전체(151A 및 151B)가 페어 라인(152)을 형성한다. 페어 라인(152)에 포함되는 도전체(151A 및 151B)는 이들 사이에서 공간 d로 배치되고, 페어 라인(152) 자체는 이들 사이에서 공간 s로 배치된다. 페어 라인(152)은 전계의 방향에 직교하는 방향으로 놓여져 필드-평행 구조를 제공한다. 이 경우에, 3.3wd<ts에 대한 요구조건이 엄격하게 충족되지 않을 수도 있지만, 요구되는 관계에서 계수는 바람직하게는 2보다 커야 한다.
도 31b는 페어 라인(152)이 필드 방향이 서로 직교하도록 놓여지는 필드-직교 구조를 도시하고 있다.
도 31c는 페어 라인(152)이 송신 라인의 제조시 편이를 위해 고려하여 와이어로 형성되고 와이어들이 t≒w의 조건을 충족하도록 배치되는 다른 필드-평행 구조를 도시하고 있다. 특성 임피던스는 치수 d를 변경시킴으로써 조정될 수 있다. 이러한 구성은 하나의 층 또는 하나 이상의 층의 페어 라인을 제공할 수 있다.
도 31d는 페어 라인(152)이 매우 자유롭게 배치될 수 있는 와이어로 형성되고 와이어는 서로 직교가 되도록 45도의 방향으로 배치되는 필드-직교 구조를 도시하고 있다. 이러한 라인 구조는 편평한 케이블을 형성하는데 이용될 수 있다.
도 31e는 도 31b에 도시된 필드-직교 구조가 하나 위에 다른 하나가 스택되는 멀티-스테이지 필드-직교 구조를 도시하고 있다.
도 31f는 각각이 정사각형 섹션을 가지는 도 31e에 도시된 도전체(151A 및 151B)가 하나 위에 다른 하나가 스택되게 배치되어 페어 라인(152)을 형성하는 멀티-스테이지 직교 구조를 도시하고 있다. 물론, 도 31b의 필드-직교 구조는 정사각형 도전체(151A 및 151B)를 포함하는 페어 라인(152)으로 형성될 수 있다.
모든 도 31a 내지 31f로부터 알 수 있는 바와 같이, 페어 라인(152)은 도전체(151A 및 151B)의 최외곽 표면으로부터 d보다 큰 두께를 가지는 동질 절연층(150)으로 덮여져 있다. 이러한 피복 절연층은 전자기 TEM 송신 모드를 유지하는데 필수적이다.
다음으로, 커넥터(7)의 구조가 도 32를 참조하여 설명된다.
도 32는 가능한 한 멀리 페어 라인 구조를 이용함으로써 특성 임피던스의 교란을 방지할 수 있는 커넥터(7)의 구성을 도시하고 있다. 본 실시예에서, 트위스트 페어 라인(130)은 신호 송신 라인(30)으로 이용되고, 관통 홀(163)에서 커넥터(7)에 의해 도 33에 도시된 바와 같이 그 상부 및 기저부 상에 상부 및 하부 절연층(161)이 제공되는 3층 유전체 기판(160)에 형성되는 스택된 페어 라인(165)에 접속된다. 본 실시예에서, 특성 임피던스는 클램핑 스프링에서만 다소 낮다. 클램핑 스프링은 약 3mm 또는 그 정도의 길이이고 λ/40=3mm이므로, 1.25GHz 이상의 펄스가 아무런 문제없이 라인 부분을 통과할 수 있다. 특성 임피던스의 감소분이10%이므로, 12.5GHz의 펄스가 아무런 문제없이 통과할 수 있다. 도 32에 도시된 커넥터(7)는 관통홀에 장착되지만, 표면-장착도 가능하다.
또한, 기능 블록(2) 및 입력/출력 블록(3)에서 편평한 그라운드의 차동 회로의 접속을 예시하고 설명한다.
종래 차동 송신 회로에서, 그라운드는 도 4에 도시된 바와 같이 의도적으로 형성된다. 도 34a에 도시된 차동 송신 라인(105)에서, 차동 신호 라인(101 및 102)간의 특성 임피던스는 100Ω이고, 차동 신호 라인(101 및 102)과 그라운드(110)간의 특성 임피던스는 50Ω이다. 도 34b에 도시된 바와 같이, 본 발명의 하나의 실시예로서의 신호 송신 시스템(100)에서, 차동 신호 라인(111 및 112) 사이에 그라운드(110)가 삽입되고, 차동 신호 라인(111 및 112)과 그라운드(110)간의 특성 임피던스가 50Ω이고 차동 신호 라인(111 및 112)간의 특성 임피던스가 100Ω인 차동 송신 라인(115)이 종래 신호 라인과의 매칭을 위해 이용된다.
차동 송신 라인(115)은 하부 와이어, 즉 라인(112)이 도 35에 도시된 바와 같이 비아홀(113)을 통해 최상부층까지 연장되어 결국 종래의 송신 라인(105)을 형성하는 Y-형 배열로 놓여진 차동 신호 라인(111 및 112)을 구비하고 있다. 종래 송신 라인(105)에서, 그라운드(110)는 그라운드 접속점(107)에 접속되지만, 차동 송신 라인(115)은 종래 송신 라인(105)에서와 같이 접속되는 그라운드(110)를 가질수도 그렇지 않을 수도 있다.
더 구체적으로는, 상기와 같이 구성된 차동 송신 라인(115)에서, 차동 신호 라인(111 및 112)로부터 형성된 스택된 페어 라인의 접속점에서 그라운드(110)는임의로 절단되어, 도 35에 도시된 바와 같이, 예를 들면 커넥터를 통해 LAN의 트위스트 페어 라인(130)에 자유롭게 접속될 수 있다. 차동 신호 라인(111, 112)은 그 특성 임피던스가 서로 동일한 경우에, 임의의 종료 저항기(그라운딩에 대함)는 제공되지 않을 수 있다. 상기 구조를 가지는 차동 송신 라인(115)에서, 전자기 필드가 대칭으로 분산되고 그라운드는 항상 0V의 전위를 가지고 있으므로, 상기 배열이 가능하다.
드라이버(4)는 도 38에 도시된 바와 같이 그라운드를 참조하지 않는 스택된 페어 송신 라인을 통해 출력 신호를 송신하지만, 상기와 같이 구성된 차동 송신 라인(115)의 채용은 수신기(5)의 전력 시스템이 완전하게 독립적이도록 허용하고 DC 성분을 차단하도록 허용한다. 송신 라인에서의 에너지 반사를 방지하기 위해, 모든 드라이버 트랜지스터-온 저항이 트레일링 단에서의 송신에 대해 100Ω을 가진다. 물론, 다수의 경우에 이용되는 댐핑 저항기를 이용하여 조정을 수행할 수 있다. 수신기의 수신 단에서의 차동 신호는 그 진폭의 절반이지만, 게이트 용량이 작아 거의 모든 것이 반사된다. 그러므로, 신호는 두배 진폭을 가지므로, 0 레벨을 참조하지 않는 차동 신호와 동일한 전압을 가진다.
유의할 점은, 상기 배열이 도 39에 도시된 바와 같이 단일-단 드라이버(4) 및 수신기(5)의 사이에 채택될 수 있고 상기 언급된 구조를 가지는 송신 라인(115)은 그라운드를 참조하는 단일-단 드라이버(4)와 0 레벨을 참조하는 수신기(5)간의 접속을 제공하는 신호 송신 라인(30)으로서 이용될 수 있다.
또한, 정전 방전(ESD) 보호 회로의 구성이 도 40 및 41을 참조하여 설명된다.
본 실시예에 따른 신호 송신 시스템(100)에서, 드라이버(4) 및 수신기(5) 사이에 도 40 및 41에 도시된 바와 같이 구성된 ESD 보호 회로(180)가 제공된다.
ESD 보호 회로(180)는 도 40에 도시된 바와 같이 통상적인 ESD 보호 회로이다. 도시된 바와 같이, 차동 라인을 위한 보호 회로는 도 41의 단면도에 도시된 것과 동일한 도전성 구조 내에서 서로 인접하여 쌍으로 배치되어, 드레인 확산층과 기판 사이의 p-n 접합 결핍층에 저장된 캐리어를 상보적 방식으로 결핍층의 용량까지 활용한다.
즉, ESD 보호 회로(180)에서, 차동 회로에 대한 풀-업 보호 회로의 컴포넌트로서 포함되는 pMOS 트랜지스터(181, 182)는 인접하여 쌍으로 배치되고 n 웰(185)에 서로의 주위에 배치되며, 풀-다운 보호 회로의 컴포넌트로서 포함된 nMOS 트랜지스터(183, 184)는 p-형 기판(186) 내에 인접하여 쌍을 이루고 서로의 주위에 배치된다.
차동 회로에 대한 풀-업 보호 회로에 포함되는 pMOS 트랜지스터(181, 182)는 동일한 n 웰(185) 내에 배치되고, n 웰(185) 내에 n+ 확산 영역(187)과 함께 형성되는 p형 드레인 확산 영역(181d, 182d) 및 p형 소스 확산 영역(181s, 182s)에 접속되는 드레인 및 소스, 및 산화막에 의해 드레인 및 소스와 분리되는 게이트(181g, 182g)를 구비하고 있다. 드레인 및 소스는 Vdd에 공통으로 접속되고 각 소스는 차동 신호 송신 라인에 접속된다. 상기와 같이 구성된 풀-업 보호 회로에서,차동 신호 송신 라인으로부터 각 소스에 공급되는 차동 신호가 턴온 및 오프되는 경우, p형 소스 확산 영역(181s, 182s) 주위에 형성되는 결핍층(181de, 182de)은 상보적인 방식으로 그 두께가 가변된다.
또한, 차동 회로에 대한 풀-다운 보호 회로에 포함되는 nMOS 트랜지스터(183, 184)는 동일한 p형 기판(186) 내에 배치되고, p형 기판(186) 내에 p+ 확산 영역(188)과 함께 형성되는 n형 드레인 확산 영역(183d, 184d) 및 n형 소스 확산 영역(183s, 184s)에 접속되는 드레인 및 소스, 및 산화막에 의해 드레인 및 소스와 분리되는 게이트(183g, 184g)를 구비하고 있다. 게이트 및 소스는 Vdd에 공통으로 접속되고 각 드레인은 차동 신호 송신 라인에 접속된다. 상기와 같이 구성된 풀-다운 보호 회로에서, 차동 신호 송신 라인으로부터 각 소스에 공급되는 차동 신호가 턴온 및 오프되는 경우, n형 소스 확산 영역(183a, 184s) 주위에 형성되는 n형 결핍층(183de, 184de)은 상보적인 방식으로 그 두께가 가변된다.
상기와 같이 구성된 ESD 보호 회로(180)는 차동 신호가 턴 온 및 오프될 때마다 결핍층은 전계와 조합하여 두께가 증가하고(커패시턴스는 감소하고 전하는 해제된다) 두께가 감소하는(커패시턴스가 증가하고 전하는 0.6V의 확산 전위에서 흡수된다) 사실을 이용하여 ESD 보호 회로(180)의 커패시턴스를 실질적으로 취소시킴으로써 신호가 둔하게 되는 것을 방지하는 것이다. 이것은 차동 송신 라인에 포함되는 것이 바람직하다.
상기에서, 본 발명은 첨부된 도면을 참조로 하는 예들로서 특정 양호한 실시예에 관련하여 상세하게 설명되었다. 그러나, 본 기술분야의 통상의 기술자라면, 본 발명은 실시예들로 제한되지 않고 첨부된 특허청구범위에 제시된 그 범주 및 사상으로부터 벗어나지 않고서 다양한 방식으로 변형되고, 다르게 구성되거나 다양한 다른 형태로 실시될 수 있다는 것을 잘 알고 있을 것이다.
예를 들면, 도 40은 수신기(5)를 도시하고 있지만, 드라이버(4)가 수신기(5)를 아무런 불편함없이 대체할 수 있다.
상기 언급된 송신 라인 구조가 인접하는 라인으로의 에너지 전달(누화)를 최소화하고 고주파 성분이 지향성 커플러(8) 및 결합 커패시터(9)를 통과할 수 있도록 허용하므로, 에너지 반사가 최소화되어, 중간 거리 와이어 주위의 절연 재료의 유전체 손실각 tanδ로 인한 것 및 DC 저항으로 인한 것으로 열 에너지 감쇠가 제한된다. 그러므로, 임의의 전자기 방사가 없는 이상적인 송신 시스템을 구현할 수 있다.
본 발명의 실시예로서 상기 언급된 신호 송신 시스템(100)은 다양한 소자들의 조합으로 형성된다. 그러나, 수 십 GHz의 신호의 송신을 위한 다양한 컴포넌트 소자들의 통합 설계를 수행하는 것이 필요하고, 통합된 설계를 위한 그러한 컴포넌트 소자의 선택이 중요하다.
유의할 점은, 본 발명의 실시예인 신호 송신 시스템(100)에 대해, 복수의 송신 라인이 이용되는 것으로 정의된다는 점이다. 그러나, 단일 송신 라인이 복수의 송신 라인 대신에 이용될 수 있고, 64라인, 128라인 등과 같은 다수의 라인들은 버스 구조의 형태로 평행하게 배치된다. 뿐만 아니라, 발포형 재료와 같은 공기 버블을 포함하는 절연 재료는 유전체 손실각 tanδ를 0.0001의 레벨로 제한하도록 채택될 수 있다.
본 발명은 신호 송신 라인을 통해 회로 블록간의 디지털 신호의 송신을 위한 신호 송신 시스템, 및 신호 송신 라인을 제공한다.

Claims (29)

  1. 회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템에 있어서,
    각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고;
    차동 라인은 그라운드를 참조하고, 차동 출력 드라이버로부터 도출되며, 상기 회로 블록에서 그라운드에 대해 대칭으로 배치되는 차동 신호 라인으로 형성되며 ; 및
    유일한 차동 페어 라인은 상기 그라운드를 참조하지 않고, 상기 신호 송신 라인에서 상기 그라운드에 대해 대칭으로 배치된 차동 신호 라인으로부터 직접 연장되는 신호 송신 시스템.
  2. 제1항에 있어서, 상기 수신/송신 회로 각각에 포함되는 드라이버 및/또는 수신기는 동일한 도전성 영역내에 각 차동 신호 라인을 위한 풀-업 보호 회로 및 풀-다운 보호 회로를 각각 구비하고, ESD 보호 트랜지스터를 상보적인 방법으로 활성화시키는 ESD 보호 회로를 형성하는 신호 송신 시스템.
  3. 제1항 또는 제2항에 있어서, 상기 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가지는 신호 송신 시스템.
  4. 제1항 또는 제2항에 있어서, 전력/그라운드 페어 송신 라인을 포함하는 상기 수신/송신 회로는 둘다가 수신/송신 회로에 포함되고 기판으로부터 전력을 공급하는 커넥터에 내장되는 수신 회로 또는 송신 회로 중 적어도 하나를 구비하는 신호 송신 시스템.
  5. 제1항에 있어서,
    상기 수신/송신 회로는 디지털 신호를 출력하는 차동 인버터 구조를 가지는 드라이버를 포함하고,
    상기 수신/송신 회로는 메인 전력 회로 또는 근사 바이패스 커패시터로 연장되며, 드라이버는 낮은 특성 임피던스를 가지고 상기 드라이버 및 신호 송신 라인의 온 저항의 특성 임피던스의 합을 구동할 수 있는 전력/그라운드 페어 라인을 통해 전력이 공급되며 지향성 커플러 또는 커패시터가 적어도 드라이버 바로 뒤 또는 수신 단에 삽입되는 DC-절연 구조를 가지고,
    상기 수신/송신 회로가 송신 라인에 의해 더 연장되는 경우, 지향성 커플러 또는 커패시터의 진행 방향으로 종료되는 신호 송신 라인을 통해 송신을 위한 디지털 신호가 지향성 커플러 또는 커패시터의 바로 이후 또는 이전의 도달 신호의 레벨에 대응하는 Vth를 가지는 차동 수신기에 의해 수신되는 신호 송신 시스템.
  6. 제1항에 있어서, 차동 드라이버 또는 수신기와 쌍을 이룬 트랜지스터는 동일한 웰에 제공되고 상기 기판 그라운드로의 접속없는 부동 구조를 구비하며, 상기 언급된 모든 송신 라인이 금속으로 형성되는 신호 송신 시스템.
  7. 제1항에 있어서, 전력/그라운드 페어 라인, 드라이버, 신호 송신 라인 및 수신기의 세트가 양방향으로 제공되는 신호 송신 시스템.
  8. 제1항 또는 제2항에 있어서, 페어 라인의 양쪽 단이 부동 개방 단이고, 드라이버 칩 바로 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어 및 수신기 칩의 바로 이전 또는 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어는 그라운드에 직접 접속되지 않는 신호 송신 시스템.
  9. 제5항에 있어서, 지향성 커플러 또는 커패시터의 에너지-통과 측 라인은 그 송신 트레일링 단에 삽입되는 다중반사-방지 종료 저항기를 구비하는 신호 송신 시스템.
  10. 제1항에 있어서, 신호 송신 라인을 통해 디지털 신호를 수신하는 수신기의 단에서 차동 페어 라인의 사이에 전극이 삽입되고, 상기 전극에서의 전위는 기준 전압으로서 취해지는 신호 송신 시스템.
  11. 제1항에 있어서,
    신호 송신 라인을 통해 디지털 신호를 송신하는 회로 블록들 중 하나의 수신/송신 회로가 전원을 가지지 않는 경우에, 전력/그라운드 페어 송신 라인이 나란히 진행하고,
    전력/그라운드 페어 송신 라인의 특성 임피던스는 구동되는 복수의 신호 송신 라인의 병렬 임피던스보다 작거나 같은 신호 송신 시스템.
  12. 회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템에 있어서,
    각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고;
    각 수신/송신 회로는 동일한 도전성 영역내에 각 차동 신호 라인을 위한 풀-업 보호 회로 및 풀-다운 보호 회로를 각각 구비하고, ESD 보호 트랜지스터를 상보적인 방법으로 활성화시키는 ESD 보호 회로를 형성하는 드라이버 및/또는 수신기를 포함하는 신호 송신 시스템.
  13. 제12항에 있어서, 상기 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어라인이 배치되는 멀티-코더 케이블 구조를 가지는 신호 송신 시스템.
  14. 제12항에 있어서, 전력/그라운드 페어 송신 라인을 포함하는 상기 수신/송신 회로는 둘다가 수신/송신 회로에 포함되고 기판으로부터 전력을 공급하는 커넥터에 내장되는 수신 회로 또는 송신 회로 중 적어도 하나를 구비하는 신호 송신 시스템.
  15. 제12항에 있어서,
    상기 수신/송신 회로는 디지털 신호를 출력하는 차동 인버터 구조를 가지는 드라이버를 포함하고,
    상기 수신/송신 회로는 메인 전력 회로 또는 근사 바이패스 커패시터로 연장되며, 드라이버는 낮은 특성 임피던스를 가지고 상기 드라이버 및 신호 송신 라인의 온 저항의 특성 임피던스의 합을 구동할 수 있는 전력/그라운드 페어 라인을 통해 전력이 공급되며 지향성 커플러 또는 커패시터가 적어도 드라이버 바로 뒤 또는 수신 단에 삽입되는 DC-절연 구조를 가지고,
    상기 수신/송신 회로가 송신 라인에 의해 더 연장되는 경우, 지향성 커플러 또는 커패시터의 진행 방향으로 종료되는 신호 송신 라인을 통해 송신을 위한 디지털 신호가 지향성 커플러 또는 커패시터의 바로 이후 또는 이전의 도달 신호의 레벨에 대응하는 Vth를 가지는 차동 수신기에 의해 수신되는 신호 송신 시스템.
  16. 제12항에 있어서, 차동 드라이버 또는 수신기와 쌍을 이룬 트랜지스터는 동일한 웰에 제공되고 상기 기판 그라운드로의 접속없는 부동 구조를 구비하며, 상기 언급된 모든 송신 라인이 금속으로 형성되는 신호 송신 시스템.
  17. 제12항에 있어서, 전력/그라운드 페어 라인, 드라이버, 신호 송신 라인 및 수신기의 세트가 양방향으로 제공되는 신호 송신 시스템.
  18. 제12항에 있어서, 페어 라인의 양쪽 단이 부동 개방 단이고, 드라이버 칩 바로 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어 및 수신기 칩의 바로 이전 또는 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어는 그라운드에 직접 접속되지 않는 신호 송신 시스템.
  19. 제15항에 있어서, 지향성 커플러 또는 커패시터의 에너지-통과 측 라인은 그 송신 트레일링 단에 삽입되는 다중반사-방지 종료 저항기를 구비하는 신호 송신 시스템.
  20. 제12항에 있어서,
    신호 송신 라인을 통해 디지털 신호를 송신하는 회로 블록들 중 하나의 수신/송신 회로가 전원을 가지지 않는 경우에, 전력/그라운드 페어 송신 라인이 나란히 진행하고,
    전력/그라운드 페어 송신 라인의 특성 임피던스는 구동되는 복수의 신호 송신 라인의 병렬 임피던스보다 작거나 같은 신호 송신 시스템.
  21. 회로 블록 사이에서 신호 송신 라인을 통해 디지털 신호를 송신하는 신호 송신 시스템에 있어서,
    각 회로 블록은 기본적으로 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하고;
    상기 신호 송신 라인은 인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가지는 신호 송신 시스템.
  22. 제21항에 있어서, 전력/그라운드 페어 송신 라인을 포함하는 상기 수신/송신 회로는 둘다가 수신/송신 회로에 포함되고 기판으로부터 전력을 공급하는 커넥터에 내장되는 수신 회로 또는 송신 회로 중 적어도 하나를 구비하는 신호 송신 시스템.
  23. 제21항에 있어서,
    상기 수신/송신 회로는 디지털 신호를 출력하는 차동 인버터 구조를 가지는 드라이버를 포함하고,
    상기 수신/송신 회로는 메인 전력 회로 또는 근사 바이패스 커패시터로 연장되며, 드라이버는 낮은 특성 임피던스를 가지고 상기 드라이버 및 신호 송신 라인의 온 저항의 특성 임피던스의 합을 구동할 수 있는 전력/그라운드 페어 라인을 통해 전력이 공급되며 지향성 커플러 또는 커패시터가 적어도 드라이버 바로 뒤 또는 수신 단에 삽입되는 DC-절연 구조를 가지고,
    상기 수신/송신 회로가 송신 라인에 의해 더 연장되는 경우, 지향성 커플러 또는 커패시터의 진행 방향으로 종료되는 신호 송신 라인을 통해 송신을 위한 디지털 신호가 지향성 커플러 또는 커패시터의 바로 이후 또는 이전의 도달 신호의 레벨에 대응하는 Vth를 가지는 차동 수신기에 의해 수신되는 신호 송신 시스템.
  24. 제21항에 있어서, 차동 드라이버 또는 수신기와 쌍을 이룬 트랜지스터는 동일한 웰에 제공되고 상기 기판 그라운드로의 접속없는 부동 구조를 구비하며, 상기 언급된 모든 송신 라인이 금속으로 형성되는 신호 송신 시스템.
  25. 제21항에 있어서, 전력/그라운드 페어 라인, 드라이버, 신호 송신 라인 및 수신기의 세트가 양방향으로 제공되는 신호 송신 시스템.
  26. 제21항에 있어서, 페어 라인의 양쪽 단이 부동 개방 단이고, 드라이버 칩 바로 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어 및 수신기 칩의 바로 이전 또는 이후의 지향성 커플러 또는 커패시터의 그라운딩 와이어는 그라운드에 직접 접속되지 않는 신호 송신 시스템.
  27. 제23항에 있어서, 지향성 커플러 또는 커패시터의 에너지-통과 측 라인은 그 송신 트레일링 단에 삽입되는 다중반사-방지 종료 저항기를 구비하는 신호 송신 시스템.
  28. 제21항에 있어서,
    신호 송신 라인을 통해 디지털 신호를 송신하는 회로 블록들 중 하나의 수신/송신 회로가 전원을 가지지 않는 경우에, 전력/그라운드 페어 송신 라인이 나란히 진행하고,
    전력/그라운드 페어 송신 라인의 특성 임피던스는 구동되는 복수의 신호 송신 라인의 병렬 임피던스보다 작거나 같은 신호 송신 시스템.
  29. 각각이 기능 회로, 기능 회로와 분리되어 형성되는 수신/송신 회로, 및 상기 수신/송신 회로의 수신 및 송신 단 사이에 형성되는 임피던스-매칭된 송신 라인을 포함하는 회로 블록들간의 접속을 제공하여 회로 블록 사이에서 디지털 신호를 송신하는 신호 송신 라인에 있어서,
    인접하는 차동 또는 단일-단 페어 라인이 생성하는 전계 벡터가 나란히 또는 곧바로 진행하도록 상기 단일-단 페어 라인이 배치되는 멀티-코더 케이블 구조를 가지는 신호 송신 라인.
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