JP2005244733A - ＧＨｚ帯伝送の中距離配線構造、ＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路およびレシーバ回路 - Google Patents

Abstract

【課題】 ＧＨｚ帯伝送を行う場合に、伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができる。
【解決手段】 １つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられたドライバ回路とレシーバ回路とを接続するツイストペア線路７１は、特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持する１対のペア線路７３と、ペア線路７３を覆いペア線路７３から空中に放射されるエバーネッセント波を封じ込める金属からなるシールド部７９とを有することで、特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送する。
【選択図】 図７

Description

本発明は、機能ブロック間でＴＥＭ波の伝送を維持することができるＧＨｚ帯伝送の中距離配線構造、ＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路またはレシーバ回路に関する。

ＧＨｚ帯のパルスクロックを有するシステムでは、その配線により抵抗損失、RC遅延・損失、誘電損失が生じるため、配線長を長くできず、制限されている。しかし、長い配線は機能ブロック間のコミュニケーションとして、ますます重要になっている。

例えば、LANケーブルはメタル配線で10Gbps、100Gbpsと高速を要求されるようになっている。LANケーブルの有効距離は100m未満であるが、10Gbps以上の通信速度で通信を行う場合、2003年時点では光ケーブルを用いてしか対応できない。

一般に、理想的な伝送線路は電磁エネルギがその中に閉じ込められているため、RC遅延で現れる積分回路的ななまりは０となる。線路直流抵抗分と誘電損失分だけ最大振幅がオームの法則に従って電磁エネルギが減衰し、信号振幅は低くなる。抵抗損失は波形のなまりがないため、その遅延はほとんど無視できるだけでなく、ビット幅の線路が同じ構造と寸法であれば事実上のスキューは０となる。残念なことに誘電損失は、周波数特性を持つため波形は乱れる。しかし、ビット幅の線路が同じ構造で波形の乱れが一定していればそれなりに制御が可能である。

電磁波を閉じ込める伝送線路構造は、すでに公知なものが多いが、隣接配線を有する場合、隣接とのクロストークを避ける工夫については、あまり多くの有効な手段が提供されていない。

伝送線路は、例えばパイプの太さが決められた水道パイプのようなもので、不連続点において電磁エネルギが反射される。不連続点で反射して戻った電磁エネルギが戻り側にある不連続点で再び反射して多重反射を繰り返し、共振などを起こすと、全く想像がつかないような波形となってしまう。なお、一般に、伝送線路は始端から終端まで同じパイプの太さ、すなわち特性インピーダンスが同じ構造である。

公知の反射防止方法には４つの方法があり、第１は、基板で良く用いられているダンピング抵抗をドライバ端に挿入すること、第２は、ドライバのオン抵抗が伝送線路の特性インピーダンスと同じに設計したことを特徴とする。第３は、双方向バス構造にあって両サイドのドライバのオン抵抗が伝送線路のそれと同じであること(付随的に両サイドにダンピング抵抗を挿入した構造も含む)である。第４は、理想的なもので、受端終端に整合した終端抵抗を付ける方法であるが、常にオン電流が流れる欠点を有しており、従来避けられていた方法である。

従来のドライバ・レシーバ回路は、図２０に示すように、ドライバ回路１００１の出力端子とレシーバ回路１００２を結ぶ一本の信号線１００３と、両回路のグランド端子を結ぶペアグランド配線１００４を備えており、信号線は一本しか配線されていないが、電気エネルギを伝送するためには物理原則として絶対に２本の線が必要であり、意識されていないグランド線か電源線（図示しない）がこの役割を果たしている。

これに対して、近年、差動信号が高速通信分野で多く取り入れられている。例えば、図２１に示すように、ＣＭＬ型の差動回路１０１１，１０１２に対して出力端子と入力端子を相互に伝送線路１０１３，１０１４が接続している。また、図２２に示すように、ＬＶＤＳ型の差動回路１０２１，１０２２に対して出力子と入力端子を相互に伝送線路１０２３，１０２４が接続している。また、図２３は、グランドが参照される従来の差動伝送線路を示す図である。
特開２００２−２６１８４３号公報 Otsuka, et al, "Measurement Potential Swing by Electric Field on Package Transmission Lines," Proceedings of ICEP, pp490-495, 2001.4, Or, K. Otsuka, et. Al, "Measurement Evidence of Mirror Potential Traveling on Transmission Lines," Technical Digest of 5th VLSI Packaging Workshop of Japan, pp27-28, 2000.12 大塚寛治、須賀唯知「スタックトペア線路」、エレクトロニクス実装学会誌、Vol.4、No.7、pp556-561、2001.11

しかしながら、図２１示す伝送線路１０１３，１０１４、又は、図２２に示す伝送線路１０２３，１０２４上を伝送される差動信号は、本来エネルギ的にはペア線路を形成するものであるが、装置間の基準電圧レベルを合わせるためにグランドを参照した伝送線路となっている。これは、例えていえば３相交流的な配線となっているため、そのカップリング係数を意識した終端抵抗Ｒ１００，Ｒ１０１又はＲ１１１を配置しなければならないが、この手法を遵守できてない場合が多くあるといった問題があった。

本発明は、上記に鑑みてなされたもので、その目的としては、ＧＨｚ帯伝送を行う場合に、伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができるＧＨｚ帯伝送の中距離配線構造、ＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路およびレシーバ回路を提供することにある。

請求項１記載の発明は、上記課題を解決するため、１つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられたドライバ回路とレシーバ回路とを接続する伝送線路を有し、前記伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造であって、前記伝送線路は、特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持する１対のペア線路と、前記ペア線路を覆い前記ペア線路から空中に放射されるエバーネッセント波を封じ込める金属からなるシールド部と、を有することを要旨とする。

請求項２記載の発明は、上記課題を解決するため、前記シールド部は、前記ドライバ回路およびレシーバ回路に接続されているそれぞれの接続端と接続する配線に対して、特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持するように電磁遮蔽することを要旨とする。

請求項３記載の発明は、上記課題を解決するため、前記ペア線路は、銅線を被覆する第１被覆と、１対の第１被覆を所定の間隔で撚ってから被覆する第２被覆とからなることを要旨とする。

請求項４記載の発明は、上記課題を解決するため、前記ドライバ回路またはレシーバ回路は、差動信号が入力されＴＥＭ波を維持する第１のプレーナペアラインと、電源及びグランドが入力されＴＥＭ波を維持する第２及び第３のプレーナペアラインとに接続することを要旨とする。

請求項５記載の発明は、上記課題を解決するため、前記ドライバ回路またはレシーバ回路は、半導体チップに設けられ、前記半導体チップの接続端と接続して差動信号を伝送するスタックトペアラインと、前記スタックトペアラインのピッチから連続して拡大するテーパーを有し、かつ、インピーダンスを整合しながら接続するプレーナペアラインとをコネクタに有することを要旨とする。

請求項６記載の発明は、上記課題を解決するため、１つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられ、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路であって、第１および第２トランジスタのドレインが電源に共通接続され、第３および第４トランジスタのソースがグランドに共通接続され、第１トランジスタのソースと第３トランジスタのドレインが共通接続され、第２トランジスタのソースと第４トランジスタのドレインが共通接続され、第２および第４トランジスタのゲートが第１差動入力信号に接続され、第１および第３トランジスタのゲートが第２差動入力信号に接続され、第１トランジスタのソースと第３トランジスタのドレインとの共通接続点に対して前記伝送線路の第１入力端が接続され、第２トランジスタのソースと第４トランジスタのドレインとの共通接続点とに対して前記伝送線路の第２入力端が接続されていることを要旨とする。

請求項７記載の発明は、上記課題を解決するため、第１トランジスタのソースと第３トランジスタのドレインとの共通接続点と、第２および第４トランジスタのゲートの共通接続点との間に０．５から１．５ｐＦの範囲の第１コンデンサが接続され、第２トランジスタのソースと第４トランジスタのドレインとの共通接続点と、第１および第３トランジスタのゲートの共通接続点との間に０．５から１．５ｐＦの範囲の第２コンデンサが接続されされていることを要旨とする。

請求項８記載の発明は、上記課題を解決するため、電源に第１の抵抗を介して直列に接続し、
グランドに第２の抵抗を介して直列に接続し、前記第１及び第２の抵抗にそれぞれ第１及び第２の容量を並列に接続することを要旨とする。

請求項９記載の発明は、上記課題を解決するため、寄生容量およびゲート容量の合計が1pF以下の範囲であり、かつ、当該レシーバ端で全反射し、前記ドライバ回路のオン抵抗は、線路往復のZ₀=｛(R₀+jωL₀)/(G₀+jωC₀)｝^１／２の関数で求められる特性インピーダンスの抵抗値Z₀であることを要旨とする。

請求項１０記載の発明は、上記課題を解決するため、１つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられ、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造に接続するレシーバ回路であって、第１および第２トランジスタのドレインが電源に共通接続され、第３および第４トランジスタのソースがグランドに共通接続され、第１トランジスタのソースと第３トランジスタのドレインが共通接続され、第１および第３トランジスタのゲートが前記伝送線路の第１差動入力信号に接続され、第２および第４トランジスタのゲートが前記伝送線路の第２差動入力信号に接続されていることを要旨とする。

請求項１１記載の発明は、上記課題を解決するため、第１および第３トランジスタのゲートの共通接続点と前記伝送線路との間に、抵抗を介して直列に接続し、前記抵抗に容量を並列に接続することを要旨とする。

請求項１記載の本発明によれば、１つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられたドライバ回路とレシーバ回路とを接続する伝送線路は、特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持する１対のペア線路と、前記ペア線路を覆い前記ペア線路から空中に放射されるエバーネッセント波を封じ込める金属からなるシールド部と、を有することで、特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送することができる。

請求項６記載の本発明によれば、１つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられ、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路は、第１および第２トランジスタのドレインが電源に共通接続され、第３および第４トランジスタのソースがグランドに共通接続され、第１トランジスタのソースと第３トランジスタのドレインが共通接続され、第２トランジスタのソースと第４トランジスタのドレインが共通接続され、第２および第４トランジスタのゲートが第１差動入力信号に接続され、第１および第３トランジスタのゲートが第２差動入力信号に接続され、第１トランジスタのソースと第３トランジスタのドレインとの共通接続点に対して前記伝送線路の第１入力端が接続され、第２トランジスタのソースと第４トランジスタのドレインとの共通接続点とに対して前記伝送線路の第２入力端が接続されていることで、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送することができる。

請求項１０記載の本発明によれば、１つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられ、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造に接続するレシーバ回路は、第１および第２トランジスタのドレインが電源に共通接続され、第３および第４トランジスタのソースがグランドに共通接続され、第１トランジスタのソースと第３トランジスタのドレインが共通接続され、第１および第３トランジスタのゲートが伝送線路の第１差動入力信号に接続され、第２および第４トランジスタのゲートが伝送線路の第２差動入力信号に接続されていることで、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送することができる。

以下、本発明を実施するための最良の形態を面を参照しながら詳細に説明する。

（はじめに）
本発明は、10Gbps、100Gbps程度の周波数を用いて中距離伝送するための配線構造に関するものである。一般に、ブロック間機器のコミュニケーションは信号をシリアルに伝えるパケット方式とパラレルに伝えるバス方式があるが、本質的に高周波パルス信号エネルギを伝送するという概念は変わらない。従って、この高速信号伝送という概念に注目し、配線構造に関する発明であり、すなわち全ての信号伝達方法に利用できるＧＨｚ伝送中距離配線構造を提供するものである。

ドライバは、通常CMOSインバータが基本回路として使用されており、本発明はこの最も単純なインバータやバッファを使用して構成した配線構造を特徴とし、何らの新しい回路形式や新しい製造プロセスを必要としないで、かつ技術の進歩と共に不変的に適用できる有用なものである。

すでにブロック間配線は、分布定数回路的に取り扱っている伝送線路にするという提案は公知であり、本発明でもこの伝送線路を使用する。これにより、もし電源が完全であれば、線路の長さのみが遅延時間を支配し、あるビット幅(たとえば64ビット)の信号のクロックに対するスキューはほとんどない設計が可能になるだけでなく、クロック配線もHツリー伝送線路化で数ps以下のスキュー以内で分配することもできる。なお、この部分は公知である。

高速伝送における第一の問題は伝送中の信号の減衰であり、本発明はこの信号減衰に対応する新規な概念を提供するものである。

直流抵抗や誘電体損のない理想的な伝送線路は、電磁エネルギがその中に閉じ込められているため、RC遅延で現れる積分回路的ななまりは0となる。このような伝送線路は、長さの関数ではなく、無限の長さに延長することができる。

これを特性インピーダンスZ₀で表現するとZ₀=（L₀/C₀）^1/2となる。

なお、L₀は伝送線路の単位長さあたりのインダクタンスを示し、C₀は伝送線路の単位長さあたりのキャパシタンスを示す。もし長さあたりの線路直流抵抗分R₀と誘電損失分G₀が存在すると、Z₀=｛(R₀+jωL₀)/ (G₀+jωC₀)｝^1/2となり、直流抵抗と誘電損失を合成した特性インピーダンスは周波数特性を持つため、波形は乱れるだけでなく大きく減衰する。さらに悪いことに、R₀とG₀は長さの関数という致命的な欠点を持っているだけでなく、周波数特性を持っていて高周波ではその影響力が大きくなる。

ここで、それぞれが周波数特性を持たないとした電圧損失の単純式は、

となり、γを電波定数と呼び、αが減衰、βが遅れを表すことになる。いずれも長さxに対して指数関数であることが大きな問題となる。

さらに、伝送線路の電磁波伝送状態を精査すると、エバーネッセント波（Evanescent wave）としてサイドローブ的な電磁放射が認められ、この損失も100m線路になるとR₀とG₀と同じ程度に大きな損失となる。

これは伝送線路で理想的なＴＥＭモードが伝送中に崩れることにより起こるもので、損失γ’は、

で表される減衰特性となる。なお、kは、k＝ω（με）^1/2で波数である。カットオフ周波数f_cがあり、この周波数に近づくとほとんど信号が通らないことになる。なお、カットオフ周波数は、

である。

本発明は、線路に対して、ドライバ・レシーバを含めたシステムとして一体的構成を提案するもので、一般に言われているイコーライザ(等価器)、プリエンファシス波形(予備整形波形)に関するものを含めている。

なお、伝送線路として電磁波を閉じ込める伝送線路構造はすでに公知なものが多い。例えば、同軸線路とツイストペア線路で、基板中ではストリップ線路、マイクロストリップ線路、コプレーナ線路、スタックトペア線路などがあるが、さらにこれらをシールドしたり、グランドを参照した差動線路が公知として使用されている。しかし、伝送線路の特性インピーダンスは50Ω、75Ω、100Ωなどで比較的低インピーダンス構造となっていて、ＴＥＭ波として電磁空間を維持する構造となっている。

本発明は、材料構成上避けられないR₀とG₀の損失が大きいＴＥＭ波伝送部のエネルギ分を相対的に小さくし、エバーネッセント波として空間に飛び出すエネルギを線路内に閉じ込めて伝送する構造を提案する。すなわち、2つの伝送モードを有する伝送線路を提案する。長距離短距離の伝送形式を問わず、電磁波進行方向に2つの伝送モードを持つ伝送線路を意味し、構造は似ているが従来のシールド効果とは本質的に異なるものである。

ＧＨｚ帯信号でさらにもう一つ大きな問題として、クロストークがある。隣接配線を有するとき、隣接のクロストークを避ける工夫について、あまり多くの有効な手段が提供されていない。隣接構造を持つ線路のクロストークを最小にする配線構造はクロストークを有効に低減する方法としてＴＥＭ波を維持する構造をとればよく、特願2002-022708で示されている。

本発明は、これを忠実に守る一方で空間伝送電磁波の閉じ込め構造を付加し、特性インピーダンスが従来の電子回路系と異なることから、これと整合するドライバ・レシーバ半導体チップの接続方法を提供する。しかしながら、2つの伝送モードをもってしてもＧＨｚ帯域の減衰は大きく、信号振幅は100m伝送で約−25dB〜−50dBに達する。ＴＥＭ波を守ると−60dB以下のクロストークとなり（特願2002-022708の実験結果）、クロストークが-60dB以下のエネルギになると、信号振幅が-40dB〜-50dBに減衰してもレシーバのゲインを上げれば信号を得ることができる。本発明のもう一つの構成はこれに関するものである。

伝送線路にあって、Z₀=｛(R₀+jωL₀)/ (G₀+jωC₀)｝^1/2は信号減衰と立ち上がり時間、立ち下がり時間の増大を招く。周波数がＧＨｚ帯に高速化して、信号の立ち上がり時間、立ち下がり時間よりも短い周期でパルスが遷移するときランダムパルスに対して不規則な波形となり、バイアスレベルも大きく変わり、クロストークがなくてもレシーバは閾値Vthを設定することができないため、正しい信号を得ることができない。この対策が前記した信号レベルのイコーライズ手法とプリエンファシス手法である。従来のイコーライザはアクティブ、パッシブどちらかのフィルタを送信端または受信端または両方に挿入する方法であり、プリエンファシスはアクティブ回路で生成することが行われている。このアクティブ回路は、動作周波数の1桁高い動作を基本としなければならず、一般に、高度な技術といわれている。

本発明はイコーライザは伝送線路そのものを工夫したことにあり、プリエンファシス回路は通常のドライバを使用して、その供給電源のみを工夫することで実現したもので、従来と全く着想が異なる新規で強力な提案をするものである。

（原理）
長距離配線の長さを規定した分布定数回路と、配線長さが無視できる範囲にある集中定数回路の区分を示す配線長さLcriticalは、正弦波の波長λと配線長さLcriticalの関係を定義付けると、Lcritical=λ/40＝c0（μrεr）^1/2/40fclockとなる。なお、c0はその真空中の光の速度、μrは比透磁率、εrは比誘電率、fclockはその配線に流れる最高クロックパルスの周波数である。

ここで、図１に示すパルス波形の分解(Fourier級数)説明図を参照して、配線長さLcriticalに示す係数「1/40」の意味を説明する。

図１に示すように、パルスは高調波を含んでいる。基本波１１に対して、３倍の高調波１２と５倍の高調波１３を加算すると概略の混合波１４になる。さらに、７倍、９倍、１１倍の高調波を加算すると、ほぼ完全な混合波パルスとなる。

逆の見方をすると、パルスは１桁高い正弦波の高調波までを含む混合波のため、1ＧＨｚパルスの場合、正弦波の10ＧＨｚの高調波までを考慮の対象とする必要がある。このとき、共振は音叉のように(1/4)λが最小共振周波数となる。

1ＧＨｚパルスの場合、正弦波10ＧＨｚの波長の1/4、すなわち、1/40の波長以下の長さに安全度を見た長さが従来の集中定数回路で取り扱う限界となり、これをLcriticalで区分する。なお、(1/40)λ以上は分布定数回路、すなわち、伝送線路にしなくてはならない長さとなる。

本発明は、Lcritical以上に対応する配線とそのドライバ・レシーバ回路を有するブロック間伝送システムに関するものであり、特に、クロック周波数として数十ＧＨｚまでのＧＨｚ帯を対象とする。

ところで、電気エネルギを伝えるには基本的に２本の線路(家庭用電力線のように)が必要である。水道に例えると、線路には水道パイプの太さに比例するのと同様な意味があるコンダクタンスを持っている。

この逆数を特性インピーダンスZ0と呼んでおり、線路の太さは線路中の単位長さあたりのインダクタンスL0とキャパシタンスC0に蓄えられるエネルギに相当するものである。周波数に応じてこのエネルギを出し入れする回数が多くなるため、交流の抵抗、すなわちインピーダンスZとなる。エネルギが失われないで時間遅れで放出することから直流抵抗や、ペア線路間漏洩コンダクタンスのような熱エネルギに変換する要素と異なり、エネルギが失われたわけではないため、虚数として取り扱い、Z=jωL0、Z=(1/jωC0)と表すことができる。

このように、線路中で、単位長さ当たり二つの要素が同時に存在するため、その2乗平均が線路特性インピーダンスとなる。

すなわち、Z0=（jωL0/jωC0）^1/2＝（L0/C0）^1/2ある。虚数jと角周波数ωと単位長さという３つの項が消えてZ0は長さの規定も周波数依存性もない実数ということになる。従って、短い線路でも、無限に長い線路でもZ0は同じであるという特殊な物理概念となる。端的に言えば、線路の間口の太さを決めているだけにすぎない。

集中定数回路の世界での普遍的な誤解、線路もLCのネットであるため、LCネットを分布定数的に配慮する必要があるとして、RC遅延の問題を本質的に回避できないとしていることである。伝送線路はRC遅延とは全く異なった電磁現象物理の世界であり、RC遅延は回避できるということを理解したい。

本発明は、半導体チップ内および外部の長い配線を持つ回路全体に渡って伝送線路とし、エネルギ伝達に支障のない構成、比喩で表すならば河川からの取り込み経路を含む水道局のパイプ・バルブシステム(伝送線路・トランジスタシステム)を構築することにある。

ここで、長い配線の定義として、半導体チップ内配線の周波数に対する伝送線路にするべき長さの最小値を図２に、電磁波速度ν別に示しておく。なお、ν＝C0/（μrεr）^1/2で表される。ここで、c0は真空中の光の速度、μrは線路空間を囲む絶縁材料の比透磁率、εrは同様比誘電率である。

本発明では、回路動作により電源グランドが大きく揺らぎ、隣接回路に影響を与えることを考慮し、電源グランドは機能回路ブロック別に独立に配置しており、ＧＨｚ帯の信号処理に関する問題を解決している。

（差動ドライバと差動レシーバ）
図３は、差動ドライバ２４と差動レシーバ２５とを差動信号ペア伝送線路１７を介して接続した構成を示す図である。

図３に示すように、差動ドライバ２４は、トランジスタＱ１，Ｑ２のドレインが電源Ｖｄｄに共通接続され、トランジスタＱ３，Ｑ４のソースが共通接続されトランジスタＱ５を介してグランドに接続され、トランジスタＱ１のソースとトランジスタＱ３のドレインが共通接続され、トランジスタＱ２のソースとトランジスタＱ４のドレインが共通接続され、トランジスタＱ２，Ｑ４のゲートが第１差動入力信号に接続され、トランジスタＱ１，Ｑ３のゲートが第２差動入力信号に接続され、トランジスタＱ１のソースとトランジスタＱ３のドレインとの共通接続点に対して差動信号ペア伝送線路１７の第１入力端が接続され、トランジスタＱ２のソースとトランジスタＱ４のドレインとの共通接続点とに対して差動信号ペア伝送線路１７の第２入力端が接続されている。図３に示すように、差動レシーバの受端を終端せず、グランドを参照しない構成となっていている。

一方、図３に示すように、差動レシーバ２５は、トランジスタＱ６，Ｑ７のドレインが電源Ｖｄｄに共通接続され、第４トランジスタＱ８，Ｑ９のソースがグランドに共通接続され、トランジスタＱ６のソースとトランジスタＱ８のドレインが共通接続され、トランジスタＱ６，Ｑ８のゲートが差動信号ペア伝送線路１７の第１差動入力信号に接続され、トランジスタＱ７，Ｑ９のゲートが差動信号ペア伝送線路１７の第２差動入力信号に接続されている。このような構成により、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送することができる。

差動ドライバ２４と差動レシーバ２５とは、それぞれ上述したような接続構成を有することで、差動回路を相補的に対向して各PMOS、NMOS同志が同じウエル構造内に存在するので、それぞれのトランジスタに蓄積されているキャリアを相補的に再利用して、キャリアのポンプアップ・ポンプダウン効果を得ることができる。

このように、差動信号ペア伝送線路１７が、それぞれの基板内に設けられた差動ドライバ２４と差動レシーバ２５のそれぞれの半導体チップ内に配線され、差動ドライバ２４から差動レシーバ２５までを接続しており、途中で分岐されることなく信号を一方向に伝送する回路となっている。

（ブロック間伝送システム）
図４は、本発明のブロック間伝送システムの構成を示す図であり、図３に示す差動ドライバ２４と差動レシーバ２５とがそれぞれの基板２１ａ，２１ｂに設けられている。

図４に示すように、基板２１ａ，２１ｂには、機能回路ブロック２２ａ，２２ｂと、入出力回路２３ａ，２３ｂと、電源２６ａ，２６ｂと、入出力回路２３ａ，２３ｂの入出力端にコネクタハウジング２７ａ，２８ａ，２７ｂ，２８ｂが設けられている。

入出力回路２３ａ，２３ｂには、差動回路からなる複数のドライバ回路２４ａ，２４ｂとレシーバ回路２５ａ，２５ｂおよび電源グランドペア伝送線路３１を有している。

このコネクタハウジング２７ａ，２８ａ，２７ｂ，２８ｂは、入出力回路２３ａ，２３ｂを包含するように構成してもよい。コネクタ２８ａ，２８ｂには差動信号伝送線路２９，３０および電源グランドペア伝送線路３１が接続されている。なお、ブロック間伝送システムは、機能回路ブロック別に基板上に構成されていることが一般的であるが、同一基板内の機能回路ブロック間で伝送する場合にもこの構成が適用できることは言うまでもない。

このように、機能回路ブロック２２ａからの出力信号を出力するドライバ回路２４ａと、入力信号を入力し機能回路ブロック２２ｂに出力するレシーバ回路２５ｂとを備え、ドライバ回路２４ａとレシーバ回路２５ｂとを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送線路３０とからなるＧＨｚ帯伝送の伝送線路構造であって、ドライバ回路２４ａに接続された電源２６ａｄおよびグランド２６ａｇと、レシーバ回路２５ｂに接続された電源２６ｂｄおよびグランド２６ｂｇとを備え、電源２６ａｄと電源２６ｂｄとの間を接続し、グランド２６ａｇとグランド２６ｂｇとの間を接続し、出力信号の変動に起因した電源およびグランドの変動成分を伝送する電源グランドペア伝送線路３１を備えることで、差動信号伝送線路３０と電源グランドペア伝送線路３１の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができる。

このように、ブロック間伝送システムでは、機能回路ブロック２２ａ，２２ｂと区別された入出力回路２３ａ，２３ｂに複数のドライバ回路２４ａ，２４ｂとレシーバ回路２５ａ，２５ｂと電源グランドペア伝送線路３１を有しており、入出力回路ブロック２３ａ，２３ｂは半導体チップ内に設けられている。それぞれの基板には入出力端となるコネクタ２７ａ，２８ａ，２７ｂ，２８ｂのハウジングが設けられている。

ここで、半導体チップからコネクタ２７ａ，２８ａまではスタックトペア伝送線路またはプレーナペア線路で構成され、コネクタ２７ａ，２８ａから外側が、電磁波進行方向に不均質な差動信号伝送ペア線路２９，３０が接続されており、他方のコネクタ２７ｂ，２８ｂに接続される。他方のブロックも同様な構成で受けている。ブロック別に基板上に構成されていることが一般的であるが、同一基板内のブロック間伝送システムにもこの構成が適用できることは言うまでもない。

このように、ドライバ回路２４またはレシーバ回路２５は、半導体チップに設けられ、半導体チップの差動信号に接続するスタックトペアラインと、スタックトペアラインのピッチから連続して拡大するテーパーを有し、かつ、インピーダンスを整合しながら接続するプレーナペアラインとをコネクタ２７ａ，２８ａに有することで、配線板上での構造とコネクタ構造の不整合をインピーダンスを整合させながら接続する方法はプレーナペア線路構造にする必要があり、基板上の別の線路構造、例えばスタックトペア構造であれば、それをプレーナペア構造とし、ペア選間距離と線幅の比率を一定に保ちながら拡大、または縮小することで構造不整合をなくした接続ができる。すなわち、特性インピーダンスを変化させない回路構成を提供することができる。

（中継回路）
さらに、機能回路ブロック間の距離が遠距離になると伝送線路中の信号エネルギが減衰する場合がある。この場合、図５に示すように、中継回路４１を差動信号伝送線路２９ａ，２９ｂ，３０ａ，３０ｂおよび電源グランドペア伝送線路３１ａ，３１ｂの間に接続すればよい。この中継回路４１には、差動回路からなるドライバ・レシーバ回路４４，４５および電源グランドペアを有している。電源グランドペア伝送線路３１ａ，３１ｂを差動信号伝送線路２９ａ，３０ａ，２９ｂ，３０ｂと併走させるように構成することで、線路上での信号減衰を元に戻すこ
このように、差動信号伝送線路３０ａ，３０ｂの間に接続し、ＧＨｚ帯の差動信号を一方の線路から入力して他方の線路に出力するドライバ・レシーバ回路４４，４５とを有し、電源グランドペア伝送線路３１ａ，３１ｂの間に接続し、電源およびグランドを一方の線路から入力して他方の線路に出力する中継回路４１を備えたことで、線路上での信号減衰を防止することができる。

一般に、理想的なペア伝送線路５１ａ，５１ｂは、電磁界の広がりが進行方向に対して直角に広がっている伝送波のことをいい、図６（ａ）に示すように、周辺が空気で均質であるため、電磁界の広がりは崩れないで3×10^8m/sで進行する。ここで、これをＴＥＭモード伝送と呼ぶことにする。

これに対して、ペア伝送線路５１ａ，５１ｂの間に比誘電率１以上の絶縁板５３を挟んだ構造では、図６（ｂ）に示すように、ν＝C0/（μrεr）^1/2で表される速度となり、空気中より遅い遅延波となる。電磁ベクトルが進行方向成分もできたことになり、電磁カップリングが弱くなる結果、クロストークも増える。ここで、これを非ＴＥＭモード伝送と呼ぶことにする。

（ツイストペア線路の構造）
理想的なペア伝送線路５１ａ，５１ｂは、電磁界の広がりが進行方向に対して直角に広がっている伝送波のことを言い、これを図示すると図６（ａ）のようになる。周辺が空気で均質であるため、電磁界の広がりは崩れないで3×10⁸m/sで進行する。

これに対して、板状の絶縁物５２をペア伝送線路５１ａ，５１ｂで挟むと、図6（ｂ）に示すように、ν=c₀/｛（μ_rε_r）^1/2｝で表される速度となり、空気中より遅く遅延波となる。電磁ベクトルが進行方向成分にもできたことになり、この結果、電磁カップリングが弱くなり、クロストークも増える。これを非ＴＥＭモードと呼ぶことにする。なお、このような状態は、前述したエバーネッセント波が生じる原因そのものである。

（ツイストペア線路の構造とインピーダンス変化）
図７（ａ）は本発明のツイストペア線路７１の概略図を示す図であり、図7（ｂ）はその断面図を示す図であり、図7（ｃ）はそのインピーダンスを示すグラフである。

ツイストペア線路７１は、通常のツイストペア構造であり、直径Ｄの銅線を被覆する第１被覆７５と、間隔ｄのピッチで撚られ間隔Ｐinで接する１対の銅線７３を被覆する第２被覆７７と、銅などの金属からなりエバネッセント波を閉じ込めて電磁遮蔽するシールド部７９を有する構造となっている。第１および第２被覆７５，７７は同質の絶縁材料からなり、比誘電率が3以下で誘電体による伝送損失の低い材料からなる。

銅線７３は、単位長さ当たり直流抵抗R₀を持ち、高周波では表皮効果でさらに抵抗値が上昇する。0.5mm径の銅線100mで10ＧＨｚの正弦波では実測25Ω(=ＴＥＭ波維持の改良ツイストペア、カテゴリ6の通常ケーブルでは32Ω)となり、図7（ｃ）に示すグラフはそれを表している。

ツイストペア線路７１の入口部７１ａの線間ピッチP_inによる特性インピーダンスをZ₀=100Ω(一例)と設定したとき、Ethernet（登録商標）用LANケーブルの長さが100mでは出口部７１ｂの特性インピーダンスがZ₀=125Ωと長さ方向に直線的に変化している。

すなわち、特性インピーダンスＺ_０は長さ方向に対して一定の値を取るが、１０ＧＨｚでのリアルパート抵抗Ｒ_０／Ｇ_０は長さ方向に対して増加する値を取るので、それらの合成インピーダンスＺ_０＋Ｒ_０／Ｇ_０も長さ方向に対して増加する値を取る。

詳しくは、長さ方向に対してこれが指数関数的に表現され前述の式（1）に従うことになる。しかも、インダクタンスLとコンデンサCの基づくインピーダンスは高周波ほど大きくなることから、100mのツイストペア線路７１でＧＨｚ帯域を通すことは事実上無理が存在する。同軸ケーブルで最も高周波用として作られたものでも正弦波1ＧＨｚで−20dB、通常の同軸ケーブルでは−60dBとなる。ツイストペアケーブルは−50dB〜−200dB程度となる。

LANケーブルのように隣接ペア線路があると、信号エネルギのクロストークは−40dBという大きな値であり、送信エネルギより隣接線路エネルギのほうが大きい、RFにおけるカプラーと同じような効果を表している。しかしパルス波は合成波のため、このエネルギは大きく乱れていて利用はできない。

本発明は、このクロストークを極力抑える構造を提供するもので、図7（ｂ）に示すように、第２被覆７７による絶縁層でＴＥＭ波モードを維持することができ、実験的にクロストークは正弦波1ＧＨｚで−60dB〜−100dBとなっている。これにより送信エネルギの伝達が−40dB程度の減衰に抑えられれば、十分信号としてレシーバが受信することができる。

しかしながら、現実には前述のように−50dB〜−200dBに減衰する。ＴＥＭ波を完全に維持することは、無限大に広がる電磁空間を同じ誘電率にしなければならず、現実に不可能で伝送中にＴＥＭ波モードは次第に崩れていく。

すなわち、エバーネッセントモードによる電磁放射が伴う（前述式（2）項）ので、長距離伝送では、RG減衰（前述式（1）項）より大きくなり、これを無視できない。

そこで、エバーネッセントモードの電磁放射を線路内に閉じ込めることができれば、このモード伝送は空間伝送であるため、RG減衰の影響を受けない。逆に、このモードを積極的に利用することを考える。

しかし、ＴＥＭモード維持でなければエネルギの時間分散が起き信号波形の態をなさないため、第一の要点の上に電磁波防止モードになる断面構造としなければならない。図7（ｂ）に示す断面構造のように金属からなるシールド部を設けるとエバーネッセントモード電磁放射のエネルギの大部分が封じ込まれることが判明した。

したがって、本発明ではＴＥＭモードを維持した第２被覆層の上にシールド構造を付加した構造を有することを特徴とする。

積極的に式（2）項を大きくし、RG減衰項（前述式（1）項）を少なくするため、ペア線路の特性インピーダンスを大きくする。すなわち、100Ωまたはそれ以上、好ましくは130Ω以上を設定することで達成できる。シミュレーションでこの比較を行うと図８に示すようになる。この図８は、100mケーブルのシミュレーションによる周波数別減衰特性（単位dB）を示す表である。

図８において、Wire Diaはツイストペア線の直径、Pitchはペア線の中心間隔、2^nd Diaは第２絶縁層の外形、metal sealはその有無、xxohmはペア線路の特性インピーダンス、RG58は通常の同軸ケーブル、RG214は高周波用同軸ケーブルである。

図８に示す表から結論的にわかることは、同軸ケーブルよりさらに良好なペアケーブルの条件が存在し、以下の考察のように、上記した本発明の仮説の正しいことが判明する。第１、第２絶縁物層の材質はテフロン（登録商標）で、比誘電率が2.2、tanδが0.0001のものである。

図８に示す周波数別減衰特性をわかりやすくすると、図９に示す100mケーブルのシミュレーションによるグラフのようになる。

（１）同軸ケーブルは電磁界がケーブル内に完全に閉じ込められているため、ＴＥＭ波が守られ、減衰はRGによるもの、すなわち、前記式（1）によるものだけとなり、指数関数で直線的となる。

（２）ペア線路ピッチ0.6mmではカップリングが強く（特性インピーダンスが小さい）もので、絶縁物外径3mmはＴＥＭ波維持が不十分（通常LAN Cat6よりよいが）であるものは1ＧＨｚで−305.5dBと非常に悪い。絶縁物外径を5mmにすると、1ＧＨｚでは−271.7とややよくなるが、高周波では悪く、絶縁物のtanδの影響を受けたものとなる。この両者をシールドすると1ＧＨｚで−162.6および−165.9dBとなり、100dB以上の改善が図れる。エバーネッセント波の封じ込めが効を奏したものである。

（３）ペア線ピッチを広くし1.7mmピッチとし、カップリングを弱くすると、ＴＥＭ波維持の不十分な絶縁物外径3mmでは、RG減衰項は減少するが、エバーネッセント電磁放射で天文学的に大きな減衰となり、現実とはかけ離れた伝送線路となる。ＴＥＭ波維持が比較的良好な絶縁物外径5.0mmは500dBの改善ができる。エバーネッセント波はＴＥＭ波崩れで起こることから、この効果が現れたものである。両者の減衰の大部分が式（2）によるものであり、これをシールドすると極端に改善できることが判明する。すなわち、1ＧＨｚで−56.9と−35.9dBになり、100mを1ＧＨｚを通す現実的な値が得られる。当然ＴＥＭ波維持の効果はここでも大きい。

（４）本シミュレーションでエバーネッセント波であることを証明できる事柄は、高周波で（1）の同軸ケーブル（式（1）のみの直線的減衰）より良好な伝送特性を有していることである。絶縁層の中を進行している伝送線路とは関係のない電磁波モードでRGの影響を受けない伝送モードが存在していることになる。すなわち、エバーネッセント波がシールド部内に封じ込まれていることになる。

このように、ツイストペア線路７１は、銅線を被覆する第１被覆７５と、１対の第１被覆７５を所定の間隔で撚ってから被覆する第２被覆７７と、第２被覆７７を覆いエバネッセント波を閉じ込めるシールド部７９とからなることで、ＴＥＭ波モードを維持することができ、実験的にクロストークは正弦波1ＧＨｚで−60dB〜−100dBとすることができる。これにより送信エネルギの伝達が−40dB程度の減衰に抑えられれば、十分信号としてレシーバが受信することができる。

（ドライバ回路とレシーバ回路）
レシーバ回路のゲートは1pF以下の容量しか持たないため、電磁エネルギはほぼ全反射してドライバ回路に戻る。この部分では反射はなくドライバ回路に達する。しかし、伝送線路での減衰の2倍の減衰をしたエネルギとなり、ほとんど問題がない。ところが、CMOSからなるドライバ回路は、nMOSまたはpMOSのどちらかがオンしているため、そのオン抵抗が100Ωであれば、グランドか電源に対して終端抵抗の役目を果たすことになる。従って、レシーバ端は終端抵抗を付けても付けなくても実用的には変わらない。終端抵抗を付けない方が全反射で電圧を2倍にできる利点があり、これが推奨条件である。

レシーバ回路の感知する電圧が数mVであることから、伝送線路のクロストークノイズは少なくとも1桁小さくなければレシーバ回路のゲインを上げることはできない。ＴＥＭ波を維持するためには、第２被覆絶縁物(第１被覆と同材質であること)が覆われ、その最小外皮厚みが銅線径より厚いという前提条件を守ると100mの伝送線路で-60dB以下が確保できる。

中距離線路の減衰特性が-20dBより小さくなる場合R_tをレシーバ回路の終端抵抗として付ける必要があるが、必ずしも完全整合端にする必要はなく、例えば、整合終端抵抗値をR_tとすると、２R_tを終端抵抗としてつけ、定常電流を減らすことも可能である。

ここで、図８に示す表のシミュレーションで最もよかった1ＧＨｚ、−36dBの信号条件を説明する。V_dd=1.2V、Z₀=132Ω、電源グランドペア線路の特性インピーダンスZ_0p=40Ω、ドライバ回路のオン抵抗R_on=100Ω、終端抵抗なしではドライバ直後の振幅は0.58V、電流は常に定常状態で4.4mAとなり、Z_0p=40Ωであっても十分電力供給は可能である。

すなわち、オンの瞬間の電源電圧低下は最大V_drop=V_dd(Z_0p/(Z_0p+R_on+Z₀)=0.15Vであり、ドライバ回路への影響は(0.58V/1.2V)×V_drop=0.07Vであり、問題とならない。

これを問題とするときは、電源線のバイパスキャパシタがドライバ回路からの距離に相当する伝送時間t_pdpが10ps以内に設置されていれば、往復時間20psで回復し、ＧＨｚ帯クロックパルスの立ち上がり時間の範囲内で回復する。

さて信号は100m先のレシーバ端で9.2mVに減衰し、全反射を利用しても18.4mVにしかならない。クロストークは0.58Vの−60dBであれば0.58mVであり、18.4mV振幅の信号をゲインの高いレシーバ回路であれば十分拾うことができる。

以上の設計値は一例であり、Z₀がたとえ50Ωと小さくても相対的な比率をある程度守ればそれなりに設計可能であることが判明する。

このように、レシーバ回路は、寄生容量およびゲート容量の合計が1pF以下の範囲であり、かつ、当該レシーバ端で全反射し、ドライバ回路のオン抵抗は、線路往復のZ₀=｛(R₀+jωL₀)/(G₀+jωC₀)｝^１／２の関数で求められる特性インピーダンスの抵抗値Z₀であることで送端終端することができる。

（第１の波形整形回路）
図１０は、本発明の第１の波形整形回路を示す図である。

差動ドライバ１００は、図３に示す差動ドライバ２４に対して、電源は並列接続された抵抗ＲVddとキャパシタＣVddが直列に挿入され、グランドには並列接続された抵抗Ｒ１とキャパシタＣ１が直列に挿入され、差動ドライバ１００に直列につながっている。直流動作時に電圧を減衰させるための抵抗であり、スパイク状のインデント波形を得るためのキャパシタである。

一方、差動レシーバ１０１は、図３に示す差動ドライバ２４と同様の構成である。さらに、差動ドライバ１００には差動信号ペア伝送線路１７の一端が直接接続されており、他端には並列接続されたイコレイザ抵抗Ｒeとイコレイザ容量Ｃeが直列に差動レシーバ１０１に接続されている。

今、電源電圧Vddを通常の機器電源と同じ3.3Vとすると、差動ドライバ１００に印加される電圧を前記例のように1.2Vに設定するためには、直流減衰抵抗R_Vddは、

となる。回路系の電源電圧を3.3Vにしたため、差動レシーバ１０１の電源も3.3Vが利用でき、大きなゲインを得る電源系となる利点がここにある。インデント波形を発生させるためのキャパシタC_Vddの値は、次の電圧微分式で決定する必要がある。

インデント波形は、キャパシタの瞬時放電でVdd=3.3V以上(ドライバトランジスタのオン抵抗による反射のため)となるが、微分的減衰曲線で1.2Vまで下がる時間（時定数に近似）が、100m先の波形のなまりの時間t_trに相当するように設定すればよい。

ここで、Ron＝100Ω、Z₀=132ΩとしてC_Vddを変数とした計算例を挙げると、図１１に示すグラフのような曲線が得られる。図１１は、電圧微分曲線とインデント波形時定数の関係を示している。

図１２に示す差動ドライバ１００の出力整形波形のように、抵抗R_Vddでドロップした1.2VのV_dd’の振幅を有するが、C_Vddの瞬時電流で急峻なV_ddより大きなスパイク波形が得られる。

中距離配線された差動信号ペア伝送線路１７を経た信号は、図９においてすでに説明したように、2つの減衰特性γで波形がなまり、図１２に示す差動レシーバ側の細い実線のようになるが、瞬時電流部分で整形した波形の効果がそのなまりを防止し、図１２に示すレシーバ波形の太線のように改善される。

しかし、減衰が大きく、前例では9.2mVになるため、イコーライザ抵抗Reで0.58Vを9.2mVに電圧低下させる。その抵抗値は100mという長い伝送線路で減衰量が大きいことから、Z₀=132Ωに対応する抵抗値でよい。

すなわち、Re=132Ω×(580mV/9.2mV)＝8.3kΩを直列につなぐことで、パルス安定部の振幅を安定部分の時間の長短に関係なく頭打ちするようなイコーライザの効果を発揮することができる。詳しくは、イネーブル、アクナレッジやストローブなど長時間オンやオフのままの信号も9.2mVに頭打ちされ、クロックなどの信号とレベルが整合し、アイパターンが開く。インデント電流効果を付けるため、R_eC_e時定数300ps程度になる0.1pFのCeを直列(Reと並列)に挿入するとよい。これ(R_eC_e)を一括にしてイコーライザ回路と呼ぶことにする。

このように、差動ドライバ１００は、電源Ｖｄｄに抵抗ＲVddを介して直列に接続し、グランドに抵抗Ｒ１を介して直列に接続し、抵抗ＲVdd，Ｒ１にそれぞれ容量ＣVdd，Ｃ１を並列に接続することで、差動ドライバ１００に供給される直前の電源とグランドが微分回路動作的に動作するので、トランジスタの容量成分を瞬時にチャージし、さらにオーバーシュート、アンダーシュートのスパイク変化をもつプリエンファシス波形を作ることができる。

また、差動レシーバ１０１は、差動ドライバ１００に接続する差動信号伝送線路１７に対して、抵抗Ｒeを介して直列に接続し、抵抗Ｒeに容量Ｃeを並列に接続することで、イコーライザの効果を発揮できる。

（第２の波形整形回路）
図１３は、本発明の第２の波形整形回路を示す図である。

第２の波形整形回路の特徴として、差動ドライバ１０５は、図１０に示す差動ドライバ１００のトランジスタＱ１，Ｑ３の共通接続されたゲートの接続点と、Ｑ３のソースとＱ４のドレインとの接続点に対して、プリエンファシスを補強するためのキャパシタＣpe1を接続している。同様に、差動ドライバ１００のトランジスタＱ２，Ｑ４の共通接続されたゲートの接続点と、Ｑ１のソースとＱ３のドレインとの接続点に対して、プリエンファシスを補強するためのキャパシタＣpe2を接続している。

図１０に示す第１の波形整形回路において、プリエンファシスの振幅が十分でないときには、図１３に示すように、差動ドライバ１００の相補入力出力に対して、たすきがけに接続したキャパシタＣpe1，Ｃpe2を設けると、さらに大きなプリエンファシス効果が得られる。

このキャパシタＣpe1，Ｃpe2は、ドライバのCMOSのゲート長0.35μm、ゲート幅10μm程度のもので０．５ｐＦ〜１．５ｐＦの範囲の容量が適当な値となる。MOSトランジスタの全容量に対して数倍の容量が効果的であるが、チップの中に埋め込まれるのが一般的であり、これをMOSトランジスタで形成することが多く、差動ドライバ１０５と同じ容量が製造上妥当なところである。しかし、これでも十分な効果がある。さらに言うならば、本来補強という役目であり、差動ドライバ１０５に用いるトランジスタ容量の数分の一でも十分であり、この点も本発明に含むものである。

なお、このキャパシタＣpe1，Ｃpe2の容量が、上述した０．５ｐＦ〜１．５ｐＦの範囲からはずれると、上述したプリエンファシス効果が低減する。

（他の伝送線路の構造）
まず、伝送線路の構造はツイストペア線路の他に、図１４（ａ）〜（ｄ）に示すような線路が考えられる。図１４（ａ）は均質な絶縁材料内に納められた４本の線路からなるペアコプレーナ線路２９１、（ｂ）は６本の線路からなるガードコプレーナ線路２９２、（ｃ）は４本の線路からなるスタックトペア線路２９３、（ｄ）は６本の線路からなるガードスタックトペア線路２９４である。

図１４（ａ）〜（ｄ）は、半導体チップ上と基板上で可能な伝送線路の構造を示す図である。一番重要なことはペア線路として明確に規定されている構造であること、二番目にＴＥＭ構造を崩すことなく伝播させるため、同じ誘電率を持つ絶縁物内に配線されていることである(正反対の現象：カプラはＴＥＭ伝送モードを崩すことで隣接線路にエネルギ移送させる)。

図１４（ａ）〜（ｄ）に示すように、各線路と隣接線路との関係は、ペア線路の対抗面間隔をd、対抗面導体幅をw、隣接対抗面の導体厚みt、隣接間距離をsとすると、0.3wd<tsとなる。この時、ペア線路のカップリングの強さは(1/wd)²である。

図１４（ａ）に示す差動信号伝送ペア線路は、差動信号を伝送する２本の線路を第１の距離ｄを隔てて平行に配置して２対同一直線上に並べ、両対間の最短距離を第２の距離ｓだけ隔てて配置してなるペアコプレーナ線路である。

図１４（ｃ）に示す差動信号伝送ペア線路は、差動信号を伝送する２本の線路を第１の距離ｄを隔てて平行に配置して２対並列に並べ、両対間の最短距離を第２の距離ｓだけ隔てて配置してなるスタックトペア線路である。

図１４（ｂ）に示す差動信号伝送ペア線路は、差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組同一直線上に並べ、両組間の最短距離を第２の距離ｓだけ隔てて配置してなるガードコプレーナ線路である。

図１４（ｄ）に示す差動信号伝送ペア線路は、差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組並列に並べ、両組を第２の距離ｓだけ隔てて配置してなるガードスタックトペア線路である。

図１４（ａ）〜（ｄ）に示す差動信号伝送ペア線路を用いることで、ＴＥＭ構造を崩すことなくＧＨｚ帯伝送の差動信号を伝送することができる。

（差動回路の伝送線路）
差動ドライバと差動レシーバが基板内に設けられている場合の中距離配線は、図１４に示すような配線が考えられる。また、図１５はグランドが参照される差動伝送線路を示す図である。

ここで、機能ブロックで述べたグランドとドライバ回路・レシーバ回路の差動回路への接続方法について説明する。本発明では、図１５に示すように、伝送線路３６１，３６２がグランド層３６３を等間隔に挟む構造を有しており、伝送線路３６１，３６２を伝送される差動信号間の特性インピーダンスが100Ω、それぞれの伝送線路３６１，３６２とグランド間の特性インピーダンスが50Ωとなっている。

図１６は、従来の伝送線路３７１と、本発明の伝送線路３７２およびグランドのないスタックトペア線路３７３である。

図１６に示すように、本発明の接続方法としては、信号とグランド３７４間の特性インピーダンスを50Ω、信号間を100Ωとし、従来の構成と整合するように設定する。差動回路に接続される伝送線路３７１をＰ点でＹ字型に広げ、下層配線３７２ｂをビアホール３７６で最上層まで引き上げて従来型の伝送線路３７１ｂとする。従来型の伝送線路３７１のグランドはグランド接続部３７７で回路端子（図示しない）に接続されるが、本発明の伝送線路３７２のグランド３７４は接続の有無を問わない。

図１６に示すように、スタックトペア線路３７３の接続部はグランドが不要なため任意に切断してもよく、例えばLANケーブルのツイストペア線路にコネクタを通じて自由に接続することができ、伝送線路３７３間の特性インピーダンスが同じであれば、いかなる終端抵抗もグランドに対して接続しなくともよい。本発明の伝送線路３７２は電磁界が対称に分布していて、グランドは常に0V電位となっているために、このような処置ができるのであり、従来の伝送線路にない特徴を有している。

従来の差動伝送線路は図２４に示すように、べたグランドが参照されていることが多いが、本発明ではこれを排除することが大きな点であり、どうしてもグランドをもうけなければならないときは図１５（ａ）に示すような構造とする。中央図のべたグランドは全く揺らがない中央電位であり、図１５（ｂ）右にあるようなスタックトペア線路という形との関係は、それを任意の位置で削除、追加が可能となる。

基板のビアホールの構造も重要である。コプレーナ伝送線路では配線幅と同じ直径を持つビアホールは構造的連続性があり、伝送特性がよく、数十ＧＨｚパルスを通すことができる。これを図１６に示すように、スタックトペア線路に変換することも数十ＧＨｚで可能な構造である。

システムで考えると、図１６にあるように、スタックトペア線路の接続部のグランドは任意に切断してもよく、例えばLANケーブルのツイストペア線路にコネクタを通じて自由に接続し、差動線路間の特性インピーダンスが同じであれば、いかなる終端抵抗(対グランド)も付けなくともよい。提案型差動伝送線路は電磁界が対称に分布していて、グランドは常に0V電位となっているために、このような処置ができるのであり、数十ＧＨｚシステムでは重要な概念である。

（ドライバ回路とレシーバ回路が接続されたスタックトペア伝送線路）
図１７は、グランドが参照されていない差動回路をなす差動ドライバ回路と、0レベルを参照する差動レシーバ回路との結合構造を示す回路図である。

図１７に示すように、差動ドライバ回路３８１の出力は、中距離伝送線路３８５を介してグランドを参照していないスタックトペア伝送線路３８３に接続されているが、レシーバ回路３８２は電源系が完全に独立できているだけでなく、直流成分の遮断が行われている。この中距離伝送線路３８５は、図７に示すツイストペア線路７１からなるので、ＴＥＭ波モードを維持することができ、実験的にクロストークは正弦波1ＧＨｚで−60dB〜−100dBとすることができる。

特に、伝送線路内での反射を防止するためには、送端終端ができるようにドライバ回路３８１に用いるトランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４のオン抵抗が全て１００Ωとなっていることが重要である。もちろん従来よく用いられているダンピング抵抗で調節することは可能である。

一方、レシーバ回路３８２に用いるトランジスタＱ３７，Ｑ３８，Ｑ３９，Ｑ４０のゲート端子では伝送された信号の振幅が1/2になることが考えられるが、ゲート容量が小さくほとんど全反射するため、実際は2倍の振幅が得られ、グランドの0レベル参照を行わない場合と同等の電圧を得ることができる。

（シングルエンド型伝送線路）
図１８は、グランドが参照されている差動回路をなす差動ドライバ回路と、0レベルを参照する差動レシーバ回路との結合構造を示す図である。

図１８に示すように、差動ドライバ回路３９１の出力は、中距離伝送線路３８５を介してグランドを参照しているシングルエンド型伝送線路３９３に接続され、さらに、差動レシーバ回路３９２に接続されている。図１８に示すように、ドライバ回路３９１の出力はグランドを参照しており、レシーバ回路３９１の電源系はレシーバ回路３９２の電源系と近接しており、流成分の遮断が行われていない。

伝送線路内での反射を防止するためには、送端終端ができるようにドライバ回路３９１に用いるトランジスタＱ７，Ｑ８のオン抵抗が共に１００Ωとなっていることが重要である。もちろん従来よく用いられているダンピング抵抗で調節することは可能である。

一方、差動レシーバ回路３９２に用いるトランジスタＱ４，Ｑ５，Ｑ６のゲート端子では伝送された信号の振幅が1/2になることが考えられるが、ゲート容量が小さくほとんど全反射するため、実際は２倍の振幅が得られ、グランドの０レベル参照を行わない場合と同等の電圧を得ることができる。

ここで、本発明に関する効果を説明する。図１８に示すように、差動ドライバ回路の出力はグランドを参照していないスタックトペア伝送線路で行われているが、差動レシーバ回路はレシーバ電源系が完全に独立できているだけでなく、直流成分遮断が行われている。伝送線路内での反射を防止するためには、送端終端ができるようにドライバトランジスタのオン抵抗が全て100Ωとなっていることが重要である。もちろん、従来よく用いられているダンピング抵抗で調節することは可能である。

（ESD保護回路）
図１９はESD保護回路であり、図２０はESD保護回路の断面構造を示す図である。

図１９に示すように、ESD保護回路４０１は、外部端子４０２ａ，４０２ｂを有する差動伝送線路４０３とレシーバ４０４との間に設けられたトランジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４からなっている。

詳しくは、トランジスタＱ５１，Ｑ５２のゲートおよびドレインが電源Ｖｄｄに共通接続され、トランジスタＱ５３，Ｑ５４のゲートおよびソースがグランドＧＮＤに共通接続されている。さらに、外部端子４０２ａがトランジスタＱ５１のソース、Ｑ５３のドレイン、レシーバ４０４の入力端子４０４ａに共通接続されており、外部端子４０２ｂがトランジスタＱ５２のソース、Ｑ５４のドレイン、レシーバ４０４の入力端子４０４ｂに共通接続されている。

また、図２０に示すように、ESD保護回路は、差動線路の保護回路同士をペアにして同じウエル構造の中に隣接接近配置しており、断面構造にあるように、ドレイン拡散層とサブ間のpn接合空乏層による容量に貯まっているキャリアを相補利用することを狙っている。信号がオンオフするたびにドレイン空乏層が電界関係でその厚みを増したり(容量が小さくなり、電荷を放出する)、縮小したり(容量が増大し電荷を吸収する：0.6V拡散電位)することを利用して、ESD保護回路の容量を実質的に見えなくして、信号のなまりを防止するようにしている。なお、図１９に示すようにレシーバ回路にESD保護回路が記載されているが、レシーバ回路に代わって、ドライバ回路であっても同様であることはいうまでもない。

本実施の形態では、様々な構成要素を組み合わせているが、十数ＧＨｚ帯の信号伝送は全ての構成要素のうち一つでも欠けると伝送できなくなるため、総合的に設計しなくてはならない。

また、伝送線路の本数は複数ということのみ規定しているが、単線であってもよく、またバス構成で６４本、１２８本など多数の本数を並列することも可能であることはいうまでもない。絶縁物のtanδを0.0001レベルに小さくする公知の例として、フォーム材料(気泡の包含している絶縁物)などが採用できることは言うまでもない。

以上のように、図７に示すツイストペア線路７１を、図３に示す差動信号ペア伝送線路１７、図４に示す差動信号伝送ペア線路２９，３０、図５に示す差動信号伝送線路２９ａ，３０ａ，２９ｂ，３０ｂ、図１０に示す差動信号伝送線路１７、図１７に示す中距離伝送線路３８５、図１８に示す中距離伝送線路３９５などに適用することで、ＧＨｚ帯伝送を行う場合に、伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができる。

パルス波形をFourier級数に分解した説明図である。 半導体チップ内配線の周波数に対する伝送線路にするべき長さの最小値を示す表である。 差動ドライバ２４と差動レシーバ２５とを差動信号ペア伝送線路１７を介して接続した構成を示す図である。 本発明のブロック間伝送システムの構成を示す図である。 中継回路と差動信号ペア伝送線路および電源グランドペア伝送線路の構成を示す図である。 （ａ）は理想的なペア伝送線路を進行方向に進む伝送波を示し、（ｂ）はペア伝送線路の間に絶縁板を挟んだ構造上を進む先行波と遅延波を示す図である。 （ａ）は本発明のツイストペア線路７１の概略図を示す図であり、（ｂ）はその断面図を示す図であり、（ｃ）はそのインピーダンスを示すグラフである。 100mケーブルのシミュレーションによる周波数別減衰特性（単位dB）を示す表である。 100mケーブルのシミュレーションを示すグラフである。 本発明の第1の波形整形回路を示す図である。 電圧微分曲線とインデント波形時定数の関係を示すグラフである。 差動ドライバ１００の出力整形波形と差動レシーバの入力整形波形を示す図である。 本発明の第２の波形整形回路を示す図である。 （ａ）はペアコプレーナ線路を示す図であり、（ｂ）はガードコプレーナ線路を示す図であり、（ｃ）はスタックトペア線路を示す図であり、（ｄ）はガードスタックトペア線路を示す図である。 グランドが参照される差動伝送線路を示す図である。 従来の伝送線路３７１と、本発明の伝送線路３７２およびグランドのないスタックトペア線路３７３を示す図である。 グランドが参照されていない差動回路をなすドライバ回路と0レベルを参照するレシーバ回路との結合構造を示す回路図である。 グランドが参照されている差動回路をなすドライバ回路と0レベルを参照するレシーバ回路との結合構造を示す図である。 ESD保護回路を示す図である。 ESD保護回路の断面構造を示す図である。 ドライバ回路とレシーバ回路を接続する従来の信号線とペアグランド配線を示す図である。 ＣＭＬ型の差動回路に接続されている従来の伝送線路を示す図である。 ＬＶＤＳ型の差動回路に接続されている従来の伝送線路を示す図である。 グランドが参照される従来の差動伝送線路を示す図である。

符号の説明

Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０，Ｑ３０，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４，Ｑ３７，Ｑ３８，Ｑ３９，Ｑ４０，Ｑ４１，Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４ …トランジスタ
１７…差動信号伝送線路
２１ａ，２１ｂ…基板
２２ａ，２２ｂ…機能回路ブロック
２３ａ，２３ｂ…入出力回路
２４ａ…ドライバ回路
２４ａ，２４ｂ…ドライバ回路
２５ａ，２５ｂ…レシーバ回路
２７ａ，２８ａ，２７ｂ，２８ｂ…コネクタハウジング
２８ａ，２８ｂ…コネクタ
２９，３０…差動信号ペア伝送線路
２９ａ，２９ｂ，３０ａ，３０ｂ…差動信号ペア伝送線路
２９ａ，３０ａ，２９ｂ，３０ｂ…差動信号伝送線路
３０…差動信号伝送ペア線路
３０ａ，３０ｂ…差動信号伝送ペア線路
３１ａ，３１ｂ…電源グランドペア伝送線路
４１…中継回路
４４，４５…レシーバ回路
５１ａ，５１ｂ…ペア伝送線路
５３…絶縁板
７１…ツイストペア線路
７３…銅線
７５…第１被覆
７７…第２被覆
７９…シールド部
２９１…ペアコプレーナ線路
２９２…ガードコプレーナ線路
２９３…スタックトペア線路
２９４…ガードスタックトペア線路
３６１，３６２…伝送線路
３６３…グランド層
３７１，３７２…伝送線路
３７１ｂ…伝送線路
３７２ｂ…下層配線
３７３…スタックトペア線路
３７４…グランド
３７６…ビアホール
３７７…グランド接続部
３８１，３９１…ドライバ回路
３８２，３９２…レシーバ回路
３８３…スタックトペア伝送線路
４０１…ESD保護回路
４０３…差動伝送線路
４０４…レシーバ回路

Claims (11)

1. １つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられたドライバ回路とレシーバ回路とを接続する伝送線路を有し、
   前記伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造であって、
   前記伝送線路は、
   特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持する１対のペア線路と、
   前記ペア線路を覆い前記ペア線路から空中に放射されるエバーネッセント波を封じ込める金属からなるシールド部と、を有することを特徴とするＧＨｚ帯伝送の中距離配線構造。
2. 前記シールド部は、
   前記ドライバ回路およびレシーバ回路に接続されているそれぞれの接続端と接続する配線に対して、特性インピーダンスが１００Ωから１３５Ωの範囲でＴＥＭ波を維持するように電磁遮蔽することを特徴とする請求項１記載のＧＨｚ帯伝送の中距離配線構造。
3. 前記ペア線路は、
   銅線を被覆する第１被覆と、
   １対の第１被覆を所定の間隔で撚ってから被覆する第２被覆とからなることを特徴とする請求項１記載のＧＨｚ帯伝送の中距離配線構造。
4. 前記ドライバ回路またはレシーバ回路は、
   差動信号が入力されＴＥＭ波を維持する第１のプレーナペアラインと、
   電源及びグランドが入力されＴＥＭ波を維持する第２及び第３のプレーナペアラインとに接続することを特徴とする請求項１に記載のＧＨｚ帯伝送の中距離配線構造。
5. 前記ドライバ回路またはレシーバ回路は、
   半導体チップに設けられ、
   前記半導体チップの接続端と接続して差動信号を伝送するスタックトペアラインと、
   前記スタックトペアラインのピッチから連続して拡大するテーパーを有し、かつ、インピーダンスを整合しながら接続するプレーナペアラインとをコネクタに有することを特徴とする請求項１記載のＧＨｚ帯伝送の中距離配線構造。
6. １つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられ、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路であって、
   第１および第２トランジスタのドレインが電源に共通接続され、第３および第４トランジスタのソースがグランドに共通接続され、第１トランジスタのソースと第３トランジスタのドレインが共通接続され、第２トランジスタのソースと第４トランジスタのドレインが共通接続され、第２および第４トランジスタのゲートが第１差動入力信号に接続され、第１および第３トランジスタのゲートが第２差動入力信号に接続され、
   第１トランジスタのソースと第３トランジスタのドレインとの共通接続点に対して前記伝送線路の第１入力端が接続され、第２トランジスタのソースと第４トランジスタのドレインとの共通接続点とに対して前記伝送線路の第２入力端が接続されていることを特徴とするＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路。
7. 第１トランジスタのソースと第３トランジスタのドレインとの共通接続点と、第２および第４トランジスタのゲートの共通接続点との間に０．５から１．５ｐＦの範囲の第１コンデンサが接続され、
   第２トランジスタのソースと第４トランジスタのドレインとの共通接続点と、第１および第３トランジスタのゲートの共通接続点との間に０．５から１．５ｐＦの範囲の第２コンデンサが接続されされていることを特徴とする請求項６記載のＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路。
8. 電源に第１の抵抗を介して直列に接続し、
   グランドに第２の抵抗を介して直列に接続し、
   前記第１及び第２の抵抗にそれぞれ第１及び第２の容量を並列に接続することを特徴とする請求項６載のＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路。
9. 寄生容量およびゲート容量の合計が1pF以下の範囲であり、かつ、当該レシーバ端で全反射し、
   前記ドライバ回路のオン抵抗は、
   線路往復のZ₀=｛(R₀+jωL₀)/(G₀+jωC₀)｝^１／２の関数で求められる特性インピーダンスの抵抗値Z₀であることを特徴とする請求項６記載のＧＨｚ帯伝送の中距離配線構造に接続するドライバ回路。
10. １つの半導体チップ内、１つの基板内、１つのシステムを構成する２つのブロック、１つのシステムを構成する２つのブロック間を中継する中継回路、の少なくとも１つに設けられ、伝送線路により特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送するＧＨｚ帯伝送の中距離配線構造に接続するレシーバ回路であって、
    第１および第２トランジスタのドレインが電源に共通接続され、第３および第４トランジスタのソースがグランドに共通接続され、第１トランジスタのソースと第３トランジスタのドレインが共通接続され、
    第１および第３トランジスタのゲートが前記伝送線路の第１差動入力信号に接続され、第２および第４トランジスタのゲートが前記伝送線路の第２差動入力信号に接続されていることを特徴とするＧＨｚ帯伝送の中距離配線構造に接続するレシーバ回路。
11. 第１および第３トランジスタのゲートの共通接続点と前記伝送線路との間に、抵抗を介して直列に接続し、前記抵抗に容量を並列に接続することを特徴とする請求項１０記載のＧＨｚ帯伝送の中距離配線構造に接続するレシーバ回路。

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