KR20090114629A - 반도체 소자 - Google Patents

Abstract

본 발명은 크로스토크(CROSSTALK, X-TALK) 제거 기술에 관한 것이며, 전송라인 간의 커플링으로 인해 발생하는 크로스토크를 제거하는 반도체 소자에 관한 것이다. 본 발명은 구조가 간단하며 전력소모가 적은 반도체 소자의 크로스토크 제거장치를 제공하는 것을 그 목적으로 한다. 종래의 기술에는 스큐를 보상하기 위해 아날로그 또는 디지털 방식으로 제어되는 일련의 트랜지스터 레벨의 회로를 이용하는 것으로 요약된다.

본 발명은 크로스토크로 인해 발생하는 스큐를 보상하기 위해서, 다수의 전송라인 중 인접한 전송라인 간에 형성되는 신호전송모드 중에서 ODD모드의 전송속도가 가장 빠르므로 캐패시터를 삽입하여 ODD 모드에서 전송되는 신호의 전송속도를 지연시킬 수 있도록 하였다. 즉, 인접한 전송라인 사이에 접속된 캐패시터는 EVEN 모드 일 때는 전송라인 사이가 가상의 오픈상태로 볼 수 있으므로 캐패시터가 작용하지 않지만, ODD 모드에서는 전송라인 사이의 전위차로 인해서 캐패시터가 작용을 하여 신호를 지연시키므로 스큐를 보상하게 된다.

크로스토크, 커플링, ODD모드, 스큐, 신호 무결성

Description

반도체 소자의 크로스토크 제거장치{CROSSTALK CANCELLER FOR SEMICONDUCTOR DEVICE}

본 발명은 크로스토크(CROSSTALK, X-TALK) 제거 기술에 관한 것이며, 전송라인 간의 커플링으로 인해 발생하는 크로스토크를 제거하는 반도체 소자에 관한 것이다.

전송라인을 통해서 신호를 전송할 때, 신호에 영향을 주는 전자기필드에 대해 자세히 살펴보면 다음과 같다.

금속과 금속 사이에 유전체가 있을 경우에 금속과 금속 사이에는 캐패시턴스가 존재한다. 일반적으로 전송라인은 금속으로 이루어져 있고, 전송라인 사이에는 유전체가 위치하므로 전송라인과 전송라인 사이에 캐패시턴스가 존재한다고 할 수 있다. 공기도 비유전율(Dielectric Constant)이 '1'인 유전체이므로 공기를 사이에 두고 전송라인이 위치할 경우 그 사이에도 캐패시턴스가 존재한다고 할 수 있다. 전송라인에 고주파 대역의 교류신호가 흐를 때, 고주파 대역으로 갈수록 전송라인 사이의 캐패시턴스 즉, 상호 캐패시턴스(mutual capacitance)의 영향으로 인해 전기적 에너지 간섭이 일어나게 되고, 전송라인의 특성 임피던스 값 등에 영향을 주게 된다. 또한, 전송라인에 교류신호가 흐르면서 전송라인에는 자기필드가 형성되고, 다른 전송라인의 자기필드에 영향을 주는 상호 인덕턴스(mutual inductance)가 나타나게 되는데, 이 상호 인덕턴스는 각 전송라인의 인덕턴스 값에 영향을 주게 되는 등의 자기적 에너지 간섭이 일어나게 되고, 전송라인의 특성 임피던스 값 등에 영향을 주게 된다.

즉, 독립된 공간 또는 전송라인 사이에 전기필드와 자기필드의 교류에너지가 상호 전달되는 현상을 커플링(Coupling)이라고 한다. 금속과 금속간의 거리가 가까워짐으로써 신호가 간섭받게 되는 이런 현상은 원하지 않는 기생효과(parasitic effect)이고 이러한 불필요한 커플링을 EMI(ElectroMagnetic Interference)적 관점에서는 크로스토크(crosstalk)라는 용어를 사용해서 표현하기도 한다. 본 발명에서는 커플링으로 인한 불필요한 상호간섭을 크로스토크(crosstalk)라고 정의하고 기술하기로 한다.

상기와 같이 인접한 전송라인 사이에 발생하는 전자기적인 간섭을 크로스토크라고 하며, 이러한 현상은 상호 인덕턴스(mutual inductance)와 상호 캐패시턴스(mutual capacitance)에 의해서 일어나게 되는데, 이러한 상호 인덕턴스(L_M)와 상호 캐패시턴스(C_M)는 전송라인의 전체 인덕턴스와 전체 캐패시턴스에 영향을 주는데, 결합 전송라인(coupled transmission line) 이론에서의 ODD모드와 EVEN모드 해 석법에 있어서, 각 모드에서의 상호 인덕턴스와 상호 캐패시턴스의 영향을 알아본다.

도 3은 결합전송라인(coupled transmission line)의 등가회로 모델이며, 인덕턴스와 캐패시턴스의 등가회로(310), 인덕턴스 등가회로(320) 및 캐패시턴스 등가회로(330)로 나타낼 수 있다.

인접한 전송라인 사이에 형성되는 신호모드는 크게 ODD모드와 EVEN모드로 구분할 수 있다. 두 전송라인이 있을 때 ODD모드는 두 전송라인에 서로 180도 위상차이가 나는 동일한 크기의 신호를 인가할 때를 말한다. 먼저 인덕턴스에 대해 살펴보면 전압은 인덕티브 커플링(inductive coupling)에 의해 발생되고 인덕턴스 등가회로(320)에서 두 전송라인에 흐르는 전류 I₁ 과 I₂ 는 크기는 같고 방향은 반대이다. 자기 인덕턴스(self inductance)는 L₁₁ = L₂₂ = L₀ 이고, 상호 인덕턴스(mutual inductance)는 L₁₂ = L_M 이라고 한다면, 인덕턴스 등가회로(320)의 V₁ 과 V₂ 는 [수학식 1]과 [수학식 2]로 나타낼 수 있다.

ODD모드에서는 I₁ = -I₂, V₁ = -V₂ 이므로 [수학식 3] , [수학식 4]로 나타낼 수 있다.

[수학식 5]에서 보는 것과 같이 ODD모드에서 전체 인덕턴스 L_ODD 는 자기 인덕턴스(self inductance) L₁₁ 에서 상호 인덕턴스(mutual inductance) L_M 만큼 작아진다 는 것을 알 수 있다.

마찬가지로 캐패시턴스는 캐패시턴스 등가회로(330)에서 자기 캐패시턴스(self capacitance)는 C_1G = C_2G = C₀ 이고, 상호 캐패시턴스(mutual capacitance)는 C₁₂ = C_M 이라고 한다면, 캐패시턴스 등가회로(330)의 I₁ 과 I₂ 는 [수학식 6]과 [수학식 7]로 나타낼 수 있다.

ODD모드에서는 I₁ = -I₂, V₁ = -V₂ 이므로 I₁ 과 I₂ 는 다시 [수학식 8]과 [수학식 9]로 나타낼 수 있다.

[수학식 10]에서 보는 것과 같이 ODD모드에서 전체 캐패시턴스(total capacitance) C_ODD 는 자체 캐패시턴스(self capacitance) C_1G 보다 2C_M 만큼 더 커지게 된다.

상기의 [수학식5]와 [수학식10]에서의 L_ODD와 C_ODD를 이용하여 Z_ODD 와 TD_ODD를 구하면 [수학식11]과 [수학식12]와 같다.

EVEN모드는 두 전송라인에 같은 위상을 가진 동일한 크기의 신호를 인가할 때를 말한다. 먼저 인덕턴스에 대해 살펴보면 전압은 인덕티브 커플링(inductive coupling)에 의해 발생되고 인덕턴스 등가회로(320)에서 두 전송라인에 흐르는 전류 I₁ 과 I₂ 는 크기도 같고 방향도 동일하다. L₁₁ = L₂₂ = L₀, L₁₂ = L_M 이라면 인덕턴스 등가회로(320)의 V₁ 과 V₂ 는 [수학식 1]과 [수학식 2]로 나타낼 수 있고, EVEN모드에서는 I₁ = I₂ , V₁ = V₂ 이므로, 다시 [수학식 13]와, [수학식 14]로 나타낼 수 있다.

[수학식 15]에서 보는 바와 같이, EVEN모드에서 전체 인덕턴스(total inductance) L_EVEN 은 자체 인덕턴스(self inductance) L₁₁ 에서 L_M 만큼 증가한다. 마찬가지로 캐패시턴스는 캐패시턴스 등가회로(330)에서 [수학식 6]과 [수학식 7]로 나타낼 수 있고, EVEN모드에서는 I₁ = I₂, V₁ = V₂ 이므로 I₁ 과 I₂ 는 다시 [수학식 16]과 [수학식 17]로 나타낼 수 있다.

따라서, [수학식 18]과 같이 EVEN모드에서 전체 캐패시턴스 C_EVEN 은 자체 캐패시턴스 C_1G 이다. 상기의 [수학식15]와 [수학식18]에서의 L_EVEN 와 C_EVEN 를 이용하여 Z_EVEN 와 TD_EVEN 를 구하면 [수학식 19]와 [수학식20]과 같다.

상기와 같이, 전송라인에서 인접한 전송라인의 커플링의 영향으로 인해서, 인접한 전송라인과 형성되는 신호모드에 따라 전송라인의 특성임피던스 등이 변하 게 되며 신호의 전송속도 차이가 생기게 된다. 신호의 전송속도가 일정하지 않다는 것은 타이밍 마진(TIMING MARGIN)을 저해하는 요소로 작용한다.

신호의 전송속도 차이, 즉 스큐(SKEW)를 보상하기 위한 방법은 여러 가지가 있는데 보통은 지연고정루프(Delay Locked Loop, DLL) 등을 사용해서 스큐를 보상하는 방법이 많이 사용되고 있다. 하지만, 이러한 종류의 장치는 내부에 많은 컨트롤 신호등이 요구되므로 복잡하고 넓은 면적을 차지하며 많은 전력을 소모한다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 구조가 간단하며 전력소모가 적은 반도체 소자의 크로스토크 제거장치를 제공하는 것을 그 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부에서 전달되는 신호를 인가받기 위한 다수의 패드; 상기 다수의 패드 각각에 인가된 신호를 내부로 전달하기 위한 다수의 전송라인; 및 인접한 전송라인 사이에 접속되어 상기 인접한 전송라인 간의 신호전송모드에 따라 신호의 전송지연을 조절하기 위한 다수의 캐패시터를 구비하는 반도체 소자가 제공된다.

종래의 기술에는 스큐를 보상하기 위해 아날로그 또는 디지털 방식으로 제어되는 일련의 트랜지스터 레벨의 회로를 이용하는 것으로 요약된다. 본 발명은 크로스토크로 인해 발생하는 스큐를 보상하기 위해서, 다수의 전송라인 중 인접한 전송라인 간에 형성되는 신호전송모드 중에서 ODD모드의 전송속도가 가장 빠르므로 캐패시터를 삽입하여 ODD 모드에서 전송되는 신호의 전송속도를 지연시킬 수 있도록 하였다. 즉, 인접한 전송라인 사이에 접속된 캐패시터는 EVEN 모드 일 때는 전송라인 사이가 가상의 오픈상태로 볼 수 있으므로 캐패시터가 작용하지 않지만, ODD 모드에서는 전송라인 사이의 전위차로 인해서 캐패시터가 작용을 하여 신호를 지연시 키므로 스큐를 보상하게 된다.

본 발명은 크로스토크로 인한 스큐를 보상함으로서 신호의 전송속도를 일정하게 유지할 수 있다. 따라서 신호의 타이밍 마진이 향상되어 더욱 고속으로 신호를 전송할 수 있다. 캐패시터와 저항을 이용한 크로스토크 제거장치는 컨트롤 신호와 트랜지스터 레벨의 제어회로 등이 필요하지 않고, 단지 전송라인 사이에 수동회로망을 통해 구성할 수 있다. 따라서 전력소모, 면적, 비용 측면 등에서 유리하다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.

상술한 것과 같이 인접한 전송라인 간에 형성되는 신호모드에 따라 신호의 전송시간의 차이가 생기게 된다. 본 발명의 실시예에서는 전송속도가 가장 빠른 ODD모드의 신호의 전송속도를 줄이기 위해서 캐패시터를 전송라인 사이에 삽입하였다.

도 1은 본 발명의 실시예에 따른 회로도이다.

도 1을 참조하면, 반도체 소자는 신호를 전달하기 위한 제1 전송라인(110)과 제2 전송라인(120), 두 전송라인(110,120) 사이에 접속되어 전송라인 간의 신호전송모드에 따라 신호의 전송지연을 조절하기 위한 캐패시터(C)를 구비한다. 또한, 캐패시터(C)와 접속되어 수동회로망(130)을 구성하는 다수의 저항(R0~R5)을 더 구비한다.

상기와 같이 구성되는 반도체 소자의 동작은 다음과 같이 이루어진다. 두 전송라인(110, 120) 사이에 접속된 캐패시터(C)는 두 전송라인에 EVEN모드가 형성될 때는 전송라인 사이가 가상의 오픈상태로 볼 수 있으므로 캐패시터(C)가 작용하지 않지만, ODD모드로 형성될 때는 전송라인 사이의 전위차로 인해서 캐패시터가 작용을 하여 신호를 지연시키게 된다. 그 결과 상대적으로 신호의 전송시간이 빠른 ODD모드의 신호는 전송시간이 느려지게 되므로, EVEN모드와의 속도차이, 즉 스큐가 보상된다. 적용되는 회로에 따라서, 더 효과적으로 신호를 지연시키기 위하여 저항(R0~R5)을 추가로 포함하는 수동회로망(130)을 구성할 수도 있다.

도 2는 본 발명의 다른 실시예이다.

도 2를 참조하면, 반도체 소자는 신호를 전달하기 위한 다수의 전송라인(211~214)과, 다수의 전송라인(211~214) 사이에 접속되어 인접한 전송라인 간의 신호전송모드에 따라 신호의 전송지연을 조절하기 위한 다수의 캐패시터(221~223)를 구비한다.

상기와 같이 구성되는 반도체 소자는 제1 전송라인(211)과 제2 전송라인(212) 사이에 캐패시터(221)를 연결하고, 제2 전송라인(212)과 제3 전송라인(213)사이에 캐패시터(222)를 연결하는 구성 등으로 다수의 전송라인에 본 발명 을 적용하였다. 도 1의 실시예에서와 같이 캐패시터가 연결된 전송라인 간에 ODD모드가 형성될 때 캐패시터가 활성화되어 ODD모드의 신호를 지연시키게 된다. 좌측의 신호(200)는 크로스토크로 인해서 시간적으로 어긋난 파형을 보여주고 있으며, 우측의 신호(230)는 크로스토크가 보상되어 시간적으로 정렬된 파형을 보여주고 있다.

도 2의 실시예는 인접한 전송라인 중에서 단지 이웃하는 전송라인의 크로스토크를 고려하였는데, 필요에 따라 인접한 전송라인 간에 발생하는 크로스토크의 영향의 강약을 고려하여 임의의 범위를 정해서 본 발명을 적용할 수도 있을 것이다.

도 4는 본 발명의 또 다른 실시예이다.

도 4를 참조하면, 반도체 소자는 외부에서 전달되는 신호를 인가받기 위한 다수의 패드(DQ0~DQ7), 다수의 패드(DQ0~DQ7) 각각에 인가된 신호를 내부로 전달하기 위한 다수의 전송라인(T0~T7), 인접한 전송라인 사이에 접속되어 인접한 전송라인 간의 신호전송모드에 따라 신호의 전송지연을 조절하기 위한 다수의 캐패시터(510, 520, 530))를 구비한다.

상기의 실시예는 반도체 소자의 수신단(RECEIVER)에 적용된 것이다. 다수의 캐패시터(510~530)는 각각의 이웃하는 전송라인 사이에 접속되어, 이웃하는 전송라인 사이에 ODD모드가 형성되었을 때 작용을 하게 되어 전송라인의 신호를 지연시키면서 크로스토크로 인한 신호모드간의 스큐를 보상할 수 있다.

도 5는 본 발명의 실시예에 따른 시뮬레이션 결과이다.

도 5를 참조하면, 본 발명을 적용한 회로의 레이아웃 모델(610)과 같이 반도체 소자의 수신단의 전송라인 사이에 캐패시터를 구비한다. 시뮬레이션 측정위치(620)의 제1 측정지점(A)은 패드(DQ0)를 통해서 전달되는 신호가 캐패시터(C)를 거치기 전이며, 제2 측정지점(B)은 캐패시터(C)가 위치한 입력버퍼(AMP) 바로 앞부분을 나타내고 있다. 측정한 시뮬레이션 결과를 살펴보면 본 발명을 적용하기 이전의 시뮬레이션 결과(630)는 제1 측정지점과 제2 측정지점에서의 신호특성이 변화가 없었다. 하지만 본 발명을 적용한 이후의 시뮬레이션 결과(640)는 제1 측정지점 보다 제2 측정지점의 신호특성이 더욱 향상되어서 입력버퍼(AMP)에 인가되는 신호의 타이밍 마진을 더욱 확보할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 예컨대, 본 발명의 실시예는 인접한 전송라인 중에서 단지 이웃하는 전송라인 간에 발생하는 크로스토크를 제거하였으나, 필요에 따라 인접한 전송라인 간에 발생하는 크로스토크의 영향의 강약을 고려하여 임의의 범위를 정해서 본 발명을 적용할 수도 있을 것이다. 이러한 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

도 1은 본 발명의 실시예에 따른 회로도이다.

도 2는 본 발명의 다른 실시예이다.

도 3은 결합전송라인(coupled transmission line)의 등가회로 모델이다.

도 4는 본 발명의 또 다른 실시예이다.

도 5는 본 발명의 실시예에 따른 시뮬레이션 결과이다.

*도면의 주요 부분에 대한 부호의 설명

130 : R,C 수동회로망

310 : 인덕턴스와 캐패시턴스 등가회로 320 : 인덕턴스 등가회로

330 : 캐패시턴스 등가회로

Claims (3)

1. 외부에서 전달되는 신호를 인가받기 위한 다수의 패드;

   상기 다수의 패드 각각에 인가된 신호를 내부로 전달하기 위한 다수의 전송라인; 및

   인접한 전송라인 사이에 접속되어 상기 인접한 전송라인 간의 신호전송모드에 따라 신호의 전송지연을 조절하기 위한 다수의 캐패시터

   를 구비하는 반도체 소자.
2. 제1항에 있어서,

   각 캐패시터와 접속되어 수동회로망을 구성하는 다수의 저항을 더 구비하는 것을 특징으로 하는 반도체 소자.
3. 제1항에 있어서,

   상기 다수의 캐패시터는 각 전송라인의 입력버퍼와 패드 사이에 접속되는 것을 특징으로 하는 반도체 소자.

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