KR20040076215A - 전자 회로 장치 - Google Patents

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오끼 덴끼 고오교 가부시끼가이샤
소니 가부시끼 가이샤
가부시끼가이샤 도시바
마쯔시다덴기산교 가부시키가이샤
후지쯔 가부시끼가이샤
로무 가부시키가이샤
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Abstract

본 발명은 ㎓대를 넘는 고속 신호에 대응 가능한 전원 공급 구조를 갖는 전자 회로 장치를 제공하는 것을 목적으로 한다. 드라이버 트랜지스터(10)는 반도체 기판(1)의 표면에 형성된다. 이 반도체 기판(1) 상에, 드라이버 트랜지스터(10)에 전원 공급하는 전원 접지 페어 전송 선로(20)와, 리시버에 신호 전송하는 신호 접지 페어 전송 선로(30)가 형성된다. 그리고, 전원 접지 페어 전송 선로(20)는 드라이버 트랜지스터의 드레인층(3), P 웰(2) 내의 P+층(7)에 각각 접속된다. 또한, 신호 접지 페어 전송 선로(30)는 드라이버 트랜지스터(10)의 소스층(4), P 웰(2) 내의 P+층(8)에 각각 접속된다.

Description

전자 회로 장치{ELECTRONIC CIRCUIT DEVICE}
본 발명은 전자 회로 장치에 관한 것으로, 특히 ㎓대를 넘는 고속 신호에 대응 가능한 전원 공급 구조를 갖는 전자 회로 장치에 관한 것이다.
㎓대를 넘는 디지털 신호(아날로그 신호를 포함함)를 처리하는 트랜지스터는 100㎰ 이하의 상승 시간 및 하강 시간으로 고속 스위치 동작을 한다. 그와 같은 고속 스위치 동작에 대응하는 전기 에너지가 전원으로부터 공급되어야만 한다.
이 전원 공급 문제를 수도 파이프에 비유하여 단적으로 설명한다. 가정용 수도의 수도 꼭지 밸브를 물이 추종하는 속도보다 빨리 개방하여도, 물은 그것에 따라 나오지는 않는다. 물의 힘의 전달 속도는 1500㎧이며, 밸브로부터 수도 꼭지까지의 길이가 10㎜라고 하면, 6.7㎲가 걸린다. 이 시간보다 빠르게 밸브가 완전 개방으로 되어도 물이 수도 꼭지로부터 나오는 시간은 6.7㎲ 후이다. 또한, 정지된 물은 중력 관성이 있어서, 1500㎧까지 속도를 높이기 위해서는 시간이 걸릴 뿐만 아니라, 물의 점성에 의한 관벽 저항에 의해 그와 같이 고속이 되지 않는다. 관성이 있는 이상, 토출된 물의 보급에 대하여, 가정용 파이프에 연결된 간선 파이프는 급격한 변화에 대응할 수 없어서 그 수압이 저하된다.
그러나, 간선 파이프가 가정용 파이프의 100배이면, 수압 저하는 1/100로 되어 사실상 무시할 수 있다. 이러한 형태를 만들려고 한 것이 종래의 전원 공급 접근 방법이었다. 즉, 플레인 접지와 플레인 전원을 대향시켜 전원 공급하고, 이것이 가능하지 않을 때에는 바이패스 캐패시터를 그 대용으로 하여 이용하는 방법이었다.
그런데, 전하의 이동에 의한 전류의 전달 속도는 구조체 중의 전자파 속도와 동일하다. 그 구조체의 비유전률이 4이면, 그 전달 속도는 1.5×108㎧이다. 전류가 그 구조체 내를 흐르기 시작할 때, 전압 저하는 회로 내의 기생 인덕턴스 Ls에 의해 발생하며, 그 전압 저하를 vdrop이라고 하면 vdrop=Lsdi/dt가 된다.
물의 관벽 저항은 전기의 세계에서는 다소 개념이 다르다. 고속 변화를 하는 전류에서는, 그것에 대응하는 개념은 배선의 특성 임피던스이다. 배선의 단면에 걸리는 직류 저항은 특성 임피던스에 비해 일반적으로 2자릿수 이상 작아서 문제가 되지 않는다. 그러나, 고속 변화로 인해 발생하는 표피 효과에 의한 이 직류 저항은 ㎓ 대역에서는 계산에 고려하지 않으면 안된다.
그런데, 이상으로부터, 고속 스위치에 대응하는 전원은 관성, 즉 기생 인덕턴스 Ls가 없고, 또한 온된 스위치에 충분히 전류가 흐르는 전류 용량이 있어야 한다. 즉, 스위치의 컨덕턴스 G에 상당하는 전류는 Imax=GVdd가 된다. 이것이 허용 최대 전류이기 때문에, 부하의 상태에는 관계가 없게 된다. 리시버단의 전압은 이 전류와 부하에 의해 결정된다. 일반적으로, 부하의 크기로 전원이 서포트되야 한다는 개념은 저속 스위치에서 유용하지만, 고속 스위치에서는 최대 전류 Imax라는 개념으로 설계해야 된다
따라서, Ls=0, Imax=GVdd를 실현할 수 있는 전원 공급 구조를 살펴보자. 바이패스 캐패시터는 반드시 기생 인덕턴스 Ls를 갖는다. 1005형에서 볼 때, 기생 인덕턴스 Ls는 200pH 정도가 된다. 그 바이패스 캐패시터를 접속하기 위한 전극 부분의 기생 인덕턴스인 200pH 정도가 이것에 부가된다. 즉, 기생 인덕턴스 Ls는 합계 400pH 정도가 된다. 한편, 0603형에서는, 각각의 기생 인덕턴스는 120pH와 150pH로 되어, 합계 270pH의 기생 인덕턴스를 갖는다. 금후 보다 작은 캐패시터가 개발된다고 하여도 전극 부분의 기생 인덕턴스를 포함시키면 합계로 100pH보다 작게 하는 것은 매우 곤란하다.
다음으로, 이 바이패스 캐패시터계의 전류 I는, 버스 드라이버의 G가 0.02S이며, Vdd를 1V로 하면, 5㎃로 된다. 펄스 주파수를 현재 10㎓로 하면, 스큐 레이트는 30㎰ 정도로 된다. 0603형의 전압 저하는 vdrop=270pH×5㎃/30㎰=45㎷이며, 최저 100pH 구조에서도 vdrop=100pH×5㎃/30㎰=17㎷가 된다. 전원에 연결되어 있는 드라이버를 8개로 하면, 전압 저하는 각각 0.36V와 0.136V가 되어, 큰 문제로 된다. 이와 같이, 바이패스 캐패시터에 의한 전원 공급의 개선은 곤란을 증가시키게 된다.
본 발명에 관련된 선행 기술로는 일본 특허 공개 제2001-210959호가 있다.
따라서, 본 발명은 ㎓대를 넘는 고속 신호에 대응 가능한 전원 공급 구조를 갖는 전자 회로 장치를 제공하는 것이다. 또한, 이에 덧붙여서, 전원 접지의 변동이 전자 회로 장치 전체에 영향을 미치지 않는 안정된 전자 회로 장치를 제공하는 것이다.
도 1은 전송 선로의 LC 사다리 등가 회로를 도시하는 도면.
도 2는 드라이버 트랜지스터에 전원 접지 페어 전송 선로가 접속되어 있는 구조를 도시하는 사시도.
도 3은 도 2의 단면 구조를 도시하는 도면.
도 4는 드라이버 리시버 회로의 회로도.
도 5는 전송 선로의 각종 구조를 도시하는 도면.
도 6은 3 드라이버로의 전원 공급 구조를 도시하는 등가 회로도.
도 7은 스택 페어 선로로 만든 3 드라이버의 전원 접지 페어 전송 선로의 일례를 나타내는 도면.
도 8은 전원 접지 페어 전송 선로 합류점의 전자파 진행 시뮬레이션을 나타내는 도면.
도 9는 3 드라이버 중의 하나가 선행 동작했을 때의 시뮬레이션 결과를 나타내는 도면.
도 10은 전원 접지 페어 전송 선로의 특성 임피던스 Z0ps가 작은 경우의 시뮬레이션을 나타내는 도면.
도 11은 드라이버 트랜지스터가 온되는 타이밍이 어긋난 경우의 시뮬레이션결과를 나타내는 도면.
도 12는 네트워크 분기 배선의 시뮬레이션 결과를 나타내는 도면.
도 13은 네트워크 분기 배선의 평면도.
도 14는 네트워크 분기 배선의 평면도.
도 15는 네트워크 분기 배선의 평면도.
도 16은 네트워크 분기 배선의 평면도.
도 17은 전원 접지 페어 전송 선로의 90°절곡 구조를 도시하는 도면.
도 18은 고주파 에너지를 흡수하는 저항 캐패시터 회로를 도시하는 개념도.
도 19는 고주파 에너지를 흡수하는 저항 캐패시터 회로를 도시하는 평면도.
도 20은 고주파 에너지를 흡수하는 다른 저항 캐패시터 회로를 도시하는 개념도.
도 21은 방향성 결합기를 갖는 전원 접지 페어 전송 선로를 도시하는 도면.
도 22는 원 전원 접지 페어 전송 선로의 종단을 도시하는 구조예를 나타내는 도면.
도 23은 드라이버의 전류 파형과 전원 접지 페어 전송 선로를 거친 전류 파형을 나타내는 도면.
도 24는 플립 칩에서의 전원 접지 접속 구조의 일례를 도시하는 도면.
도 25는 드라이버 리시버 회로의 회로도.
도 26은 펄스 파형의 분해(Fourier 급수)의 설명도.
도 27은 드라이버 트랜지스터 구조의 단면도.
도 28은 도 27의 기본 원리를 나타내는 회로 모델도.
도 29는 전송 선로 구조로 구성한 CMOS 드라이버의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : P 웰
3 : 드레인층
4 : 소스층
5 : 게이트 절연막
6 : 게이트 전극
7, 8, 160 : P+층
9a, 9b, 21, 24, 111 : 절연층
10, 10a, 55, 56, 57 : 드라이버 트랜지스터
20, 41, 66, 143, 153 : 전원 접지 페어 전송 선로
22, 50a, 50c : 전원선
22a, 23a, 31a, 32a : 접속 컬럼
23, 32, 50b, 50d : 접지선
30, 42, 50, 60, 144, 147 : 신호 접지 페어 전송 선로
31 : 신호선
40 : 리시버 트랜지스터
50, 135 : 원 전원 접지 페어 전송 선로
51, 52, 53, 61a∼61e, 63a, 63b, 63c, 134 : 분기 전원 접지 페어 전송 선로
62 : 네트워크 배선
64, 65a, 65b, 65c : 네트워크 배선
67 : 분기 배선
70 : 1층 배선
71 : 2층 배선
72 : 3층 배선
73 : 4층 배선
74, 75 : 비아 홀
76 : 안티 비아 홀
81, 82 : 캐패시터 전극
83a, 83b : 저항
84 : 축소부
85 : 확대부
91, 92 : 캐패시터
93, 103 : 저항
94, 96 : 세로 컬럼
95, 97 : 인출부
101, 102 : 칩 캐패시터
110 : 방향성 결합기
112 : 종단 저항
121 : 전해 컨덴서
130 : 칩
131 : 인접 페어 선로
132 : 컬럼
133 : 범프
136 : 범프
140 : CMOS 드라이버
141 : P 채널형 MOS 트랜지스터
142 : N 채널형 MOS 트랜지스터
145 : 덤핑 저항
146 : 종단 저항
150 : 작동 리시버
151, 152 : 작동 입력 트랜지스터
170 : 절연 기판
171 : Al층
따라서, 본 발명의 전자 회로 장치의 주된 특징적 구성은 이하와 같다. 제1 구성은 전원 접지 페어 전송 선로와 드라이버 트랜지스터의 접속에 관한 것으로, 전원 접지 페어 전송 선로와, 드라이버 트랜지스터와, 이 드라이버 트랜지스터의 출력 신호에 의해 구동되는 신호 접지 페어 전송 선로를 각각 동일한 칩 상에 설치한다. 그리고, 전원 접지 페어 전송 선로가 드라이버 트랜지스터의 드레인층과 기판에 직접 접속하고 있다.
또한, 제2 구성은 전원 접지 페어 전송 선로를 다수로 분기한 전원 공급 구조에 관한 것으로, 원 전원 접지 페어 전송 선로로부터 복수의 분기 전원 접지 페어 전송 선로를 분기시킨다. 분기 전원 접지 페어 전송 선로에는 각각 드라이버 트랜지스터를 접속한다. 또한, 드라이버 트랜지스터의 출력 신호에 의해 구동되는 신호 접지 페어 전송 선로와, 이 신호 접지 페어 전송 선로로부터 전송되는 신호를 수신하는 리시버 회로를 설치하는 것이다.
<실시예>
다음으로, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 먼저, 본 발명의 전자 회로 장치는 전원선과 접지선을 페어 전송 선로로 구성한 전원 접지 페어 전송 선로를 이용하고 있기 때문에, 먼저 이 점에 대하여 설명한다.
전원 접지를 페어 전송 선로로 하면, 특성 임피던스 Zo를 정의할 수 있다. 예를 들면, 8개의 드라이버를 전원 접지 페어 전송 선로에 접속하는 경우를 생각한다. 따라서, 최대 전류 Imax=5㎃×8=40㎃를 확보하는 조건은, 전원 전압 Vdd=0.5V로 하면, Imax=40㎃=Vdd/Zo=0.5V/12.5Ω으로 되며, 특성 임피던스 Zo=12.5Ω이다. 전원 접지 페어 전송 선로만으로 구성되어 있으면 기생 임피던스 Ls=0이다. 이 값은 충분히 설계 가능한 범위이다. 이 전원 접지 페어 전송 선로는 고속으로 대응할 수 있는 전원을 구성할 수 있다. 본 발명의 구성은 이 전원 접지 페어 전송 선로를 전제로 하고 있다.
따라서, 이러한 전원 접지 페어 전송 선로에 의해, 왜 고속 신호에 대응할 수 있는지를 설명한다. 특성 임피던스의 선로는 LC 사다리 회로가 등가 회로가 된다. LC 사다리 회로의 구분은 단위 길이를 구분으로 하여 이 단위 길이를 임의로 설정할 수 있게 되기 때문에, LC 회로이면서 LC 공진점을 갖지 않는다. 주파수에 따라 LC 사다리 회로의 구분이 자동적으로 행해진다. 이것을 모델화하면 도 1과 같이 된다.
전압과 전류의 정현파가 일치하는 정현파를 생각한다. 정현파의 최대점, 최소점이 전하가 가장 축적되어 있는 곳이며, 캐패시턴스 성분이 주로 있다고 생각할 수 있다. 그리고, 전류 구배가 가장 강한 곳에 인덕턴스 성분이 작용한다고 생각하면 도 1과 같이 표현할 수 있다. 이러한 LC 사다리 회로에서는 동일한 전송 선로 구조가 무한하게 계속되어 있기 때문에, 주파수에 따라 이 구분을 자동적으로바꿀 수 있다.
즉, 단위 길이 당 캐패시턴스를 C/l, 단위 길이 당 인덕턴스를 L/l로 하면, 단위 당 임피던스 Z/l은 다음 식과 같이 된다.
여기서, ω는 각 주파수, j는 허수, ZL=jωL/l, ZC=1/jωC/l이다. ZL과 Zc는 길이 방향으로 동시에 존재하기 위한 증거로서 상승(相乘) 평균으로 수학적으로 취급된다. j와 ω와 l이 모두 상쇄된다. Zo는 실수이며 주파수 특성을 갖지 않고, 길이 단위를 갖지 않는 임피던스이다. 전송 선로가 길거나 짧아도 동일한 임피던스 물리량은 파이프의 폭을 표현하고 있다.
그리고, 그 폭의 깊이는 관벽 저항이 없는 파이프로 되어 있으며, 펄스의 물이 흐르면, 그것은 무한한 길이이어도 그대로의 형태로 전달된다. 전송 선로의 입구측에서 본 컨덕턴스는 1/Zo이며, 이 컨덕턴스에 따른 전류가 전송 선로를 흐르게 되면, 이후에는 저항이 없기 때문에 무한대에 이른다는 개념이다.
모델링으로, 그 물리를 고려해보면 L과 C에 저장된 전하 에너지가 자유롭게 구분되는 LC 구분을 이동하면서 전자파 속도로 전송 선로 내를 진행하는 것이 되어, L과 C의 제곱 평균인 특성 임피던스만을 볼 수 있다. 중요한 것은 통상의 SPICE에서 다용되는 LC의 Lumped 모델에는 합치되지 않는다. 전송 선로에서는 L과C는 볼 수 없지만, Z만을 볼 수 있다면 무방하다.
드라이버 트랜지스터의 전원 접지 전극에 직접 전원 접지 페어 전송 선로가 접속되어 있을 때 전류 I(상술 조건 I=40㎃=Vdd/Zo=0.5V/12.5Ω, Zo=12.5Ω)는 전자파 속도로 바로 응답하여 공급되게 된다. 전술한 캐패시터에서 문제가 된 관성력으로 되는 기생 인덕턴스 Ls는 없다.
전자파 속도는 비유전률이 4이면 1.5×108㎧이다. 드라이버의 채널이 형성되는 속도는 전하의 이동도에 지배된다. 실리콘에서는 포화 전계 강도가 약 5×105㎧이며, 전자파 속도에 대하여 약 3자릿수로 느리다. 게이트 길이가 임의의 치수를 갖고 있으면, 그 치수의 2자릿수 이하의 길이를 갖는 소스 또는 드레인 구조에 전송 선로가 연결되면 스위치 속도보다 빠른 전원 공급이 가능하다.
다음으로, 전원 접지 페어 전송 선로를 이용한 전자 회로 장치의 구체적인 구성에 대하여 설명한다. 도 2는 드라이버 트랜지스터에 전원 접지 페어 전송 선로가 접속되어 있는 이상적인 개념 구조를 도시하는 사시도이다. 또한, 도 3은 드라이버 트랜지스터에 전원 접지 페어 전송 선로가 직접 접속된 단면 구조를 도시하는 도면이다. 이러한 전원 공급 구조는 드라이버 트랜지스터의 전극이 만드는 기생 인덕턴스 Ls를 최소로 하는 구조이다.
먼저, N 채널형 MOS 트랜지스터로 이루어지는 드라이버 트랜지스터(10)의 구조에 대하여 설명한다. 예를 들면, 실리콘 기판 등의 반도체 기판(1)의 표면에 P웰(2)이 형성되어 있으며, 이 P 웰(2) 내에, N+형 드레인층(3) 및 N+형 소스층(4)이 소정의 간격을 두고 형성되어 있다. 드레인층(3)과 소스층(4)의 사이에 있는 웰(2)의 표면이 채널 영역으로 된다.
또한, 이 채널 영역 위에 게이트 절연막(5)이 형성되며, 그 게이트 절연막(5) 상에 접하여 게이트 전극(6)이 형성되어 있다. 게이트 전극(6)은 폴리실리콘 게이트나, 폴리실리콘과 텅스텐 실리사이드 등의 고융점 금속 실리사이드를 적층하여 이루어지는 폴리사이드 게이트로 형성되어 있다.
또한, 드레인층(3)으로부터 떨어진 P 웰(2)의 표면에 P 웰(2)보다도 고농도의 불순물이 도핑되어 이루어지는 P+층(7)이 형성되어 있으며, 마찬가지로, 소스층(4)으로부터 떨어진 P 웰(2)의 표면에 P 웰(2)보다도 고농도의 불순물이 도핑되어 이루어지는 P+층(8)이 형성되어 있다. 또한, 드레인층(3)과 P+층(7)과의 사이에는 절연층(9a)이 형성되며, 소스층(4)과 P+층(8)과의 사이에는 절연층(9b)이 형성되어 있다. 절연층(9a, 9b)은 예를 들면, LOCOS(Local Oxidation of Silicon)에 의해 형성되어 있다.
다음으로, 전원 접지 페어 전송 선로(20)는 절연층(21)을 협지하여 상호 평행하게 배치된, Al 등의 금속층으로 이루어지는 전원선(22)과 접지선(23)으로 구성되어 있다. 접지선(23)과 반도체 기판(1)과의 사이에는 절연층(24)이 형성되어 있다.
또한, 신호 접지 페어 전송 선로(30)는 절연층(21)을 협지하여 상호 평행하게 배치된, Al 등의 금속층으로 이루어지는 신호선(31)과 접지선(32)으로 구성되어 있다. 접지선(32)과 반도체 기판(1)과의 사이에는 절연층(24)이 형성되어 있다.
전원 접지 페어 전송 선로(20) 및 신호 접지 페어 전송 선로(30)는 접속 컬럼의 세로 구조에서도 전송 선로 구조를 형성하며, 드라이버 트랜지스터(10)의 전극에 접속되어 있다. 즉, 전원 접지 페어 전송 선로(20)에서는 전원선(22)의 접속 컬럼(22a)과, 접지선(23)의 접속 컬럼(23a)에 대해서도 세로 방향으로 페어 전송 선로를 형성하고 있다. 접속 컬럼(22a)은 드라이버 트랜지스터(10)의 전원 전극인 드레인층(3)에 접속되며, 접속 컬럼(23a)은 드라이버 트랜지스터(10)의 기판 접지 전극인 P+층(7)에 접속되어 있다. 또한, 접속 컬럼(22a)은 절연층(21, 24)에 형성된 비아 홀에 매립된 금속 등으로 형성되며, 접속 컬럼(23a)은 절연층(24)에 형성된 비아 홀에 매립된 금속 등으로 형성되어 있다.
또한, 신호 접지 페어 전송 선로(30)에서는 신호선(31)의 접속 컬럼(31a)과, 접지선(32)의 접속 컬럼(32a)에 대해서도 세로 방향으로 페어 전송 선로를 형성하고 있다. 접속 컬럼(31a)은 드라이버 트랜지스터(10)의 출력 전극인 소스층(4)에 접속되며, 한편 접속 컬럼(32a)은 드라이버 트랜지스터(10)의 기판 접지 전극인 P+층(8)에 접속되어 있다. 또한, 접속 컬럼(31a)은 절연층(21, 24)에 형성된 비아 홀에 매립된 금속 등으로 형성되며, 접속 컬럼(32a)은 절연층(24)에 형성된 비아 홀에 매립된 금속 등으로 형성되어 있다.
상술한 구조에 따르면, 기생 인덕턴스 Ls=0를 달성할 수 있다. 또한, 접속 컬럼 부분의 드레인 전계나 소스 전계가 게이트 전극에 영향을 주지 않도록, 전원 접지 페어 전송 선로(20)와 게이트 전극(6) 간의 거리가, 전원 접지 페어 전송 선로(20)의 전원선(22)과 접지선(23) 간의 거리보다 큰 것이 바람직하다. 마찬가지로, 신호 접지 페어 전송 선로(30)와 게이트 전극(6) 간의 거리가, 신호 접지 페어 전송 선로(30)의 신호선(31)과 접지선(32) 간의 거리보다 큰 것이 바람직하다. 이것에 의해, 드레인층(3) 및 소스층(4)의 확산 깊이를 얕게 하는 것과 아울러, 근접 효과를 상당히 방지할 수 있다.
도 4는 상기 구성의 전원 공급 구조를 이용한 드라이버 리시버 회로의 회로도이다. 드라이버 트랜지스터(10)가 온 되면, 전원 접지 페어 전송 선로(20)에 축적되어 있는 전하가 신호 접지 페어 전송 선로(30)로 방출된다. 관성이 0, 즉 전자파 속도로 전하가 신호 접지 페어 전송 선로(30)에 공급되며, 다음 단의 리시버 트랜지스터(40)를 향한다. 리시버 트랜지스터(40)에는 마찬가지의 구조의, 전원 접지 페어 전송 선로(41) 및 신호 접지 페어 전송 선로(42)가 접속되어 있다. 이것은 1 전원 1 드라이버의 예이다. 신호 접지 페어 전송 선로(30)의 Zo=100Ω으로 하면, 수도 파이프 논리로, 전원 접지 페어 전송 선로(20)의 특성 임피던스 Zop가 100Ω 이상이 충분하다. Imax=Vdd/100Ω의 최대 전류가 얻어진다.
그러나, 램프 모델로부터 보았을 때 드라이버 트랜지스터(10)의 온 저항 Ron이 500Ω이었다고 하면, 신호 전압 V는 V=VddRT/(Ron+RT)=0.17Vdd로 되며, Vdd=1V 내지 V=0.17V로 된다. 10㎓ 스위치 동작의 드라이버 트랜지스터(10)의 신호 레벨로서는 허용 범위이다. Ron=250Ω이면 Vdd=0.5V에서 마찬가지의 진폭이 얻어진다. 여기서, RT는 종단 저항의 저항값이며, Vdd는 전원 전압이다.
만일, 8 드라이버를 전원 접지 페어 전송 선로에 연결할 때에는 ZOP=100Ω/8=12.5Ω이라고 하면 원리적인 문제는 해결된다. 여기서, 전송 선로의 각종 구조를 도시하면 도 5와 같이 된다. 도 5a는 페어 배선을 한 평면 상에 배치한 페어 코플래너 선로이며, 도 5b는 3개의 배선을 한 평면 형태로 배치하고, 양단의 페어 배선을 공통 접속한 가이드 공통 플래너 선로이고, 도 5c는 페어 배선을 상하로 평행하게 중첩한 스택 페어 선로이며, 도 5d는 3개의 배선을 상하로 평행하게 중첩하여, 상하의 배선을 공통 접속한 가이드 스택 페어 선로이다. 어떠한 구조에서도, 배선이 균질한 절연층 내에 매립되어 있는 것이 중요하며, 이러한 구조에서는 s=d/2이어도 인접 페어 선로의 영향은 거의 없다는 일견 믿을 수 없는 상태를 나타낸다. 여기서, s는 전송 선로간의 거리, d는 전송 선로의 배선간 거리이다.
페어의 진행파 전자파(TEM파)에 대하여, 인접된 것은 진행파의 형태를 나타내고 있지 않기 때문이다. s>d/2라는 조건이 지켜지면 된다. 전송 선로란 그만큼 유리한 에너지 전달 구조라 할 수 있다.
다음으로, 복수 드라이버의 전원 공급 구조에 대하여 설명한다. 간단히 나타내기 위해, 3 드라이버의 전원을 생각한다. 도 6은 3 드라이버로의 전원 공급 구조를 도시하는 등가 회로도이다. 또한, 도 7은 스택 페어 선로로 만든 3 드라이버의 전원 접지 페어 전송 선로의 일례를 나타내는 도면이다.
참조 부호 50은 원 전원 접지 페어 전송 선로이며, 참조 부호 51, 52, 53은 원 전원 접지 페어 전송 선로(50)로부터 분기한, 분기 전원 접지 페어 전송 선로이다. 참조 부호 55, 56, 57은 각각 분기 전원 접지 페어 전송 선로(51, 52, 53)에 접속된 드라이버 트랜지스터이다. 참조 부호 58, 59, 60은 각각 드라이버 트랜지스터(55, 56, 57)에 접속된 신호 접지 페어 전송 선로이다.
도 6 및 도 7로부터 알 수 있는 바와 같이, 3 드라이버가 동시에 온되며, 전원 전하를 방출할 때에는 마치 1 드라이버가 동작한 것과 같이, 3개의 분기 전원 접지 페어 전송 선로(51, 52, 53)의 합류 부분의 특성 임피던스가 정합되어 있기 때문에 문제가 없다. 여기서, 원 전원 접지 페어 전송 선로(50)의 특성 임피던스 Z0ps=16.6Ω이며, 각 분기 전원 접지 페어 전송 선로(51, 52, 53)의 특성 임피던스 Z0pt는 모두 50Ω이다.
이 특성 임피던스의 정합 조건을 일반화하면, Z0ps=Z0pt/n이 된다. 여기서, n은 분기 전원 접지 페어 전송 선로의 수이다. 각각의 분기 전원 접지 페어 전송 선로는 동일한 특성 임피던스 Z0pt를 갖는 것으로 한다. 이 3 드라이버의 예에서는 n=3이다. 이 때, 분기 전원 접지 페어 전송 선로(51, 52, 53)의 원 전원 접지 페어 전송 선로(50)로의 합류 부분에서의 전자파의 에너지 반사율 Γ는 다음 식으로 정의되며, 제로로 된다.
Γ=(Z0pt/n-Z0ps)/(Z0pt/n+Z0ps)=O
또한, 이 에너지 반사율 Γ가 10% 이하이면, 전원 설계상 허용가능하다. 따라서, 이 점을 고려하면 이하의 조건이 만족되면 된다.
Z0ps≤Z0pt/n≤1.2Z0ps
즉, 1.2Z0ps=Z0pt일 때,
Γ=(1.2Z0ps-Z0ps)/(1.2Z0ps+Z0ps)=0.2/2.2=0.091로 되어, 에너지 반사율 Γ는 10% 이하로 된다.
전자파의 형태를 시뮬레이션 모델로 보면 도 8a, 8b와 같이 된다. 도 8a는 시뮬레이션 모델을 나타내는 도면이며, 도 8b는 시뮬레이션 모델에 의한 표면 자계 분포도이다. 자계 변화가 큰 곳이 전류 변화가 큰 곳으로 해석할 수 있다.
각 드라이버 트랜지스터(55, 56, 57)의 온 저항이 Ron=200Ω이므로 포트 P1, P2, P3에 도달한 순간에 신호선측은 큰 반사를 하기 때문에, 이들 트랜지스터가 온된 순간부터 전자파가 양 사이드로 전파하는 것처럼 보인다. 여기서, 포트 P1, P2, P3은 시뮬레이션 상의 측정점이다. 진행파가 원 전원 접지 페어 전송 선로(50)로 합류한 후에도 전자파는, 거의 그대로 진행하고 있는 형태를 알 수 있다.
그러나, 3개의 드라이버 트랜지스터(55, 56, 57)가 랜덤하게 동작하면, 합류 부분은 각각의 드라이버 트랜지스터로부터 보았을 때 특성 임피던스가 1/3로 보이기 때문에, 방출 전자파 진행파에서는 67%의 마이너스 반사가 발생한다. 도 9는 3개의 드라이버 트랜지스터(55, 56, 57) 중, 2개의 트랜지스터가 선행하여 온된 경우, 도 8a, 8b와 마찬가지의 시뮬레이션 결과를 나타내는 도면이다. 이 도 9로부터, 이 반사 전자파가 우측 2개의 신호선측으로 전해지는 형태를 알 수 있다. 분기 전원 접지 페어 전송 선로(51, 52, 53)가 합류한 원 전원은 중간 전압이 된다. 이것 자체는 문제되지 않지만, 분기한 전원 접지 페어 전송 선로를 전파하는 진행파의 시간에 따른 확산이 커져서, TEM 모드가 붕괴되는 결과, 커플링이 약하게 되어 전자파 방사나 주위에 영향을 미치어 공진을 일으키는 문제가 발생한다.
다음으로, 분기 전원 접지 페어 전송 선로(51, 52, 53)보다 굵은 원 전원 접지 페어 전송 선로(50)가 보다 낮은 특성 임피던스 Z0ps(6.33Ω)를 갖고 있다는 조건에서, 마찬가지의 시뮬레이션을 행하였다. 이 결과를 도 10a, 10b에 나타낸다. 굵은 원 전원 접지 페어 전송 선로(50)의 전자파의 TEM 전송 모드는 그다지 붕괴되지 않고, 양호한 전원 상태인 것을 나타내고 있다. 그러나, 3개의 드라이버 트랜지스터가 온되는 타이밍이 어긋난 시뮬레이션 결과는 도 11에 도시한 바와 같이, 도 9보다 더 나쁜 상태로 되어, 진행파라고는 할 수 없는, 흐트러진 전자파 상태로 되는 것을 알 수 있다. 플레인 형태의 전원 접지의 변동은 이 도 11에 도시한 바와 같이 되어, TEM 진행이 완전히 붕괴되어, 와전류 등의 공진이 여기저기에서 발생한다. 이것은, 일반적으로 잘 알려져 있는 수백 ㎒보다 높은 클럭 주파수를 갖는 보드에서는, EMI의 대부분이 전원 접지 플레인 구조로부터 나온다는 개념과 관련이 있다.
여기서, 전기 신호 에너지는 전기력선, 자력선의 발생과 등가이며, 그 전자계가 전기 신호 에너지의 진행 방향에 직각인 전달면 방향으로만 넓어지고 있는 진행파를 TEM파(Transverse Electromagnetic Wave)라 부른다. 이것은 전송 선로에 신호가 흐를 때의 이상 형태이며, 에너지가 외부로 누설되지 않는 형태가 된다. 도 8의 시뮬레이션 결과에 따르면 TEM파가 유지되는 것을 알 수 있다. 전원 접지 페어 전송 선로의 채용에 의해 Ls=0이 실현 가능하여 이상 전원에 근접한다. 그러나, 전원 접지 페어 전송 선로의 임피던스 부정합 문제, 즉 TEM파를 유지하는 것이 불가능하다고 생각되어 지금까지 채용이 미뤄졌다.
따라서, 드라이버 트랜지스터가 랜덤한 타이밍에서 동작하고, 수많은 분기를 갖는 전원 공급 구조에서, 진행파가 흐트러지지 않도록 하기 위해서는 전송 선로의 특성 임피던스가 가능한 한 부정합이라고 느끼지 않는 네트워크 배선이 적합하다. 그 일례를 시뮬레이션으로 나타내면 도 12a, 12b와 같이 된다.
이것은 트랜지스터의 저항을 200Ω에서 5Ω으로 바꾸어 실제 트랜지스터가 없는 선로에서 포트 P1으로부터 전하를 방출하는 시뮬레이션이다. 제1차 진행파의 다음에 제2차 진행파, 또한 제3차 진행파가 발생하는 것과 같이, 시간에 대하여 간격이 늘어나는 형태가 되지만, 특성 임피던스가 50Ω에서 3.5Ω으로 변화하여도 TEM파가 붕괴하지 않게 된다.
임피던스 부정합을 그다지 일으키지 않는 네트워크 배선으로 되어 있는 50Ω의 배선으로부터 출발하여, 75Ω을 갖는 2개의 배선으로 분기한다. 50Ω의 배선으로부터 보았을 때, 이 분기된 배선은 37.5Ω으로 보이게 되어, 에너지 반사율 Γ는-14.3%로 된다(Γ=(50-37.5)/(50+37.5)). 다음 분기 배선은 55Ω을 가지며 진행파의 에너지 반사율 Γ는 -15.3%로 된다(Γ=(75-55)/(75+50)). 그리고, 양단의 2개의 배선은 확대 배선(35Ω으로까지 작아짐)으로 평행 직선부에 접속한다. 그리고, 이 평행 직선부는 20Ω을 가지며 60° 확대 각도를 가지고, 3.5Ω을 갖는 원 전원 접지 페어 전송 선로(50)에 합류한다. 이 구조에서 알 수 있는 것은 전자파 진행이 큰 반사가 없이 전체로서 진행하고, 반사 에너지도 불연속 부분(배선의 분기 부분)까지의 배선 길이가 동일하기 때문에, 복귀 시간이 동일하여, 2차파 및 3차파로서 반사파도 TEM파로 된다는 것이다.
상술한 배선 구조 개념을 일반화하면 불연속부의 반사 에너지 반사율을 비교적 작게 취하는 것이며, 바람직하게는 에너지 반사율 Γ는 -20% 이하이다. 이러한 형태로 네트워크 배선을 조합하여, 점점 저 특성 임피던스로 시프트하는, 어떠한 경로를 통하여도 합류층인 원 전원 접지 페어 전송 선로(50)로 도달하는 시간을 동일하게 하는, 불연속부의 반사 시간을 전부 동일하게 갖는 네트워크로 한다.
5 입력의 바람직한 일례를 도 13에 도시한다. 5개의 분기 전원 접지 페어 전송 선로(61a∼61e)는 각각 드라이버(도시 생략)에 접속되어 있다. 이들 분기 전원 접지 페어 전송 선로(61a∼61e)의 각각의 단자로부터, 원 전원 접지 페어 전송 선로(50)를 향해, 방사형으로 5개의 페어 전송 선로가 넓어져서 네트워크 배선(62)을 구성하고 있으며, 이 네트워크 배선(62)이 원 전원 접지 페어 전송 선로(50)에 합류하고 있다.
분기된 5개의 특성 임피던스는 드라이버측에 접속되어 있는 특성 임피던스(드라이버 접속부를 50Ω으로 함)의 5배 이하(5개의 분기를 위해 250Ω 이하) 내지 3.5배 이상(175Ω, 마이너스 반사 -17.6%)이 바람직하다. 이 예에서는 합류 후의 원 전원 접지 페어 전송 선로(50)가 갖는 특성 임피던스는 3Ω이다. 그러나, 이 특성 임피던스는 50Ω/5개=10Ω이어도 충분하며, 선 폭은 도 13의 약 1/3 폭이어도 된다.
여기서, 네트워크 배선(62)에는 많은 교점이 있지만, 각각의 교점에서 특성 임피던스가 정합되어 있는 것이 바람직하다. 각각의 교점에서는 2개의 배선이 교차하고 있기 때문에, 교점을 향해 들어오는 입력 배선 2개와, 교점으로부터 나가는 출력 배선 2개가 존재하게 된다. 이들 2개의 입력 배선의 평균 특성 임피던스를 Zin으로 하며, 2개의 출력 배선의 평균 특성 임피던스를 Zout으로 하면, Zin=Zout이면, 에너지 반사율 Γ=(Zout-Zin)/(Zout+Zin)=0으로 된다. 또한, 에너지 반사율 Γ가 10% 이하인 것을 허용하면, (Zout-Zin)/(Zout+Zin)≤10%이면 되게 된다. 따라서, Zin≤Zout≤1.2Zin이면, 이 조건을 만족한다. Zin은 상기 예에서는, 분기 전원 접지 페어 전송 선로측의 배선의 특성 임피던스이며, Zout은 원 전원 접지 페어 전송 선로(50)측의 배선의 특성 임피던스이다. 이것에 의해, 네트워크 배선(62)에서, 전체적으로 진행파의 극단적인 반사가 발생하지 않아, 와전류의 발생이 방지된다.
도 13에서는 각 분기 전원 접지 페어 전송 선로(61a∼61e)로부터 분기된 네트워크 배선(62)의 각 배선이 동일한 길이의 배선으로는 되어 있지 않지만, 각도가 작은 배선은 곡율을 이용하여 동일한 길이의 배선으로 하는 것은 가능하다. 이것을 3 합류 구조로 도시하면 도 14와 같이 된다. 즉, 3개의 분기 전원 접지 페어 전송 선로(63a, 63b, 63c)의 각각의 단자로부터, 원 전원 접지 페어 전송 선로(50)를 향해, 방사형으로 3개의 전송 선로가 넓어져서 네트워크 배선(64)을 구성하고 있으며, 이 네트워크 배선(64)이 원 전원 접지 페어 전송 선로(50)에 합류하고 있다. 그리고, 네트워크 배선(64)의 각 배선이 동일한 길이의 배선으로 되어 있다. 또, 도 13에서 합류부를 상술한 바와 같이 1/3 폭으로 하면, 확대 각도가 작기 때문에, 직선 접속이어도 거의 동일한 길이의 배선으로 간주할 수 있다.
그런데, 또 다른 합류 구조를 도시하면 도 15와 같이 된다. 이 구조는 도 14의 구조를 보다 발전시켜, 각 3개의 분기 전원 접지 페어 전송 선로(63a, 63b, 63c)에, 네트워크 배선(65a, 65b, 65c)을 더 접속한 것이다. 이것을 반복해 감으로써 자유로운 설계를 할 수 있다.
다음으로, 굵은 페어 전송 선로의 절곡을 행하기 위해서는 고안을 필요로 한다. 각도가 작은 절곡은 분기 배선을 사용하여 이들을 동일한 길이로 함으로써 비교적 용이하다. 일례를 나타내면 도 16과 같이 된다. 전원 접지 페어 전송 선로(66)는 6개의 분기 배선(67)을 사용하여 절곡되고 있다. 이것은 절곡 각도가 45°인 예이다.
페어 전송 선로가 직각으로 구부러질 때에는 도 17에 도시하는 구조가 일례로 된다. 스택 페어 구조에서는 2층 배선 페어를 사용하고 있기 때문에, 직각으로 구부러질 때에는 다른 층의 2층 배선 페어로 바뀐다. 예를 들면, 1층 배선(70), 2층 배선(71)의 페어가, 3층 배선(72), 4층 배선(73)의 페어로 변한다. 비아홀(74)은 1층 배선(70)과 3층 배선(72)을 접속하기 위한 비아 홀이며, 비아 홀(75)은 2층 배선(71)과 4층 배선(73)을 접속하기 위한 비아 홀이다. 이 때, 각각의 비아 홀(74, 75)에 대응하여, 페어의 상대 배선을 피하는 안티 비아 홀(76)을 형성할 필요가 있다.
비아 홀(74, 75, 76)은 피치가 미세할 수록 바람직하며, 상기한 바와 같이 플러스 마이너스 20% 정도의 반사를 허용하기 때문에 설계 가능한 범위로 된다. 비아 홀 페어가 지그재그로 배치되어 있기 때문에, 세로 구조도 전송 선로로서 유지되어 있다.
각 드라이버 트랜지스터가 온되는 타이밍에서, 각각의 반사파를 포함하여 무수한 TEM 모드 진행파가 진행된다. 주의해야 할 점은 분기 등에서 발생하는 반사가 진행파 주파수와 공진하는 구분(區分)이 되지 않도록 해야 한다. 분기 네트워크의 최대 치수가 진행파 주파수의 1/4 파장을 넘지 않으면 무방하다.
또한, 본 발명에는 진행하는 주파수의 1/4 파장 미만의 길이의 분기 네트워크를 규정하는 것도 포함된다. 반사 공진하지 않은 조건 하에서, TEM 모드로 진행하고 있는 한, 전자 에너지의 외부로의 누설은 없다. 즉, 전원 접지로부터의 전자 방사는 없게 된다. 이것으로서, EMI의 문제가 완전히 해결되게 된다.
그러나, 매우 복잡한 분기를 요구하게 되면 제조 프로세스가 복잡해진다는 결점이 있다. 따라서, 전원 접지 페어 전송 선로의 분기부에 캐패시터 전송 선로를 그 상하 선로 사이에 부가하고, 거기에 흐르는 고주파 전류의 일부를 직류 저항으로 제거하는 수단을 생각할 수 있다. 그것을 나타내면 도 18과 같이 된다.
도 18a는 전원 접지 페어 전송 선로의 분기부를 도시하는 사시도이며, 도 18b는 원 전원 접지 페어 전송 선로(50)의 단면도이다. 도 18a에서는, 원 전원 접지 페어 전송 선로(50)는 분기된 2개의 분기 전원 접지 페어 전송 선로(51, 52)만을 나타내며, 또 하나의 분기 전원 접지 페어 전송 선로(53)에 대해서는 도면을 보기 쉽게 하기 위해 생략되어 있다.
원 전원 접지 페어 전송 선로(50)를 지나고 있는 충격파적인 진행파의 고주파 성분 에너지를 흡수하기 위해서는 열 에너지로 바꾸는 방법밖에 없다. 즉, 직류 저항을 삽입할 수밖에 없다. 그러나, 직류 전류를 소비할 수는 없다. 따라서, 도 18과 같이, 분기하는 앞의 원 전원 접지 페어 전송 선로(50)의 전원선(50a)과 접지선(50b) 간에, 2개의 캐패시터 전극(81, 82)을 인접하여 삽입하고, 또한 캐패시터 전극(81, 82) 간을 저항(83a, 83b)으로 접속하고 있다. 이와 같이 하면, 원 전원 접지 페어 전송 선로(50)를 지나고 있는 충격파적인 진행파의 고주파 성분은 캐패시터 전극(81, 82)에 유입된다. 이 고주파도 진행파이며, 저항(83a, 83b)에 유입되어 흡수된다. 캐패시터 전극(81, 82)의 양단은 개방으로 인해 반사를 반복할 때마다 종단 저항에 흡수되기 때문에, 이곳을 통과하는 진행파의 고조파 성분의 고주파만큼 흡수되게 된다. 고주파 성분의 에너지는 단시간에 응집되어 있는 것이며, 일반적으로 작은 에너지이다.
진행파의 반사를 방지하기 위해, 도 19에 도시한 바와 같이, 특성 임피던스의 정합을 도모하기 위한 구성이 필요하게 된다. 즉, 분기 전원 접지 페어 전송 선로(51, 52, 53)가 합류한 선로 폭의 합계보다, 원 전원 접지 페어 전송 선로(50)의 선로 폭 쪽을 가늘게 해야 한다. 그것은 캐패시터 전극(81, 82)을 설치하였으므로 특성 임피던스가 작아지게 되기 때문이다.
또한, 캐패시터 전극(81, 82)의 종단부는 특성 임피던스가 높아지기 때문에, 선로 폭을 넓게 취할 필요가 있다. 이 때문에, 도 19에 도시한 바와 같이, 원 전원 접지 페어 전송 선로(50)에, 축소부(84) 및 확대부(85)를 설치하는 것이 필요하다. 이 축소부(84) 및 확대부(85)의 길이는 진행파의 상승 시간 tr로부터의 전송 지연이 1/7 시간 이하로 한다. 도 13∼도 17에 나타낸 바와 같은 정합된 전송 선로의 분기 합류보다 고조파가 감소되기 때문에, 이 축소부(84) 및 확대부(85)의 영향은 적어진다.
상기 축소부(84) 및 확대부(85)를 설치하는 번잡함을 피하기 위해, 도 20과 같은 구조를 생각할 수 있다. 도 20a는 칩 내에 캐패시터 저항 회로를 설치한 구조를 도시하며, 도 20b는 프린트 배선판에 외부 부착된 캐패시터 저항 회로를 설치한 구조를 도시하고, 도 20c는 도 20b의 평면도를 도시하고 있다.
도 20a, 도 20b, 도 20c에서, 원 전원 접지 페어 전송 선로(50)는 분기된 2개의 분기 전원 접지 페어 전송 선로(51, 52)만을 나타내며, 또 하나의 분기 전원 접지 페어 전송 선로(53)에 대해서는 도면을 보기 쉽게 하기 위해 생략한다.
도 20a의 구조에서, 분기되기 바로 앞의 원 전원 접지 페어 전송 선로(50)의 전원선(50a)과 접지선(50b) 사이에, 2개의 캐패시터(91, 92)가 직렬로 삽입되며, 또한 2개의 캐패시터(91, 92)를 직렬로 접속하는 저항(93)이 설치되어 있다. 보다 상세하게는, 원 전원 접지 페어 전송 선로(50)의 전원선(50a)으로부터 인출된 인출부(97)와 캐패시터(92)의 한쪽 전극이 세로 컬럼(94)에 의해 접속되며, 한편 접지선(50b)으로부터 인출된 인출부(95)와 캐패시터(91)의 한쪽 전극이 세로 컬럼(96)에 의해 접속되어 있다. 캐패시터(91, 92)는 세로 구조로 되어 있지만, 동일한 층 내에 병렬하는 구조이어도 된다.
또한, 도 20b의 구조에서, 분기되기 바로 앞의 원 전원 접지 페어 전송 선로(50)의 전원선(50a)과 접지선(50b) 사이에, 2개의 외부 부착된 칩 캐패시터(101, 102)가 직렬로 삽입되며, 2개의 칩 캐패시터(101, 102)를 직렬로 접속하는 외부 부착 저항(103)이 설치되어 있다.
도 19 및 도 20의 캐패시터 용량은 전송 선로의 그 부분의 길이(도 20c의 길이 L에 상당)의 용량의 50배 이상이면 되고, 큰 용량은 필요가 없다. 프린트 배선판 치수법에서 특성 임피던스 ZOP=10Ω으로 하면, 선로 폭은 0.5㎜로 되며, 페어 선로 간의 절연층 두께는 30㎛로 되고, 0603 사이즈의 칩에서는 L=약 1㎜이기 때문에, 0.7㎊으로 된다. 한쌍의 캐패시터의 용량은 35㎊이면 충분하다.
예를 들면, 10㎓의 진행파(클럭 주파수와 동일하지만 그것보다 높은 고조파를 포함함)로 하면, 임피던스 Z는 1/(2π×10G×35p)=0.45Ω으로 되며, 고주파는 여기서 거의 열이 되어 소비시키는 분기 회로를 부가한 것이 된다. 주파수가 1㎓ 오더이면 캐패시터 용량은 길이 L의 전송 선로에 의한 용량의 500배이면 된다. 칩 내의 L은 작기 때문에, 칩 내 캐패시터는 필연적으로 더 작아도 된다. 저항은 Z와 등가이면 되지만, 순시 발열을 피하기 위해, 임피던스 Z의 100배 정도의 50Ω까지의 범위로 조정이 가능하다.
원 전원 접지 페어 전송 선로(50)를 지나고 있는 충격파적인 진행파의 고주파 성분 에너지를 흡수하기 위한, 또 다른 양호한 구조로서, 원 전원 접지 페어 전송 선로(50) 내의 고주파 진행파를 방향성 결합기(110)(방향성 커플러)로 밀어내어, 그 결합기의 종단에 정합 저항을 설치하는 구조가 있다. 그 구조를 도 21에 도시한다. 도 21a는 방향성 결합기(110)가 설치된 전원 접지 페어 전송 선로(50)를 도시하는 평면도이며, 도 21b는 도 21a의 X-X선을 따른 단면도이다.
분기 전원 접지 페어 전송 선로(51, 52)로 분기되기 바로 앞의 원 전원 접지 페어 전송 선로(50)에 인접하여 방향성 결합기(110)가 설치되어 있다. 방향성 결합기(110)도 원 전원 접지 페어 전송 선로(50)와 동일한 구조의 페어 선로로 구성되며, 갭 g만큼, 원 전원 접지 페어 전송 선로(50)로부터 이격하여 설치되어 있다. 원 전원 접지 페어 전송 선로(50) 및 방향성 결합기(110)는 절연층(111) 내에 매설되어 있다. 또한, 방향성 결합기(110)의 페어 선로 사이에는 종단 저항(112)이 접속되어 있다.
이 구조에 따르면, 고주파 에너지만 방향성 결합기(110)로 밀어내고, 직류는 원 전원 접지 페어 전송 선로(50)로부터, 분기 전원 접지 페어 전송 선로(51, 52)에 접속된 드라이버로 감쇠없이 통과한다. 본 실시예에서는, 방향성 결합기의 일례로서 의사 TEM 선로를 나타내었다. 이 선로의 도체 두께 t에 대하여 갭 g가 동등하거나 그것보다 작으면 ㎓ 주파수 에너지는 방향성 결합기(110)로 이동한다.
마지막으로, 원 전원 접지 페어 전송 선로(50)가 원 전원에 도달하는 부분을도 22를 참조하여 설명한다. 바이패스 캐패시터인 칩 캐패시터(120)가 원 전원 접지 페어 전송 선로(50)의 종단의, 복수의 단자에 다수 접속되어 있다. 그 일부 전원선(50c) 및 접지선(50d)이 도출되어, 전해 컨덴서(121) 등의 대용량 컨덴서를 지나서 전원 회로(도시 생략)에 연결된다.
물론, 칩 캐패시터(120) 대신 매립 캐패시터이어도 되며, LSI 칩 내에서는 반도체 내에 설치된 균질한 접속 단자를 갖는 캐패시터 열로 연결되는 방법을 취한다. 칩 캐패시터(120)의 용량은 1㎋ 내지 100㎋ 정도로 복수 단부면 전체에 배열되어 있으며, 전체적으로 공급처의 최대 전류 용량에 적당하다는 종래 개념으로 충분하다.
그런데, 상기 구조에서, 전자 진행파를 생각해보자. 원 전원 접지 페어 전송 선로(50)에 접속된 드라이버 트랜지스터의 스위칭 속도로 전하가 방출되고, 그 드라이버 트랜지스터의 온 저항 Ron과 Vdd로 결정되는 전류 I=Vdd/Ron=1V/200Ω=5㎃가 흐른다. 이것이 허용 최대 전류 Imax=Vdd/ZOP=1V/50Ω=20㎃보다 작으면 아무리 트랜지스터 스위치가 빨라도 즉응성이 있다. 현재, 드라이버 트랜지스터가 30㎰로 스위치된다고 하면, 전류 구배 di/dt는 di/dt=5㎃/30㎰=0.17×109A/s로 되기 때문에, 전술한 0603형 Ls=270pH인 칩 캐패시터(120)에서는 vdrop=46㎷/드라이버로 되어 복수의 드라이버 트랜지스터를 구동할 수 없었다. 현재, 종단 저항 50Ω인 리시버 회로를 구동하는 전류의 형태를 모식적으로 도시하면, 도 23a와 같이 된다.
허용 최대 전류 Imax이하의 조건에서, 급격한 파형이 그대로 원 전원 접지 페어 전송 선로(50)에 전해지지만, 분기 확대 배선층에서 반사를 반복함으로써 에너지의 시간에 따른 확대가 행해져서, 도 23b에 나타낸 바와 같이, tr=30㎰가 10배 이상으로 되는 것은 간단히 상상할 수 있다. 그러나, 이러한 형태가 되어도 TEM 모드는 유지되어 있으며 굵은 배선이며 전하 분포도 얇게 된다.
도 22의 원 전원 접지 페어 전송 선로(50)의 종단에서는 전류를 바이패스 캐패시터인, 5개의 칩 캐패시터(120)에서 입력받고 있기 때문에, 전류는 1/5로 분할되어 1개의 칩 캐패시터(120)측에서 본 전류 구배는 di/dt=1㎃/300㎰=3.3×106A/s가 된다.
여기서의 전압 저하 vdrop=3.3×106A/s×270pH=0.9mV라는 낮은 값에서 문제가 되지는 않는다. 다수의 드라이버 트랜지스터가 랜덤하게 이러한 진행파를 독립적으로 종단에 보내어도, 합성파는 오히려 평균화되어 문제는 작아진다. 리세트 등의 64 비트 동시 전환 시에도 분기 네트워크의 다소의 비대칭성으로 스큐가 발생하여, 10 비트 동시 전환 정도의 문제로 된다. 상기 계산예에서는 vdrop=0.9㎷×10=9㎷가 되어 문제가 발생하지 않는다. 상기 계산예 Ron=500Ω의 예에서는 64 비트 공급 에너지가 스큐없이 원 전원에 도달하여도 문제가 발생하지 않는다.
진행파가 원 전원의 단부면에 도달하였을 때, 열을 이루어 대기하고 있는 칩 캐패시터(120)의 특성 임피던스는 어떻게 보이지를 살펴보자. 실질적으로 매우 넓은 면적에서 전원 접지 페어가 커플링되어 있기 때문에, 그 특성 임피던스는 매우 작아서 수십 내지 수백 mΩ 오더로 된다. 원 전원에 도달하는 원 전원 접지 페어 전송 선로(50)의 특성 임피던스는 수 Ω이어서, 거의 마이너스 전반사가 발생한다.
즉, 고주파 에너지에 대하여 쇼트단인 것처럼 보인다. 전류는 진행파를 제거하도록 역류하고, 전류 진행파에 따른 전압 저하는 고전압 파형으로 되어 전압 저하를 제거한다. 이러한 진행파가 드라이버를 향해 진행하여, 원 전원 접지 페어 전송 선로(50)의 LC 사다리 회로의 부족한 전하를 충전하는 기능으로 된다. 이 때에도, TEM파가 흐트러지지 않아, 전하 에너지는 원 전원 접지 페어 전송 선로(50)로부터 외부로 나가지 않는 전자파 상태를 유지하면서 충전에 기여할 수 있다.
다음으로, 다른 전원 공급 구조에 대하여 설명한다. 굵은 배선을 절곡하는 설계는 어렵다. 가능한 한 합류는 피하여, 가는 배선 그대로 전원 접지 페어 전송 선로로 통과하고, 마지막으로 굵은 배선으로 집합한다는 조건이 바람직하다. 도 24는 그와 같은 전원 공급 구조를 제공하는 플립 칩을 나타내는 도면으로, 도 24a는 플립 칩의 패턴 레이아웃이며, 도 24b는 부분 확대도를 나타내고 있다.
칩(130) 상의 인접 페어 선로(131)는 전원선과 접지선이 인접 배치되어 이루어지며, 외부 4 분할×4의 추출 구조로 접속되어 있다. 도면이 번잡해지기 때문에, 합류를 위한 배선은 생략하고, 도 24b에 일부만 추출하여 도시하고 있다. 칩(130) 상의 인접 페어 선로(131)는 도 24b에 도시한 바와 같이, 컬럼(132)에서 칩(130)의 내층 배선으로부터 추출되고 있다(이 내층 배선은 생략).
그리고, 인접 페어 선로(131)는 각 범프(133)를 통해 각 분기 전원 접지 페어 전송 선로(134)에 접속되며, 또한 이 각 분기 전원 접지 페어 전송 선로(134)가 굵은 원 전원 접지 페어 전송 선로(135)에 합류되어 있다.
칩(130)의 주변 2열의 범프(136)는 신호선용이며, 통상의 배선이 행해지지만, 여기서는 범프(136)만을 나타내고 배선은 생략한다. 칩(130) 상의 인접 페어 선로(131)는 도 24a의 아래에 도시한 단면도와 같이, 어스펙트비가 큰 대향면이 확대되어 있는 배선 구조를 취하고 있지만, 이것은 일례를 나타낼 뿐이다.
도 24로 알 수 있는 바와 같이, 전원 접지 페어 전송 선로는 인출이 가능하면, 가능한 한 분리된 상태에서 원 전원의 가까이까지 인출하는 것이 바람직하다. 칩으로부터 나온 전원 접지 페어 전송 선로는 이미 칩 내에서 분기 합류가 행해지고 있으며, 진행파 전자 에너지의 시간 분산이 이루어져 있거나, 분기 캐패시터에서 에너지를 흡수하고 있다. 도 19, 도 20, 및 도 21은 전원 접지 진행파를 여기에서 받아들인 것이며, 이후의 접속은 직류적인 접속이어도 되어 도 22와 같이 임의의 부분 하나의 인출이어도 된다. 단, 평균 전류가 충분히 흐르는 도체 단면적이어야 한다.
다음으로, 칩(130) 내의 회로와 배선에 대하여 설명한다. 이미 N 채널형 드라이버 트랜지스터에 의한 드라이버 회로를 도시하였지만, 도 25와 같이 CMOS 드라이버나 다른 회로에서도 마찬가지로 전원 접지 페어 전송 선로의 접속 부분만을 고려하면 된다.
도 25는 드라이버 리시버 회로의 회로예를 나타내고 있다. 도 25에서, CMOS 드라이버(140)는 P 채널형 MOS 트랜지스터(141)와 N 채널형 MOS 트랜지스터(142)로이루어지는 CMOS 인버터 회로이며, 전원 접지 페어 전송 선로(143)가 그 전원, 접지 단자에 접속되어 있다.
또한, CMOS 드라이버(140)의 출력, 접지 단자에는 신호 접지 페어 전송 선로(144)가 접속되어 있다. 신호 접지 페어 전송 선로(144)의 신호선과 CMOS 드라이버(140)의 출력 단자 사이에는 덤핑 저항(145)이 접속되어 있다.
또한, 신호 접지 페어 전송 선로(144)에는 종단 저항(146)이 접속되어 있다. 신호 접지 페어 전송 선로(144)는 차동 리시버(150)의 차동 입력 트랜지스터(151, 152)의 게이트에 접속되어 있다. 차동 리시버(150)에는 다른 전원 접지 페어 전송 선로(153)로부터 전원이 공급되어 있다.
이 도 25의 드라이버 리시버 회로는 칩(130) 내에 있어도 비교적 긴 신호선을 가짐으로써, 신호 주파수 성분의 1/4 파장을 넘을 가능성이 있다. 그 때문에, 반사 공진을 억제하고 RC 지연을 방지하기 위해, 10㎓ 디지털 신호 레벨에서는 신호선은 전송 선로로 하며, 전송 선로 정합 저항을 포함시키지 않으면 안된다.
하나의 방법으로서, 차동 리시버(150)의 단부의 바로 앞에 신호 접지 페어 전송 선로(144)와 정합된 종단 저항(146)을 부가하여 에너지를 흡수하고, 열로서 방출함으로써 신호 반사를 0으로 억제한다. 만일, 종단 저항(146)을 부가하지 않는 구조이면, CMOS 드라이버(140)에 접속하는 덤핑 저항(145)과 CMOS 드라이버(140)의 온 저항 Ron의 직렬 저항을 신호 접지 페어 전송 선로(144)의 특성 임피던스와 동일하게 하면 된다.
이 때, 차동 리시버(150)의 단부는 전반사(리시버 게이트는 매우 작은 용량이기 때문에 실질적으로 전반사로 함)되기 때문에, 2배의 전압으로 되며, 또한 모든 신호가 전반사되기 때문에, 전원 접지 페어 전송 선로(143)로 에너지를 반환할 수 있는 이점이 크다.
이 에너지 반환은 통상의 전원 접지 접속에서는 전원 접지의 복잡한 변동을 증장시키게 되지만, 이 드라이버 리시버 회로에서는 TEM 진행파가 될 뿐이므로 문제가 되지 않는다. 어느 정도 긴 배선을 이러한 회로로 사용할 필요가 있는지를 생각해본다. 여기서, 긴 배선 즉, 1/4 파장의 계산을 표 1에 나타낸다. 전자파 속도별로 표시하고 있다.로 표시된다. 여기서, co는 진공 중의 광 속도,은 선로 공간을 둘러싸는 절연 재료의 비투자율,은 비유전률이다.
다음으로, 펄스 파형의 성질을 도 26에 따라 설명한다. 펄스는 정현파의 합성으로 이루어져 있다. 기본 정현파에 3배의 주파수를 갖는 25% 전후의 정현파, 5배의 주파수를 갖는 10% 정도의 정현파, 수%의 주파수를 갖는 7배 고조파, 1% 전후의 9배 고조파로 펄스 파형이 개략적으로 이루어져 있다. 스큐 레이트가 높을수록 고차 고조파의 성분이 커진다.
일반론으로서, 작은 에너지의 고조파이어도 공진 조건이 되면 에너지가 축적되어, 무시할 수 없는 크기로 되기 때문에, 1㎓의 펄스를 취급할 때에는 10㎓(펄스 클럭 주파수의 10배) 정현파의 고려가 필요한 것으로 되어 있다. 표 1은 그러한 관점에서 볼 때, 2열째의 상당 정현파를 기준으로 하여 고려하면 좌측 1열째의 클럭 주파수로 하고 있다.
1 ㎓ 클럭 주파수에서, 배선 길이는 SiO2내에서 5㎜로 된다. Symposium on VLSI Circuit의 Intel의 논문(D. Deleganes, et al, "Designing a 3㎓, 130㎚, Pentium4 Processor, "2002 Symposium on VLSI Circuit Digest of Technical Papers, CDROMO-7803-7310-3/O2, 2002.2)은 칩내 배선을 1.6㎜ 이내로 제한한 설계로 되어 있다. 이것을 뒷받침하는 자료이다. (Pentium은 인텔사의 등록 상표임 배선 길이는 10㎓의 펄스에서는 0.5㎜가 된다. 10㎓에서는 100㎓의 RF 회로와 동등한 주파수를 취급하거, 단독 정현파 또는 협대역 정현파를 취급하는 RF 설계로부터 합성파를 취급하는 설계는 매우 어렵게 된다.
이상의 전제 조건으로 칩 상의 배선의 설계를 제한해야 한다. 종래의 CAD툴로 행할 수 있는 일반적인 집중 상수 회로로 설계한 회로 블록(기능 블록)의 최대 배선 길이는 0.5㎜ 이하로 할 필요가 있으며, 기능 블록의 규모는 이 배선 길이로 제한된다. 회로 블록 간을 연결하는 배선(이것을 글로벌 배선이라 함)은 모두 도 4나 도 25의 전송 선로 구조로 해야 한다. 전체를 배선으로부터 시작된 설계로 하지 않으면 안된다.
그런데, 종래 설계의 집중 상수 회로 블록의 전원 접지는 종래 설계이어도 무방하지만, 그 집중 상수 회로 블록으로부터 나오는 전원 접지선은 본 발명의 구조를 적용한다. 즉, 전원 접지 페어 전송 선로로 하여, 특성 임피던스를 고려하면서 확대 합류시켜 간다. 글로벌 배선에 적용하는 드라이버 리시버 블록의 전원 시스템은 모두 본 특허의 구조를 적용하며, 트랜지스터의 소스 또는 드레인에 직접 접속되어 있는 것은 물론이다.
특히, 클럭 분배 회로는 신호선의 대칭 구조 전송 선로화(일례: 트리 구조) 뿐만 아니라 전원 접지 페어 전송 선로도 대칭 구조로 하여, 클럭 스큐를 최소한으로 하는 것을 포함하는 것으로 한다.
칩 내에서 합류한 굵은 배선을 끝으로 하여 직류 접속으로 하고자 할 때에는 도 22와 같이 굵은, 전원 접지 페어 전송 선로(50)의 배선 단부면에 칩 캐패시터(120)를 각각 협지하여 접속한다. 이 칩 캐패시터(120)는 칩 내에 형성된 pn 접합 캐패시터이어도 되지만, 바람직하게는 금속 대향 전극 구조의 캐패시터가 바람직하다. 그 이유는 이미 설명한 바와 같이, pn 접합 캐패시터 내의 캐리어 속도가 늦기 때문이다.
이상, 배선 구조에 대하여 상세히 설명하였지만, 드라이버 트랜지스터(10) 내에서의 전자파 진행을 원활히 하는 것이, 상술한 배선 구조와의 조합 및 고속 신호에 대응하는 전원 공급 구조를 얻기 위해서는 중요하다. 따라서, 도 3의 드라이버 트랜지스터(10)의 구조를 보다 개량한, 드라이버 트랜지스터(10A)의 구조에 대하여 도 27을 참조하여 설명한다.
도 3의 드라이버 트랜지스터(10)의 구조에서는 전원 접지 페어 전송 선로(20)의 접지선(23)은 드레인측의 P+층(7)에 컨택트하고 있으며, 신호 접지 페어 전송 선로(30)의 접지선(32)이 소스측의 P+층(8)에 컨택트하고 있다. 이 점은 동일하지만, 도 27의 드라이버 트랜지스터(10A)에 있어서는 P+층(7)과 P+층(8)이 드레인층(3)으로부터 소스층(4)에 이르는 영역 아래에 형성된 P+층(160)을 개재하여 상호 연결되어 있는 점이 다르다. P+층(160)은 P 웰(2)보다 고불순물 농도의 확산층에서 형성되며, P 웰(2)에 비해 저저항이다.
이 드라이버 트랜지스터의 기본 원리를 나타낸 것이 도 28이다. 전원 접지 페어 전송 선로(20)의 접지선(23)과 신호 접지 페어 전송 선로(30)의 접지선(32)이 저저항인 P+층(7, 8, 160)에서 연결되어 있기 때문에, 드라이버 트랜지스터(10A)가 온으로 되어, 채널 영역이 반전되고 전류 경로가 형성되면, 모든 부분에서 페어 전송 선로 구조가 유지된다.
구조 상의 특성 임피던스는 소스측의 전송 선로와 정합되면 이상적이지만, 정합 조건이 반드시 필요하지는 않다. 매우 짧은 거리 때문이다. 또한, 도 27의 드레인층(3) 및 소스층(4)과, P+층(160) 간의 거리 d는 0이어도 된다. 또한, P+층(160) 아래의 반도체는 불필요하기 때문에, 절연물 층 구조, 즉 SOI(Silicon On Insulator) 구조로 하여도 된다. 드레인층(3) 및 소스층(4) 아래의 pn 접합 용량을 배제하기 위해, 드레인층(3) 및 소스층(4)과, P+층(160) 사이의 층을 절연물로 구성하여도 된다. 또한, P+층(7, 8, 160)은 모두 금속으로 치환하여도 된다. 이것에 의해, 전원 접지 페어 전송 선로(20)의 접지선(23)과 신호 접지 페어 전송 선로(30)의 접지선(32)은 금속으로 일체화된다. 요점은, 도 28의 기본 원리를 지키는 구조를 제안하는 것이다.
도 29는 SOI 구조의 CMOS 드라이버(140)를 도시하는 단면도이다. 이 CMOS 드라이버(140)의 회로는 도 25에 도시한 것이다. 절연 기판(170) 상에 P 채널형 MOS 트랜지스터(141) 및 N 채널형 MOS 트랜지스터(142)가 형성되어 있으며, 이 절연 기판(170) 내에, 전원 접지 페어 전송 선로(143)의 접지선과 신호 접지 페어 전송 선로(147)의 접지 배선을 접속하는 Al층(171)이 형성되어 있다.
이 구조에서, d는 소스층/드레인층의 확산층 깊이 정도의 두께가 필요하지만, pn 접합 용량이 발생하여 SOI의 이점이 없어지기 때문에, d 층은 절연물로 하는 편이 바람직하다. 또한, N 채널형 MOS 트랜지스터(142)가 온일 때, 출력 부하측에 종단 저항(146)을 부가하게 되면, 전혀 전하가 움직이지 않는, 즉 N 채널형 MOS 트랜지스터(142)가 불필요한 회로로 되기 때문에, CMOS로서의 이점을 살리기 위해서는 CMOS 드라이버측에 덤핑 저항(145)을 설치하는 편이 보다 좋은 설계라 할 수 있다.
덧붙이자면, 입력 신호도 페어 전송 선로(172)로 공급함으로써, 그 접지선은 출력계의 접지로 떨어져서, 게이트 차지, 게이트 아래 채널 형성이 발생하고, 그 아래의 접지 레벨이 밸런스를 이루기 때문에, 드라이버 트랜지스터(10A)의 채널 형성이 촉진된다는 이점이 있다.
본 발명의 전자 회로 장치에 따르면, ㎓대를 넘는 고속 신호에 대응가능한 전원 공급 구조를 갖는 전자 회로 장치를 제공할 수 있다.

Claims (16)

  1. 전원선과 제1 접지선을 절연층을 개재하여 대향 배치하여 이루어지는 전원 접지 페어 전송 선로와, 드라이버 트랜지스터와, 상기 드라이버 트랜지스터의 출력 신호에 의해 구동되며, 신호선과 제2 접지선을 절연층을 개재하여 대향 배치하여 이루어지는 신호 접지 페어 전송 선로를 구비하며,
    상기 전원 접지 페어 전송 선로의 전원선은 상기 드라이버 트랜지스터의 드레인층에 직접 접속됨과 함께, 상기 전원 접지 페어 전송 선로의 제1 접지선은 상기 드라이버 트랜지스터의 기판에 접속되어 있는 것을 특징으로 하는 전자 회로 장치.
  2. 제1항에 있어서,
    상기 신호 접지 페어 전송 선로의 배선 길이는 상기 드라이버 트랜지스터의 동작 펄스 주파수의 10배 고조파의 1/4 파장보다 긴 것을 특징으로 하는 전자 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 신호 접지 페어 전송 선로의 신호선은 상기 드라이버 트랜지스터의 소스층에 직접 접속됨과 함께, 상기 신호 접지 페어 전송 선로의 제2 접지선은 상기 드라이버 트랜지스터의 기판에 직접 접속되어 있는 것을 특징으로 하는 전자 회로장치.
  4. 제3항에 있어서,
    상기 전원 접지 페어 전송 선로의 특성 임피던스는 상기 신호 접지 페어 전송 선로의 특성 임피던스보다 크거나, 혹은 동일한 것을 특징으로 하는 전자 회로 장치.
  5. 제1항에 있어서,
    상기 전원 접지 페어 전송 선로의 제1 접지선과 상기 신호 접지 페어 전송 선로의 제2 접지선은 상기 드라이버 트랜지스터의 기판에 형성된 저저항층을 통해 연결되어 있는 것을 특징으로 하는 전자 회로 장치.
  6. 원 전원 접지 페어 전송 선로와, 상기 원 전원 접지 페어 전송 선로로부터 분기된 복수의 분기 전원 접지 페어 전송 선로와, 상기 분기 전원 접지 페어 전송 선로에 각각 접속된 드라이버 트랜지스터와, 상기 드라이버 트랜지스터의 출력 신호에 의해 구동되는 신호 접지 페어 전송 선로와, 상기 신호 접지 페어 전송 선로로부터 전송되는 신호를 수신하는 리시버 회로를 구비하는 것을 특징으로 하는 전자 회로 장치.
  7. 제6항에 있어서,
    상기 분기 전원 접지 페어 전송 선로의 수를 n으로 하며, 상기 원 전원 접지 페어 전송 선로의 특성 임피던스를 Z0ps로 하고, 상기 분기 전원 접지 페어 전송 선로의 특성 임피던스를 Z0pt로 하면,
    Z0ps≤Z0pt/n≤1.2Z0ps가 되는 조건을 만족하는 것을 특징으로 하는 전자 회로 장치.
  8. 제6항에 있어서,
    상기 복수의 분기 전원 접지 페어 전송 선로는 각각 복수의 배선에 방사형으로 분기하여 네트워크 배선을 구성하며, 상기 네트워크 배선은 상기 원 전원 접지 페어 전송 선로에 접속되어 있는 것을 특징으로 하는 전자 회로 장치.
  9. 제8항에 있어서,
    상기 네트워크 배선을 구성하는 모든 배선은 동일한 길이의 배선인 것을 특징으로 하는 전자 회로 장치.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 원 전원 접지 페어 전송 선로의 종단에 복수의 바이패스 캐패시터가 접속되며, 또한 상기 종단으로부터 하나의 전원 접지 페어 전송 선로가 추출되고, 상기 전원 접지 페어 전송 선로의 전원선과 접지선 사이에 컨덴서가 접속되고, 또한 상기 전원 접지 페어 전송 선로는 전원 회로에 접속되어 있는 것을 특징으로 하는전자 회로 장치.
  11. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 원 전원 접지 페어 전송 선로의 분기 부분의 근방에서, 상기 분기 전원 접지 페어 전송 선로의 전원선과 접지선과의 사이에, 한쌍의 캐패시터와 상기 한쌍의 캐패시터를 접속하는 저항 소자로 이루어지는 캐패시터 저항 회로를 설치하는 것을 특징으로 하는 전자 회로 장치.
  12. 제11항에 있어서,
    상기 한쌍의 캐패시터는, 상기 캐패시터 저항 회로의 상기 원 전원 접지 페어 전송 선로에 전송 방향을 따른 치수와 동일한 치수의 상기 원 전원 접지 페어 전송 선로 부분이 갖는 용량값의 50배 이상의 용량값을 갖는 것을 특징으로 하는 전자 회로 장치.
  13. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 원 전원 접지 페어 전송 선로의 분기 부분의 근방에서, 상기 분기 전원 접지 페어 전송 선로의 전원선과 접지선과의 사이에 삽입된 한쌍의 캐패시터 전극과, 상기 한쌍의 캐패시터 전극 간을 접속하는 저항 소자로 이루어지는 캐패시터 저항 회로를 설치하는 것을 특징으로 하는 전자 회로 장치.
  14. 제13항에 있어서,
    상기 한쌍의 캐패시터 전극과 상기 원 전원 접지 페어 전송 선로와의 사이에서 형성되는 캐패시터는, 상기 캐패시터 저항 회로의 상기 원 전원 접지 페어 전송 선로에 전송 방향을 따른 치수와 동일한 치수의 상기 원 전원 접지 페어 전송 선로 부분이 갖는 용량값의 50배 이상의 용량값을 갖는 것을 특징으로 하는 전자 회로 장치.
  15. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 원 전원 접지 페어 전송 선로의 분기점 근방에, 상기 원 전원 접지 페어 전송 선로에 인접하여 페어 선로로 이루어지는 방향성 결합기가 배치되며, 상기 방향성 결합기의 페어 선로 간이 종단 저항에 의해 결합되어 있는 것을 특징으로 하는 전자 회로 장치.
  16. 제15항에 있어서,
    상기 원 전원 접지 페어 전송 선로와 상기 방향성 결합기의 갭 치수는 상기 방향성 결합기를 구성하는 도체의 두께 이하인 것을 특징으로 하는 전자 회로 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892328B1 (ko) * 2006-06-28 2009-04-08 간지 오쯔까 정전기 방전 보호 회로 및 종단 저항 회로

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7884666B1 (en) 2000-10-11 2011-02-08 Silicon Laboratories Inc. Method and apparatus for reducing interference
US20050062137A1 (en) * 2003-09-18 2005-03-24 International Business Machines Corporation Vertically-stacked co-planar transmission line structure for IC design
US8943456B2 (en) * 2004-09-30 2015-01-27 International Business Machines Corporation Layout determining for wide wire on-chip interconnect lines
US20060072257A1 (en) * 2004-09-30 2006-04-06 International Business Machines Corporation Device and method for reducing dishing of critical on-chip interconnect lines
US20070090385A1 (en) * 2005-10-21 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20090050939A1 (en) * 2007-07-17 2009-02-26 Briere Michael A Iii-nitride device
JP5410664B2 (ja) 2007-09-04 2014-02-05 寛治 大塚 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造
US7999288B2 (en) * 2007-11-26 2011-08-16 International Rectifier Corporation High voltage durability III-nitride semiconductor device
JP5082060B2 (ja) * 2008-05-22 2012-11-28 学校法人明星学苑 低特性インピーダンス電源・グランドペア線路構造
US7969001B2 (en) * 2008-06-19 2011-06-28 Broadcom Corporation Method and system for intra-chip waveguide communication
CN101794929B (zh) * 2009-12-26 2013-01-02 华为技术有限公司 一种提升传输带宽的装置
US9251870B2 (en) * 2013-04-04 2016-02-02 Nvidia Corporation Ground-referenced single-ended memory interconnect
CN104241247B (zh) * 2014-09-16 2017-12-08 格科微电子（上海）有限公司 电源地网络及其布线方法
CN106465541B (zh) 2014-12-01 2019-06-18 株式会社村田制作所 电子设备、电气元件以及电气元件用托盘
JP6921085B2 (ja) * 2015-12-22 2021-08-18 サーマツール コーポレイション ワークピース加熱用の微調整された出力を有する高周波電源システム
JP6754334B2 (ja) * 2017-08-08 2020-09-09 日本電信電話株式会社 終端回路および終端回路を構成する配線板
JP7222276B2 (ja) * 2019-03-13 2023-02-15 住友電工デバイス・イノベーション株式会社 マイクロ波集積回路
WO2021079510A1 (ja) * 2019-10-25 2021-04-29 三菱電機株式会社 光半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057702A (en) * 1995-08-24 2000-05-02 Nec Corporation Bus driver
JPH09275336A (ja) * 1996-04-05 1997-10-21 Nec Corp バスドライバ
JP3803204B2 (ja) * 1998-12-08 2006-08-02 寛治 大塚 電子装置
US6375275B1 (en) * 1999-03-23 2002-04-23 Ge-Harris Railway Electronics, L.L.C. Railroad brake pipe overcharge and separation detection system
JP3423267B2 (ja) * 2000-01-27 2003-07-07 寛治 大塚 ドライバ回路、レシーバ回路、および信号伝送バスシステム
JP3675688B2 (ja) * 2000-01-27 2005-07-27 寛治 大塚 配線基板及びその製造方法
JP3615126B2 (ja) * 2000-07-11 2005-01-26 寛治 大塚 半導体回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892328B1 (ko) * 2006-06-28 2009-04-08 간지 오쯔까 정전기 방전 보호 회로 및 종단 저항 회로

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