KR100403110B1 - 고주파 동작에 적합한 전원 및 접지 배선을 갖는 반도체 회로 장치 - Google Patents

고주파 동작에 적합한 전원 및 접지 배선을 갖는 반도체 회로 장치 Download PDF

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마쯔시다덴기산교 가부시키가이샤
가부시끼가이샤 도시바
닛본 덴끼 가부시끼가이샤
로무 가부시키가이샤
미쓰비시덴키 가부시키가이샤
산요덴키가부시키가이샤
소니 가부시끼 가이샤
오끼 덴끼 고오교 가부시끼가이샤
후지쯔 가부시끼가이샤
가부시키가이샤 히타치세이사쿠쇼
간지 오쯔까
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Abstract

반도체 칩(61)에 전원 패드(62a), 접지 패드(62b), 신호 패드(62c)가 배치되어 있다. 칩(61) 주위 근방에서는 일체적으로 형성되어 있고, 칩(61)으로부터 어느 정도 떨어진 위치에서 복수로 분리된 접지 배선(63)이 설치되어 있다. 접지 배선(63) 상에는 각각 복수의 신호선(64) 및 전원선(65)이 형성되어 있다. 신호선(64) 및 전원선(65)은 그 하부의 접지 배선(63)과 함께 방사형으로 연장되어 있다. 이들 신호선(64)과 전원선(65)은 각각 접지 배선(63)과 함께 스택드 쌍 선로로서 쌍으로 이루어져 인출되고 있다.

Description

고주파 동작에 적합한 전원 및 접지 배선을 갖는 반도체 회로 장치{SEMICONDUCTOR CIRCUIT DEVICE HAVING POWER AND GROUND LINES ADAPTED FOR HIGH FREQUENCY OPERATION}
본 발명은 디지털 반도체 회로 장치의 배선 구조에 관한 것으로, 특히 고주파 동작에 적합한 반도체 장치나 반도체 집적 회로 칩에 있어서의 전원 및 접지 배선의 구조에 관한 것이다.
디지털 반도체 회로에 있어서, 트랜지스터는 온, 오프하는 스위치로서 기능한다. 트랜지스터가 온으로 되었다고 해도, 트랜지스터에 전기 에너지가 공급되지 않는 한 트랜지스터로부터 신호는 출력되지 않는다. 트랜지스터는 전기 에너지를 공급하는 전원과, 그 공급된 에너지가 배출되는 접지에 접속되어 있다. 트랜지스터로 이루어진 스위치가 급속하게 온 상태가 되고, 그 온 저항이 작을 때, 트랜지스터에 접속되어 있는 전원으로부터 전기 에너지(전하)를 공급하려고 해도 전원 배선의 전하 공급 능력이 부족한 현상이 발생한다.
전원 배선이 왜 전기 에너지를 공급할 수 없는지에 대해서는 후에 상세하게 설명한다. 여기서, 전원 및 접지 배선을 전송 선로로 간주하고, 그 특성 임피던스를 예를 들면 50Ω으로 하고, 트랜지스터의 온 저항이 그보다도 낮은 예를 들면 15Ω이면, 전원 배선의 전하 공급 능력이 부족하게 된다. 다행히, 트랜지스터에 접속된 신호선의 특성 임피던스가 50Ω 이상인 경우가 많아 전기 에너지 공급 부족이라는 문제는 피할 수 있다. 그러나, 그렇지 않은 경우에는 전원 및 접지 배선의 특성 임피던스를 내릴 필요가 생긴다.
또 하나의 문제는 급격한 전류 증가에 대하여 저항하는 배선의 인덕턴스가 발생한다. 모처럼, 전원 및 접지 배선의 특성 임피던스를 신호선 보다 작게 해도, 트랜지스터가 급속하게 온 상태가 되면, 전원 및 접지 배선에 부수되어 있는 기생 인덕턴스의 영향에 의해 전원 및 접지 배선에 의한 전기 에너지의 공급이 따라가지 못한다. 따라서, 전원 및 접지 배선의 기생 인덕턴스를 내리는 것도 필요하게 된다.
또 하나의 문제로서, 트랜지스터의 게이트 전극에 부수되어 있는 게이트 용량의 대전이 완료될 때까지, 신호가 충분한 레벨까지 출력되지 않는 경우가 있다. 즉, 출력 신호의 전위 레벨이 단시간에 소정 레벨까지 도달하지 않는 문제가 있다. 이것이 트랜지스터 자신의 동작 지연이고, 출력 신호의 전위 레벨이 소정 레벨에 도달할 때까지 전원 전류가 계속해서 흐르게 된다. 이 때의 부하의 임피던스는 신호 전송 경로의 특성 임피던스와는 달리 단순하게 말하면 전류는 무한대가 된다. 전원 및 접지 배선이 쌍 전송 선로이면, 그 동안, 전원 및 접지 쌍 전송 선로에 반사 노이즈가 생긴다.
이와 같이, 종래의 반도체 회로 장치에서는 전원 및 접지 배선의 전하 공급 능력이나 트랜지스터 특성에 율속되어, 트랜지스터의 스위칭 동작을 원활하게 제어할 수 없는 상태가 ㎓대의 주파수 대역에서 동작하는 디지털 회로에서 현저해진다.
따라서, 본 발명의 목적은 전원 및 접지 배선의 전하 공급 능력을 충분하게 하고, 트랜지스터의 특성이 제한되지 않는 반도체 회로 장치를 제공하는 것이다.
도 1a∼ 도 1c는 본 발명의 원리를 설명하기 위한 회로 모델을 나타내는 도면.
도 2는 도 1a에 도시된 회로 모델에 있어서의 전하 밀도의 변화 상태를 설명하기 위한 탱크, 밸브 및 파이프를 이용한 파이프라인의 모델을 나타내는 도면.
도 3a 및 도 3b는 도 2의 모델을 더욱 개념적으로 나타내는 모델도.
도 4는 본 발명의 반도체 회로 장치를 탱크, 파이프 및 밸브를 이용한 파이프라인의 모델로 개념적으로 나타내는 도면.
도 5는 도 4의 파이프라인에 상당하는 전자 회로를 나타내는 도면.
도 6은 도 5의 회로에 있어서 신호선이 2개인 경우를 예시한 회로도.
도 7은 도 6의 회로에 있어서 바이패스 컨덴서를 접속하는 위치와 각 회로점에 있어서의 전압 및 전류의 관계에 대하여 시뮬레이션을 행한 회로의 구성을 나타내는 도면.
도 8a∼도 8d는 도 7의 회로에 의해 시뮬레이션을 행한 결과를 나타내는 파형도.
도 9는 도 6의 회로에 있어서 바이패스 컨덴서의 접속 위치가 변경된 회로도.
도 10은 트랜지스터 게이트 회로의 전원 및 접지 쌍 배선의 전원 공급부에 저항을 삽입한 회로예를 나타내는 도면.
도 11은 본 발명을 LSI칩 및 패키지를 포함하는 반도체 회로 장치에 실시한 제1 실시예에 의한 평면도.
도 12는 본 발명의 제2 실시예에 의한 LSI칩 내의 리시버 및 드라이버 주변의 구성을 나타내는 평면도.
도 13은 도 12의 단면도.
도 14는 도 11의 반도체 회로 장치에서 사용되는 바이패스 컨덴서의 상세한 구성을 나타내는 사시도.
도 15는 도 14의 컨덴서의 하나인 도전체층에 있어서의 전하가 흐르는 모습을 모식적으로 나타내는 도면.
도 16은 도 14의 컨덴서인 한쌍의 전원층 및 접지층에 있어서의 전하가 흐르는 모습을 모식적으로 나타내는 도면.
도 17은 도 11의 반도체 회로 장치에서 사용되는 바이패스 컨덴서의 다른 구성을 나타내는 단면도.
도 18은 본 발명을 LSI칩 및 패키지를 포함하는 반도체 회로 장치에 실시한 제3 실시예에 의한 평면도.
도 19는 도 18의 반도체 회로 장치에서 사용되는 바이패스 컨덴서의 상세한구성을 나타내는 사시도.
도 20은 도 19의 바이패스 컨덴서와 전원 및 접지 쌍 배선과의 접속 상태를 나타내는 회로도.
도 21은 도 19의 컨덴서인 하나의 도전체층에 있어서의 전하가 흐르는 모습을 모식적으로 나타내는 도면.
도 22는 도 19의 컨덴서인 한쌍의 전원층 및 접지층에 있어서의 전하가 흐르는 모습을 모식적으로 나타내는 도면.
도 23은 도 20의 회로의 등가 회로도.
도 24는 도 23의 회로에 있어서의 전원 전압의 전달 방식을 모식적으로 나타내는 도면.
도 25는 본 발명을 LSI칩 및 패키지를 포함하는 반도체 회로 장치에 실시한 제4 실시예에 의한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
22 : 전원/접지쌍선
24, 24-1, 24-2 : 신호/접지쌍선
26 : 바이패스 컨덴서
50 : 트랜지스터 게이트 회로
51 : 저항
61 : LSI 칩
62a : 전원 패드
62b : 접지 패드
62c : 신호 패드
63 : 접지 배선
64 : 신호선
65 : 전원선
66 : 신호/접지쌍선
67 : 전원/접지쌍선
71 : 리시버
72 : 드라이버
73 : 신호 배선
74, 75 : 접속부
81 : 도전체층
82, 83 : 층간 접속용 관통 홀 전극
84, 85 : 플립 칩 구조의 전극부
91 : 전원/접지쌍 배선 분기부,
92 : 캐패시터 절연막
93, 94 : 도전체층
95 : 매립 캐패시터
96, 97 : 접속부
Q1, Q2 : MOS 트랜지스터(드라이버)
Q11, Q12 : MOS 트랜지스터(리시버)
RL1, RL2 : 종단 저항
본 발명에 따르면, 소정의 굵기를 갖는 전원 배선 및 이 전원 배선과 실질적으로 동일한 굵기를 갖고, 이 전원 배선과 전기적으로 분리되며 또한 이 전원 배선과 중첩된 상태로 배치 형성된 접지 배선으로 이루어진 전송 선로와, 상기 전송 선로에 접속되며, 이 전송 선로로부터 전원 전압이 공급되는 전자 회로가 되는 반도체 회로 장치가 제공되어 있다.
상기 전원 배선 및 접지 배선으로 이루어진 상기 전송 선로는, 이 전송 선로로부터 전원 전압이 공급되는 상기 전자 회로 전체의 임피던스와 실질적으로 동일하거나 혹은 그보다도 낮은 특성 임피던스를 갖는다.
상기 전원 배선 및 상기 접지 배선은 각각 도전체로 이루어진 배선층으로 이루어지고, 상기 배선층의 배선 폭이 상기 전원 배선 및 상기 접지 배선의 굵기에 상당한다.
상기 전원 배선 및 상기 접지 배선으로 이루어진 상기 전송 선로는 반도체 집적 회로 칩에 형성되어 있어도 좋다.
상기 전원 배선 및 상기 접지 배선으로 이루어지는 상기 전송 선로는 인쇄판에 형성되어 있어도 좋다.
상기 전원 배선 및 접지 배선으로 이루어진 상기 전송 선로는 그 말단에 도달할 때까지 전원 및 접지 쌍 전송 선로의 구조를 갖고 있다.
상기 전자 회로에 공급되는 전하량의 수배 내지 수십배(최고 100배)의 전하량을 보유하는 바이패스 컨덴서를 상기 전자 회로의 전원 공급부 혹은 그 근방에 설치하여도 좋다.
상기 바이패스 컨덴서와 이 바이패스 컨덴서가 접속되어 있는 개소와 전자 회로의 전원 공급부 사이의 배선에 있어서의 누설 인덕턴스는 1/A(㎓)×100㎰=XpH (단, A는 상기 전자 회로에 공급되는 클럭 신호의 주파수로 ㎓를 단위로 한 것, X는 계산된 인덕턴스 값으로, 예를 들면 2㎓이면 X는 50pH가 됨) 이하의 인덕턴스를 갖는다.
트랜지스터가 온일 때의 급격한 전류 변화에 대응하기 위해서, 바이패스 컨덴서의 기생 인덕턴스(전류 경로로부터 보면 누설 인덕턴스)를 작게 하는 것이 필요하고, 상기 XpH의 식은 ㎓ 대역에서 동작하는 디지털 회로에서 경험적으로 체득한 계산식(단위 부정합)이다.
상기 바이패스 컨덴서는 상기 전원 배선 및 상기 접지 배선을 구성하는 상기 배선층의 폭에 가까운 폭을 가지며, 절연체층을 통해 설치된 적어도 2개의 평판형의 도전체층과, 상기 도전체층의 폭 방향과 교차하는 방향으로 대향하는 한쌍의 변 중, 상기 전원 배선 및 상기 접지 배선에 흐르는 전하의 전자 회로에 가까운 측에 상당하는 변에 설치되어 있으며, 상기 전원 배선 및 상기 접지 배선의 각각과 접속되는 복수의 추출 전극을 갖는다.
상기 전송 선로로부터 전원 전압이 공급되는 전자 회로에는 트랜지스터 및 이 트랜지스터에 접속된 신호선이 설치되고, 또한 상기 트랜지스터의 전원측에는직렬로 저항 소자가 삽입되며, 상기 트랜지스터의 온 저항을 Ron, 상기 신호선의 특성임피던스를 Zo, 상기 저항 소자의 저항치를 Rps로 하였을 때, Ron+Rps=Zo를 만족시키도록 R㎰의 값이 설정되어 있다.
<실시예>
우선, 본 발명의 실시예의 설명에 앞서, 본 발명의 원리에 대하여 이하에 설명한다.
도 1a는 트랜지스터 게이트 회로의 전류 통로의 일단에 전원을 접속하고, 타단에는 신호 전송로(10)를 통해 종단 저항 RL을 접속한 경우의 회로 모델을 나타내고 있다. 여기서, 상기 트랜지스터 게이트 회로는 1개의 MOS 트랜지스터 Q1로 이루어지고, 이 MOS 트랜지스터 Q1이 이상적인 입력 신호에서 온했을 때는 온 전류 IO=Vdd/Ron이 흐른다. 단, Vdd는 전원 전압, Ron은 MOS 트랜지스터 Q1의 온 저항이다. 전원이 한순간에 이 전류에 상당하는 전하를 공급할 수 있는 경우에는 상기 식으로 나타내는 바와 같은 온 전류가 흐른다.
트랜지스터 Q1에 스위칭 지연이 없다고 하면, 트랜지스터 Q1이 온 상태가 된 다음 순간, 전류는 신호 전송로(10)와 조우하고, 그 특성 임피던스 Zo에 상당하는 저항을 받는다. 이 때의 등가 회로가 도 1b이다. 이 때, 신호 전송로(10)에는 IT=Vdd/(Ron+Zo)가 되는 전류가 흐른다. 통상, IO는 무시하고, IT가 흐르는 전하를 전원이 공급할 수 있는지가 문제시된다. 전류는 전하의 이동량을 정의하는 것이고, 전하량 Q는 Q=I×t(t는 시간)로 주어진다. 공간적 전하량 밀도를 규정하는 것은 어렵지만, 각 장소에 있어서의 공간적인 전하 밀도가 그 장소의 전압이 된다. Vdd가 각 장소에서 보증되지 않는 것은 이미지적으로 판명된다. 전원이 이상적인 것이고, 신호 전송로(10)에 있어서의 전송 지연 시간 tpd기간 중 이 상태가 계속되었다고 하면, 전송 선로(10)에 대전된 모든 전하량 QT는 QT=IT×tpd가 된다.
이 후, 전류 IT는 새로운 부하 RL을 감지하게 된다. 전송 선로(10)는 이미 대전이 완료되어 있기 때문에, 이미 부하가 되지 않고, 이 경우의 등가 회로는 도 1c에 도시된 바와 같다. 즉, 이 때, 전송 선로(10)에는 IL=Vdd/(Ron+RL)이 되는 전류가 흐른다. 전송 선로(10)에 흐른 전류 IT가 부하 RL과 조우한 순간 IL이 되기 때문에, IT>IL이면 전하는 그대로 반사되어 전송 선로(10)를 되돌아가게 된다.
그러나, IT<IL일 때는 부(負) 반사가 발생한다. 2tpt후, 전원은 이 영향을 받지만, 본 발명은 어디까지나 초기 상태에 있어서의 여러 가지의 문제를 해결하는 것을 목적으로 하고 있기 때문에, 이 문제에 대해서는 설명을 생략한다. 단, 최초의 문제를 잘 해결하는 것은 2차적인 문제를 개선하게 되고, 회로 형식에 대한 설계적 마진을 확대하는 것이다.
이들의 상태 변화는 광속으로 행해진다. 트랜지스터의 스위칭 속도는 전송 선로의 길이의 광속에 비해 아주 느리고, 조수의 간만(干滿)과 비슷한 상태이기 때문에, 종래에는 도 1a∼ 도 1c를 이용하여 설명한 바와 같은 시간 편차의 문제를 의식하지 않는다.
다음에, 도 1a에 도시된 회로 모델에 있어서의 전하 밀도의 변화 상태를, 도2에 도시한 바와 같이 탱크, 밸브 및 파이프를 이용한 파이프라인의 모델을 이용하여 설명한다.
물(전하)이 가득찬 큰 탱크(11)로부터 파이프(12)를 통해서 밸브(13)가 연결되고, 밸브(13)의 아래에는 빈 파이프(14)를 통해 가는 파이프로 이루어진 부하 파이프(15)가 연결되어 있는 파이프라인을 상정한다. 이 경우, 탱크(11)는 전원, 그것에 연결되는 파이프(12)는 전원 배선, 밸브(13)는 트랜지스터 게이트, 파이프(14)는 신호 배선, 부하 파이프(15)는 부하라는 도 1a의 회로로 간주된다.
도 2 중, 미세한 점이 표시되어 있는 부분은 물(전하)이 저장되어 있는 것을 나타내고, 여기서는 물은 밸브(13)(트랜지스터)의 바로 위까지 가득 차 있는 것으로 한다.
지금, 전원 배선과 신호 배선을 동일한 굵기의 파이프, 즉 동일한 특성 임피던스로 하면, 도 3a 및 도 3b와 같은 개념이 된다.
밸브(13)가 개방된 순간, 도 3a에 도시한 바와 같이, 파이프(12)의 밸브(13) 바로 위까지 가득 차 있던 물(전하)은 밸브(13)보다도 아래로 흘러내린다. 중력이라는 문제를 무시해도, 수압 0의 공간에 물이 확산되어 간다. 이 때문에, 밸브(13) 바로 위의 파이프(12)에 있어서의 수압(전압)은 당연히 저하된다. 저하된 수압의 정보가 압력이 전달되는 속도로 탱크(11)에 전달되지만, 파이프(12)가 길기 때문에 얼마간의 시간이 걸린다. 압력이 전달되는 속도는 음속(전기 신호로서는 광속)이다. 덧붙여서 말하면, 물의 경우에는 약 1000㎧이다. 그 동안, 확산되어 가는 파이프의 체적분을 보충하기 위해서는 그 대상 부분의 물은 체적 팽창되어야 한다. 즉, 그 만큼 수압은 저하된다. 밸브(13)보다 상측 및 하측의 파이프(12, 14)는 동일한 굵기를 갖기 때문에, 정확히 2배의 체적이 된다. 물은 고체와 마찬가지로 체적은 거의 팽창되지 않는다. 따라서, 도 3b에 도시한 바와 같이, 파이프의 단면의 반밖에 차지 않는 물의 흐름이 된다.
도 1a의 전자 회로에서도 마찬가지로 생각할 수 있다. 전자 밀도는 공기와 같이 얼마든지 바뀌기 때문에, 도 3a에 도시한 바와 같은 개념이 된다. 당연히, 그 전달 속도는 광속이다. 전자 밀도가 반으로 희석되면, 전압도 그 반, 즉 (1/2)Vdd가 되는 것은 물론이다. 트랜지스터 특성으로부터, 온 전류 IT는 IT=Vdd/(Ron+Zo)가 되는 것이 기대되었지만, 2tpd까지의 시간에서는 온 전류로서는 (1/2)IT=(1/2)Vdd/(Ron+Zo) 밖에 흐르지 않게 된다.
여기서, 전원 배선은 신호 배선과 동일한 굵기로 동일한 특성 임피던스로 한 경우이다. 만일, 신호 배선의 전송 지연 tpd가 1㎱이다라고 하면, 1㎓의 클럭 신호(듀티가 50%로서, 온 기간이 0.5㎱)는 1주기의 시간만큼 신호 배선에서 지연되게 된다.
여기까지의 설명으로 분명해진 바와 같이, 전원 배선의 파이프를 굵게 하는, 즉 전원 배선의 특성 임피던스를 작게 하면 상기한 바와 같은 온 전류의 저하를 방지할 수 있다. 이것이 본 발명의 원리이다.
도 4에 본 발명의 반도체 회로 장치를, 도 3a와 마찬가지로 탱크, 파이프 및 밸브를 이용한 모델로 개념적으로 나타낸다. 도 4에서는 도 3a에 비해 탱크(11)측의 파이프(12)의 굵기가 부하측의 파이프(14)에 비해 굵게 되어 있다. 이러한 파이프라인에 상당하는 전자 회로는 도 5에 도시된 바와 같다. 도 5에 있어서, 전원(21), 전원 배선(22), 스위치용의 MOS 트랜지스터 Q1, 신호 배선(24) 및 부하 RL은, 도 4 중의 탱크(11), 파이프(12), 밸브(13), 파이프(14) 및 부하 파이프(15) 각각에 상당한다. 또, 도 5의 전자 회로에서는 전원 배선(22) 및 신호 배선(24)으로서, 전원 및 접지, 신호 및 접지로 이루어진 쌍선을 이용하고 있다. 그리고, 도시한 바와 같이, 전원 및 접지 쌍선에 있어서의 특성 임피던스를 Zops, 전송 지연을 tpdps, 신호 및 접지 쌍선에 있어서의 특성 임피던스를 Zo, 전송 지연을 tpd로 한다.
도 4의 모델에 있어서의 파이프(14)에 의해서 희석되는 체적이 작은 쪽, 도 5의 전자 회로에서는 전원 배선(22)에 있어서의 전압 저하가 적어진다. 예를 들면, 전원 배선(22)의 특성 임피던스를 10Ω, 신호 배선(24)의 특성 임피던스를 50Ω으로 하면, 트랜지스터 Q1의 온 저항이 10Ω일 때의 전압 저하는 {(50+10)/(10+10+50)}Vdd≒0.857Vdd가 된다.
다음에 이것을 상세하게 설명한다. 전원(21)에 접속된 특성 임피던스 Zops를 갖는 전원 및 접지 쌍선(22)을 통해 전류가 흐르기 때문에, 전원 및 접지 쌍선(22)의 길이에 의한 전송 지연 tpdps의 시간만큼 신호 및 접지 쌍선(24)에, Vdd×(Ron+Zo)/(Ron+Zo+Zops)가 되는 전압 저하가 발생한다. 여기서, 좀더 정확하게 시간을 규정한다. t를 전압 저하가 발생하는 시간으로 하면, tpd≥tpdps일 때,0<t<tpdps가 된다. tpd≥tpdps일 때는 0<t<tpd가 되고, 지연 시간이 tpdps까지일 때, tpd<t<tpdps일 때는 Vdd×(Ron+RL)/(Ron+RL+Zops)의 전압 저하로 변화된다.
전원(21)이 전원 및 접지 쌍선(22)에 있어서의 전압 저하를 감지하여 그것을 보충하기까지의 시간이 있고, 또한 그 후에 계속해서 전압 변동이 생기지만, 본 발명은 초기 상태의 개선에 관계되는 것이므로 그 설명은 생략한다.
그런데, 전원 및 접지 쌍선(22)의 특성 임피던스가 신호 및 접지 쌍선(24)의 특성 임피던스와 실질적으로 동일한 것으로 하고, 트랜지스터 Q1의 온 저항이 이들 특성 임피던스에 비해 무시할 수 있을 정도로 작다고 하면, (1/2)Vdd의 진폭이 부하 RL에 가해진다. 여기서, 상기 부하 RL이 CMOS 게이트이고, 그 입력 용량이 수+fF 정도이면, 거의 개방단으로 간주하는 수 있어 신호 에너지는 모두 반사된다. 이에 따라 CMOS 게이트가 받는 전압은 (1/2)×2Vdd=Vdd가 된다. 그래서 게이트에 전달되는 신호는 정상이 되고, 신호 배선의 전송 지연만으로 전송되게 된다. 따라서, 부하에 전달되는 신호가 정상이 되는 경우의 최악 조건은, 전원 및 접지 쌍선(22)의 특성 임피던스가 신호 및 접지 쌍선(24)의 특성 임피던스와 실질적으로 동일한 것이고, 바람직하게는 그 이하이다.
여기서, 수개의 신호선에 대하여 공급되는 전하가 1개의 전원 및 접지 쌍선에 의해서만 전달되는 경우, 전원 및 접지 쌍선의 특성 임피던스는 각 신호선의 특성 임피던스의 개수분의 1 이하가 된다. 즉, Zops≤Zo/N(Zops는 전원 및 접지 쌍선의 특성 임피던스, Zo는 신호선의 특성 임피던스, N은 공유되는 신호선의 개수)이 된다. 신호선이 2개(N=2)인 경우를 예시한 것이 도 6의 회로도이다.
즉, 도 6에 있어서, 전원 및 접지 쌍선(22)에는 드라이버로서의 2개의 MOS 트랜지스터 Q1, Q2의 전류 통로의 각 일단이 접속되어 있다. 이들 2개의 MOS 트랜지스터 Q1, Q2는 입력 신호에 기초하여 온/오프 제어된다. 상기 2개의 MOS 트랜지스터 Q1, Q2의 전류 통로의 각 타단에는 신호 전송 선로로서의 2개의 신호 및 접지 쌍선(24-1, 24-2)의 각 일단이 접속되어 있다. 이 2개의 신호 및 접지 쌍선(24-1, 24-2)의 각 타단은 종단 저항 RL1, RL2 각각으로 종단되어 있다. 또, MOS 트랜지스터 Q11, Q12는 리시버로서의 MOS 트랜지스터이다.
여기서, 2개의 신호 및 접지 쌍선(24-1, 24-2) 각각의 특성 임피던스를 각각 Zo로 하면, 부하에 전딜되는 신호의 전압이 정상적이 되는 경우의 최악 조건은 Zops≤(1/N)Zo가 된다.
그런데, 트랜지스터 게이트, 즉 도 5 중의 MOS 트랜지스터 Q1이나 도 6 중의 MOS 트랜지스터 Q1, Q2의 근처에서 전원 및 접지 쌍선(22)이 연속된 똑같은 전송 선로가 아니면, 모처럼의 전하 공급도 신속하게 행해지지 않고, 앞서 설명한 바와 같은 효과가 충분하게 얻어지지 않게 된다.
즉, 전원 및 접지 쌍선(22)이 도중에서 끊긴 전송 선로인 경우, 도 2 중의 밸브(13)에 연결되는 파이프(12)의 결합부가 가는 파이프로 되어 있는 상태가 된다. 이것을 될 수 있는 한 피할 수 있는 구조가 취해지고, 그 구조에 대하여 이하에 설명한다.
상술한 바와 같이, Vdd×(Ron+Zo)/(Ron+Zo+Zops)에 의해서 주어지는 전압 저하의 시간을 규정하면, 0<t<tpdps가 되는 것을 설명하였지만, 일반적으로 전원은 먼 위치에 있고, tpd≤tpdps일 때는 이 전압 저하의 시간이 길어진다. 전원 및 접지 쌍선(22)의 종단에 CMOS 구성만이 아니라, 용량이 큰 여러 가지 구성의 게이트 회로를 접속할 수 있도록 하기 위해서는, 도 6에 도시한 바와 같이 트랜지스터 게이트 회로, 즉 트랜지스터 Q1, Q2의 바로 앞에서 접지 사이에 바이패스 컨덴서(26)를 접속하면 좋다.
이 바이패스 컨덴서(26)를 접속하면, 컨덴서(26)는 항상 전하를 대전하고 있는 상태가 되고, 게이트 회로의 급격한 개폐 시에 전하를 공급하는 전원이 기능한다. 이 바이패스 컨덴서(26)로서 필요한 용량은 다음과 같이 하여 결정된다.
도 6에 있어서, 트랜지스터 Q1 및 Q2가 온되면, 2개의 신호 및 접지 쌍선(24-1, 24-2)의 각각에는 IT=Vdd/(Ron+Zo)가 되는 온 전류가 흐른다. 도 6에서는 전원 및 접지 쌍선(22)에 접속되어 있는 회로가 2회로이기 때문에, 온 전류는 이 2배가 된다. 앞의 tpd의 기간, 이 전류가 흐르고, 이 때의 전압 상승에 의해 리시버 즉 트랜지스터 Q11, Q12가 온으로 된다. 그 때의 전하량 QT는 다음 식으로 나타낸다.
QT=2×IT·tpd=2×tpd·Vdd/(Ron+Zo)
지금, 예를 들면 Ron=10Ω, Vdd=0.5V, Zo=28Ω, tpd=1㎱로 하면, QT=26pC가된다. 즉, 0.5V의 전원 전압 하에서는 52㎊가 되고, 충분히 여유있게 이 수배로부터 수십배(최고 100배), 예를 들면 5배로부터 20배의 용량을 바이패스 컨덴서(26)에 갖도록 하면, 그 값은 260∼1040㎊가 된다. 그리고, 이러한 용량을 갖는 바이패스 컨덴서(26)를 트랜지스터 게이트 회로의 전원 공급부 혹은 그 근방에 트랜지스터 게이트 회로에 될 수 있는 한 가깝게 배치시킨다.
여기서, 상기 바이패스 컨덴서(26)를 접속하는 위치와, 각 회로점에 있어서의 전압 및 전류의 관계에 대하여 시뮬레이션한 결과에 대하여 설명한다.
도 7은 시뮬레이션을 행한 회로의 구성을 나타내고 있고, 전원(31)은 3.3V이다. 또한, 앞의 전원 및 접지 쌍선(22)에 상당하는 것은 전원 및 접지 쌍선(32)이고, 이 쌍선(32)은 어느 정도의 용량과 인덕턴스를 갖고 있고, 용량은 부호(33)으로, 인덕턴스는 부호(34)로 각각 나타내고 있다. 또한, 전원 및 접지 쌍선(32)에 있어서의 전송 지연 시간은 0.5㎱로 하였다. 이와 같이 함으로써, 전송 선로의 반사가 생기기 때문에, 예를 들면 15Ω의 값의 종단 저항(35)을 전원 및 접지 쌍선(32)의 말단에 접속하고 있다.
앞의 바이패스 컨덴서(26)에 상당하는 것이 컨덴서(36)이고, 이 컨덴서(36)의 접속 위치에 의해서 값이 변하는 인덕턴스는 부호(37)로 나타내고 있다. 이 경우, 신호 및 접지 쌍선은 하나밖에 설치되어 있지 않기 때문에, 컨덴서(36)의 용량은 0.01㎌로 하고 있다. 인덕턴스(37)의 값은 전원 및 접지 쌍선(32)으로부터 전원 전압이 공급되는 트랜지스터 게이트 회로에 대하여 바이패스 컨덴서(26)가 5㎜ 떨어진 위치에 접속되어 있는 경우를 5nH, 0.5㎜ 떨어진 위치에 접속되어 있는 경우를 0.5nH로 하고 있다.
트랜지스터 게이트 회로는 신호 및 접지 쌍선에 대하여 전원 전압을 공급하는 측과, 그라운드로 떨어지는 측 2종류의 스위치로 이루어지는 CMOS 드라이버 회로를 상정하고 있다. 이 CMOS 드라이버 회로는 4개의 스위치 S1∼S4에 의해서 구성되어 있다. 그리고, 상기 2개의 스위치 S2, S3의 공통 노드가 신호 및 접지 쌍선(38)의 신호선에 접속되어 있다. 또한, 신호 및 접지 쌍선(38)의 종단에는 예를 들면 50Ω의 등가 저항으로 나타내는 리시버(39)가 접속되어 있다.
또, 전원 및 접지 쌍선(32)의 종단 저항(35)과 접지 사이에 접속되어 있는 스위치(40)는 시뮬레이션을 행할 때의 초기 설정용이고, 실제의 회로에서는 불필요한 것이다.
여기서, 트랜지스터 게이트 회로에 대하여 펄스형의 신호를 입력했을 때의 전원 전류의 변화, 트랜지스터 게이트 회로의 출력 전압의 변화 및 리시버 입력 전압의 변화를 각각 측정하였더니 도 8에 도시한 바와 같은 결과가 얻어졌다. 여기서 도 8a, 도 8b는 바이패스 컨덴서(26)의 접속 위치가 비교적 멀리 떨어져 있고, 앞의 인덕턴스(37)의 값을 5nH로 하였을 때의 도 7 중의 P1점에 있어서의 전원 전류의 변화와, 도 7 중의 P2, P3점에 있어서의 전압의 변화를 나타내고 있다. 또한, 도 8c, 도 8d는 바이패스 컨덴서(26)의 접속 위치가 비교적 가깝고, 앞의 인덕턴스(37)의 값을 0.5nH로 하였을 때의, 도 7 중의 P1점에 있어서의 전원 전류의 변화와, 도 7 중의 P2, P3점에 있어서의 전압의 변화를 나타내고 있다.
도 8a, 도 8c에서 분명해진 바와 같이, 인덕턴스(37)의 값이 0.5nH보다도5nH인 쪽이 스위치 S1, S2가 온된 후에 전원 전류가 크게 흔들리고 있다. 또, 그보다도 이전의 -220㎃라는 큰 전류는 시뮬레이션을 행할 때의 초기 설정용 스위치(40)의 스위칭 동작에 의한 것이고, 본래의 특성과는 무관하다. 지금까지 분명해진 바와 같이, 바이패스 컨덴서(26)의 접속 위치가 트랜지스터 게이트 회로로부터 5㎜ 이상 떨어져 있으면 문제가 된다.
한편, 트랜지스터 게이트 회로의 출력 전압 및 리시버 입력 전압에 대해서는, 어느 경우라도 인덕턴스(37)의 값이 5nH인 쪽이 크게 흔들리고 있고, 좀처럼 수속되지 않는다. 이 경우, 도 7 중의 P2점에 있어서의 전압은 1㎱라는 빠른 시간으로 상승하고, 등가 주파수는 300㎒에 상당한다. 1㎱보다도 1자릿수 빠른 100㎰의 상승 시간의 경우에는 등가 주파수는 3㎓가 되고, 도 8a, 도 8b의 경우의 인덕턴스(37)의 값은 0.5nH, 도 8c, 도 8d의 경우의 인덕턴스(37)의 값은 0.05nH가 된다. 이것은 0.5㎜와 0.05㎜의 거리에 상당한다. 트랜지스터 게이트 회로가 고주파에서 동작하는 만큼, 바이패스 컨덴서(26)는 트랜지스터 게이트 회로에 가까운 위치에 설치할 필요가 있는 것을 뜻하고 있다. 이 바이패스 컨덴서(26)와 이 바이패스 컨덴서가 접속되어 있는 배선에 있어서의 누설 인덕턴스 XpH의 값은 1/A(㎓)×100㎰ 이하(단, A는 앞의 등가 주파수)가 되도록 하는 것이 바람직하다. 상기 식은 ㎓ 대역에서 동작하는 디지털 회로에서 경험적으로 체득한 계산식(단위 부정합)이다.
그러나, 트랜지스터나 캐패시터 모두 물리적인 크기가 있고, 이들의 소형화에 한계가 있기 때문에, 도 9에 도시한 바와 같이, 바이패스 컨덴서(26)는 전원 및접지 쌍선(22)의 도중에 배치해야만 하는 경우가 많다. 이 때, 바이패스 컨덴서(26)는 tpd+tpdps1(단, tpdps1은 2개의 부분으로 이루어진 전원 및 접지 쌍선(22)에 있어서의 한쪽의 전달 지연 시간)의 시간만큼 대전하게 되고, 그 만큼 용량을 증대시키면 좋다. 상기한 예에서 tpdps1의 지연 시간이 0.1㎱일 때, 바이패스 컨덴서(26)의 용량은 156∼572㎊가 된다.
여러 가지 조건을 생각해 봐도 바이패스 컨덴서(26)의 용량은 500㎊∼5㎋로 충분하기 때문에, 낮은 인덕턴스의 구조를 취할 수 있다. 이 바이패스 컨덴서(26)의 구체적인 구조에 관해서는 후술한다.
그런데, 전원 및 접지 쌍선(22)은 연속하여 일정한 특성 임피던스를 갖고 있다. 여기서, 전원 및 접지 쌍선(22)에 접속되어 있는 트랜지스터가 온 상태가 되고, 그 온 저항을 통해 전하가 흐르기 시작하는 것으로 한다. 만약, 트랜지스터의 용량 성분이 0이면, 전원 및 접지 쌍선(22)으로부터의 전하는 순식간에 신호 전송 선로로 흐르고, 이 전송 선로의 특성 임피던스로 제한된다. 도 1에서 설명한 바와 같이 IT=Vdd/(Ron+Zo)에서 전하 즉 전류가 흐른다.
그러나, 트랜지스터에 게이트 용량 CG가 있으면, 온 저항을 감지하기 전에 이 용량 CG와 조우하여 그 순간에 저항이 0이 되며, 스파이크 전류가 흘러 전압 0으로 된다. 그 후, 온 저항과 조우하여 전압 저하는 회복되어 가지만, 전압이 상승되어 갈 때의 특성은 v=Vdd·exp(-t/RonCG)가 된다. 그 후에 IT=Vdd/(Ron+Zo)의 정상 상태가 된다. 전원 및 접지 쌍선(22)으로 하면, 작은 임피던스, 즉 온 저항×게이트 용량에 의해서 결정되는 시상수의 지연 시간과 등가인 전송 선로가 신호 전송 선로 전에 설치되게 된다. 그 결과로서 부 반사가 발생하기 때문에, 전원 및 접지 노이즈가 발생한다.
이것을 방지하기 위해서는, 도 10에 도시한 바와 같이, 트랜지스터 게이트 회로(50)의 전원 및 접지 쌍선(22)의 전원 공급부에 직렬로 저항(51)을 접속하면 좋다. 이 저항(51)의 값 R㎰는 Zo=Ron+Rps의 관계를 충족시키도록 설정된다.
이 결과, 트랜지스터의 시상수 동작 지연 tt는 tt=(Ron+R㎰)CG가 된다. R㎰가 없을 때와 비교하여 지연 시간 Δt=R㎰·CG가 생기지만, 신호 버스 회로에서는 큰 문제가 되지 않는다. 금후, SOI(Silicon On Insulator) 등의 트랜지스터 구조가 되는 것을 고려하여 게이트 용량 CG를 작게 하면 큰 문제는 발생하지 않는다고 예상된다.
다음에, 본 발명을 LSI(Large Scale Integrated circuit)칩 및 패키지를 포함하는 반도체 회로 장치에 실시한 제1 실시예에 대하여 설명한다.
도 11의 평면도에 도시한 바와 같이, LSI칩(61)의 주변부에는 3종류의 패드(62a, 62b, 62c)가 각각 복수 배치되어 있다. 패드(62a)는 각각 전원 패드이고, 패드(62b)는 각각 접지 패드이며, 패드(62c)는 각각 신호 패드이다. 또한, 칩(61) 주위에는, 칩(61) 근방에서는 일체적으로 형성되어 있고, 칩(61)으로부터 어느 정도 떨어진 위치에서 복수로 분리된 도전체층으로 이루어진, 도 11 중 미세한 점으로 나타낸 접지 배선(63)이 설치되어 있다. 이 접지 배선(63) 상에는, 층간 절연막을 통해 접지 배선(63)과는 다른 층의 도전체층으로 이루어진 각각 복수의 신호선(64) 및 전원선(65)이 형성되어 있다. 상기 신호선(64) 및 전원선(65)은 그 하부의 접지 배선(63)과 함께 방사형으로 연장되어 있다. 이들 신호선(64)과 전원선(65)은 앞의 접지 배선(63)이 복수로 분기되어 있는 개소로부터 접지 배선(63)과 함께 스택드 쌍선으로서 각각 쌍으로 이루어져 인출되고 있다.
도 11의 예에서는, 3조의 신호 및 접지 쌍선(66)에 대하여 1조의 전원 및 접지 쌍선(67)을 1세트로 하고, 복수 세트의 신호 및 접지 쌍선(66) 및 전원 및 접지 쌍선(67)이 칩(61)과 함께 배선판으로서의 패키지(68) 상에 배치되어 있다.
이 때문에, 전원 및 접지 쌍선(67)의 폭은 신호 및 접지 쌍선(66)의 폭의 실질상 3배 이상이 됨으로써 앞서 설명한 Zops≤(1/N)Zo의 조건을 만족시킬 수 있다. 물론, 전원 및 접지 쌍선(67) 사이의 층간 절연막의 막 두께가 신호 및 접지 쌍선(66)에 있어서의 그것보다 얇을 때는 선폭의 함수가 되지 않고, 전원 및 접지 쌍선(67)의 폭은 신호 및 접지 쌍선(66)의 폭의 3배 미만, 혹은 그것 이하, 또는 동일한 선폭으로 하여도 좋다. 결국 Zops≤(1/N)Zo의 조건을 만족시키는 전송 선로가 칩 주변의 근방까지 배치 형성되어 있는 것이다.
또한, LSI칩(61)은 플립칩이나 TAB 본딩 칩이라도 대응할 수 있는 것은 도 11로부터 용이하게 유추할 수 있다. 칩 상의 패드나 패드 대신 설치되는 범프에 대하여, 될 수 있는 한 가까운 위치까지 Zops≤(1/N)Zo의 조건을 만족시키는 전송 선로를 배치하는 것이 기본 조건이다.
그런데, 전원 및 접지 쌍선(67)은 앞의 바이패스 컨덴서(26)의 부착 위치에서 2개로 분기되고, 다시 합류하는 평면 형상으로 되어 있고, 분기되어 있는 부분의 각각은 분기되지 않은 부분의 실질상 1/2의 선폭으로 되어 있다. 이에 따라, 전원 및 접지 쌍선(67)의 특성 임피던스가 연속성을 유지하도록 되어 있다.
바이패스 컨덴서(26)는 도시와 같이 플립칩형 전극을 갖고, 전극 패드와 접지 패드가 거의 동일한 위치로부터 인출되어 전원 및 접지 쌍선(67)에 접속되어 있다. 또한, 패드가 형성되어 있는 위치는 LSI칩 내의 트랜지스터 게이트가 있는 측으로 되어 있다. 이에 따라, 컨덴서의 패드의 인출 벡터가 트랜지스터의 게이트를 향하여 가는 전원 및 접지 쌍선(67)과 동일한 벡터가 된다.
LSI칩(61)의 신호 패드(62c)로부터 입력된 신호는 일반적으로 칩(61) 내에서는 리시버로 공급되어 있다. 또한 리시버와 세트로 된 드라이버로부터 신호가 출력되고, 신호 패드(62c)를 통해 칩 외부로 출력되고 있다. 이들 리시버 및 드라이버는 모두 전원 및 접지에 접속되어 있다.
도 12는 본 발명의 제2 실시 형태에 의한 LSI칩(61) 내의 상기 리시버 및 드라이버 주변의 구성을 나타내는 평면도이다. 또, 도 12에 있어서, 도 11과 대응하는 개소에는 동일한 부호를 붙여 설명을 행한다. 도 12에 있어서, 부호(71)는 각각 리시버, 부호(72)는 각각 드라이버이다. 이들 리시버(71) 및 드라이버(72)는 트랜지스터의 물리 구조로 하지 않고 삼각 기호로 표현하고 있지만, 선단이 칩 내측을 향하고 있는 것이 리시버이고, 반대로 외측을 향하고 있는 것이 드라이버인 것은 용이하게 유추할 수 있다.
앞에서 설명한 바와 같이, 전원 및 접지 쌍선(67)은 트랜지스터 게이트, 즉 리시버(71) 및 드라이버(72) 근처에서도 전송 선로이어야만 하기 때문에, 전원 및 접지 쌍선(67)은 리시버(71) 및 드라이버(72)의 바로 위까지 연장 배치되고, 도 12는 이 일례를 나타내고 있다. 또, 이 경우에도, 도시한 바와 같이 전원 및 접지 사이에 바이패스 컨덴서(26)를 접속하도록 해도 좋다.
리시버(71) 및 드라이버(72) 등의 트랜지스터 게이트에 대한 접지 접속은, 도 13의 단면도에 도시된 바와 같이, 상층에 있는 접지 배선(63)에 대하여 층간 접속을 도모하고, 전원 접속은 접지 배선(63)을 뛰어 넘은 그 위의 전원 배선(65)과의 접속을 도모하면 좋다. 전원 배선(65)에 대한 접속 방법은 프린트 배선 기판에 있어서의 관통 홀 구조나, 접지층에 전원 랜드를 설치하여 단계마다의 접속 중 어느 쪽이라도 좋은 것은 물론이다. 신호 배선(73)은 접지 배선(63)과 쌍 전송 선로로 되어 있지만, 여기서 중요한 것은 접지 배선(63)이 소위 맹장(盲腸) 배선으로 되어 있지 않은 것이다. 신호 및 접지 쌍 전송 선로를 구성하는 접지 배선은 접지 패드(62b)에 접속되고, 전원 및 접지 쌍선(67)을 구성하는 접지 배선(63)으로부터 분기되어 신호 패드(62c)의 위치까지 연장된 접지 배선(63)의 일부에 의해서 구성되어 있다. 리시버(71) 및 드라이버(72)측에서는, 도 12 중에서 사선이 표시된 동그라미로 나타내는 접속부(74)를 통해 전원 배선(65)과 접속되며, 도 12 중 속이 빈 하얀 동그라미로 나타낸 접속부(75)를 통해 접지 배선(63)이 접속되어 있다.
도 14는 상기 바이패스 컨덴서(26)의 상세한 구성을 나타내는 사시도이다. 이 컨덴서는 복수(본 예로서는 6층)의 평판형의 도전체층(81)이 각각 절연체층을통해 적층되어 있고, 상호 중첩된 한쪽의 도전체층(81)이 전원층, 다른쪽이 접지층을 구성하고 있다. 또, 이들 복수의 도전체층(81)은 각각, 상기 도 11 중의 전원 및 접지 쌍선(67)을 구성하는 전원 배선(65) 및 접지 배선(63)의 폭에 가까운 폭 W를 갖는다. 또한, 상기 도전체층(81)의 폭의 방향과 교차하는 방향으로 대향하는 한쌍의 변 중, LSI칩(61)에 가까운 측에 상당하는 변에는 상기 전원층 및 접지층을 구성하는 각 층의 도전체층(81)과 접속되는 전원층용 및 접지층용의 각각 복수의 층간 접속용 관통 홀 전극(82, 83)이 설치되어 있다.
도 15는, 도 14에 도시한 컨덴서에 있어서, 하나의 도전체층(81)에 있어서의 전하가 흐르는 모습을 모식적으로 나타내고 있고, 마찬가지로, 도 16은 전원층 및 접지층에 상당하는 한쌍의 도전체층(81)에 있어서의 전하가 흐르는 모습을 모식적으로 나타내고 있다. 또, 도 15 및 도 16에 있어서, 부호(84, 85)는 상기 층간 접속용 관통 홀 전극(82, 83)과, 전원 및 접지 쌍선(67)을 구성하는 전원선(65) 및 접지 배선(63) 각각을 접속하는 플립칩 구조의 전극부이다.
도 15 및 도 16으로부터 분명해진 바와 같이, 플러스, 마이너스 전하가 흐르는 방향이 출구[전극부(84, 85)]를 향하여 동일한 방향으로, 그것이 평면 가득히 확대되고, 될 수 있는 한 그 동안 출구를 확보하여 외부로 추출되도록 하고 있다. 그것을 잘 실현하는 방법의 일례로서, 도 15에 도시한 바와 같이, 2열의 플립칩 구조를 취하고 있다. 그러나, 전원 및 접지 쌍선의 구조에 의해서는 선형의 전극도 취할 수 있는 것은 물론이다.
즉, 도 17의 단면도에 도시한 바와 같은 매립 캐패시터를 상기 바이패스 컨덴서(26)로서 사용할 수도 있다. 도 17에 있어서, 전원선(65) 및 접지 배선(63)으로 이루어진 전원 및 접지 쌍선(67)의 도중의 분기부(91)에는, 그 사이에 캐패시터 절연막(92)을 개재시킨 한쌍의 도전체층(93, 94)으로 이루어진 매립 캐패시터(95)가 형성되어 있다. 그리고 이 매립 캐패시터(95)를 구성하는 한쌍의 도전체층(93, 94)의 각 한변 전면과, 전원선(65) 및 접지 배선(63) 각각이 스터드 전극으로 이루어지는 접속부(96, 97)를 통해 전기적으로 접속되어 있다.
도 17에 도시한 바와 같은 한쌍의 도전체층으로 이루어지는 한쌍의 캐패시터이면, 전하의 추출구의 한변 전면으로부터 전하를 추출할 수 있다. 또, 캐패시터 절연막(92)의 유전률을 적절하게 선택하면, 전원 및 접지 쌍선(67) 사이에 설치되어 있는 절연막과 실질적으로 동일한 막 두께로 구성할 수 있는 것은 물론이다. 앞에서 설명한 바와 같이, 바이패스 컨덴서(26)는 용량이 기껏해야 수㎋ 정도로 작은 캐패시터라도 좋다고 하는 원칙이 이러한 구조를 취할 수 있게 한다.
도 18은 본 발명을 LSI칩 및 패키지를 포함하는 반도체 회로 장치에 실시한 제3 실시예에 의한 평면도이다. 또, 도 11과 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 11의 반도체 회로 장치에 있어서, 전원 및 접지 쌍선(67)은 바이패스 컨덴서(26)의 부착 위치에서 2개로 분기되고, 다시 합류하는 평면 형상으로 되어 있고, 전원 및 접지 쌍선(67)은 도중에 끊기지 않는다. 이것에 대하여, 도 18에서는 바이패스 컨덴서(26a)가 전원 및 접지 쌍선(67)의 일부를 구성하고 있다. 즉, 전원 및 접지 쌍선(67)을 구성하는 접지 배선(63)과 전원선(65)은 바이패스컨덴서(26a)의 위치에서 도중에 끊겨 있고, 이 도중에 끊겨 있는 개소에서 바이패스 컨덴서(26a)를 구성하는 전원층용의 도전체층 및 접지층용의 도전체층(81)이 전원층에 연결되어 변화되고, 바이패스 컨덴서(26a)의 반대측에서 접지 배선(63)과 전원선(65)에 다시 접속되어 있다. 즉, 바이패스 컨덴서(26a)가 설치되어 있는 위치에는 전원 및 접지 쌍선(67)은 존재하지 않고, 전원 및 접지 쌍선(67) 대신 바이패스 컨덴서(26a) 자체가 전송 선로로서 사용된다.
도 19는 도 18 중의 바이패스 컨덴서(26a)의 상세한 구성을 나타내는 사시도이다. 이 컨덴서는, 복수(본 예에서는 6층)의 평판형의 도전체층(81)이 각각 절연체층을 통해 적층되어 있고, 상호 중첩된 한쪽의 도전체층(81)이 전원층, 다른쪽이 접지층을 구성하고 있다. 또, 이들 복수의 도전체층(81)은 각각, 상기 도 18 중의 전원 및 접지 쌍선(67)을 구성하는 전원 배선(65) 및 접지 배선(63)의 폭에 가까운 폭 W를 갖는다. 또한, 상기 도전체층(81)의 폭의 방향과 교차하는 방향으로 대향하는 한쌍의 각 변에는 각각 상기 전원층 및 접지층을 구성하는 각층의 도전체층(81)과 접속되는 전원층용 및 접지층용의 복수의 층간 접속용 관통 홀 전극(82, 83)이 설치되어 있다. 그리고, 이들 층간 접속용 관통 홀 전극(82, 83)을 통해 각층의 도전체층(81)이 전원 및 접지 쌍선(67)에 접속됨으로써, 도 20의 등가 회로에 도시한 바와 같이, 바이패스 컨덴서(26a)가 전원 및 접지 쌍선(67)의 일부를 구성하게 된다.
도 21은 도 19에 도시한 컨덴서에 있어서, 하나의 도전체층(81)에 있어서의 전하가 흐르는 모습을 모식적으로 나타내고 있고, 마찬가지로, 도 22는 전원층 및접지층에 상당하는 한쌍의 도전체층(81)에 있어서의 전하가 흐르는 모습을 모식적으로 나타내고 있다. 또, 도 21 및 도 22에 있어서, 부호(84, 85)는 상기 층간 접속용 관통 홀 전극(82, 83)과 전원 및 접지 쌍선(67)을 구성하는 전원선(65) 및 접지 배선(63) 각각을 접속하는 플립칩 구조의 전극부이다.
도 21 및 도 22로부터 분명해진 바와 같이, 플러스, 마이너스의 전하가 흐르는 방향이 출구[전극부(84, 85)]를 향하여 동일한 방향으로, 그것이 평면 가득히 확대되고, 될 수 있는 한 그 동안 출구를 확보하여 외부로 추출되도록 하고 있다.
그런데, 도 18의 실시예의 반도체 회로 장치에서는, 바이패스 컨덴서(26a)를 전원 및 접지 쌍선(67)의 전송 경로의 일부로서 사용하고 있기 때문에, 전원 및 접지 쌍선(67)으로 이루어진 전송 경로의 특성 임피던스가 불연속이 되며, 전원 및 접지 쌍선(67)과 바이패스 컨덴서(26a) 사이에서 에너지의 반사가 발생한다. 그러나, 해석 결과, 시간이 지나면 에너지는 바이패스 컨덴서(26a)를 거의 통과하는 것이 분명해졌다. 이하, 이것에 대하여 설명한다.
지금, 도 23의 전송 선로에 도시한 바와 같이, 실질적으로 동일한 특성 임피던스를 갖는 2개의 전송로(110, 120) 사이에, 전송로(110, 120)와는 다른 특성 임피던스를 갖는 전송로(130)가 삽입되어 있는 경우에, 전송로(130) 내에서 반사를 반복하여 전송로(110)로부터 전송로(120)로 에너지가 전송되는 것을 증명한다. 또, 편의상, 전송로(110, 130, 120)를 A, B, C로 나타내도록 한다.
여기서, 2개의 전송로 A, C의 특성 임피던스를 예를 들면 50Ω, 전송로 B의 특성 임피던스를 ZΩ으로 한다. 전송로 A로부터 전송로 C로 에너지가 전부 전송된다고 가정한 경우, 전송로 B의 입구에서 전송로 A측으로 반사되는 에너지를 전부 합산한 것이 제로가 되지 않아서는 모순이 생긴다. 그래서, 전송로 B로부터 전송로 A로 되돌아가는 전류를 합산하면 제로가 되는 것을 확인한다.
50Ω의 특성 임피던스를 갖는 전송로로부터 ZΩ의 특성 임피던스를 갖는 전송로로의 반사 계수 Γ은 이하의 수학식으로 주어진다.
또한, ZΩ의 특성 임피던스를 갖는 전송로로부터 50Ω의 특성 임피던스를 갖는 전송로로의 반사 계수 Γ'는 이하의 수학식로 주어진다.
따라서, 초기 전압 V가 전송로 A에 주어진 경우에, 전송로 B로 전송되는 전압은 V(1+Γ)이 된다. 단, 전송로 B 내를 통과할 때의 손실은 무시한다.
전송로 B 내를 통과하고, 전송로 C의 입구에서 반사되어 되돌아가는 쪽의 전압 VCB1은 이하의 수학식으로 주어진다.
그리고, 전송로 A의 출구까지 되돌아 와서, 전송로 A 내를 통과해 가는 전압 VAB1은 이하의 수학식으로 주어진다.
또한, 전송로 A의 출구까지 되돌아 가서, 재차, 전송로 B의 방향으로 반사해 가는 전압 VBA1은 이하의 수학식로 주어진다.
이하, 마찬가지로 하여 이러한 반사가 반복되어 간다. 이 반사의 모습을 나타낸 것이 도 24이다.
예를 들면, 전송로 B로 들어가고 나서 전송로 A로 되돌아가는 전압의 합계 S(Sn에서, n은 ∞)는 이하의 수학식으로 주어진다.
그리고, 당초, 전송로 A로부터 전송로 B의 입구에서 반사되고 있는 전압 ΓV를 수학식 6에 가하면, -ΓV+ΓV=0이 되는 것을 알 수 있다.
중요한 결론은, 도중의 전송 선로의 부정합이 발생하여도 에너지는 시간이 지나면 전부 통과하게 된다. 이 시간이란 앞과 같은 반사를 반복하는 것에 의한 경과 시간이다.
그러나, 반복 반사의 과도기의 현상이 전압 파형의 혼란을 동반하여 문제가 되는 경우가 있다. 직감적으로는, 이 다중 반사의 주기가 짧고, 부정합 전송 선로가 짧은 조건에서는 허용할 수 있다고 생각된다. 그래서, 앞의 도 23의 전송 선로에 있어서의 전송로 B의 전송로 길이가 전송로 A, C의 2배(2L)이고, 앞의 특성 임피던스 Z를 100Ω으로 한 경우를 생각한다.
우선은, 1차 통과분과 다음 반사분(1∼2차)에 대하여 고찰한다. 즉, (1-Γ2) V0(1+Γ2cos2πfα)sin2πft+Γ2sin2πfαcos2πft를 고찰하게 된다. 여기서, α는 전송로 B의 전송로 길이 2L을 전송 속도로 나눈 것이다. 또한, 전송 속도는 유리 에폭시 기판에서는 개략 150㎜/1(nsec)이기 때문에, 2πfα는 4πfL/150(nsec)이 된다. 또한, Γ는 Γ=(100-50)/(100+50)=1/3이고, Γ2은 1/9이 된다.
우선, 처음에, f=1㎓로 가정하면, 앞의 1차 통과분과 다음 반사분을 나타내는 값 중, (1-Γ2)V0 이후의 괄호 안은 (1+(1/9)cos(4πL/150))sin2πt·109+((1/9)sin(4πL/150))cosπt·109이 된다.
여기서, 전송 선로 길이 L을 여러 가지로 변화시켜 전송 파형이 어떻게 변화되는가를 시뮬레이션에 의해 확인하였다. 이 시뮬레이션의 결과로부터, 특성 임피던스 50Ω에 대한 100Ω의 미스매치는, 1㎓의 사인파에 대해서는 미스매치 부분의 전송 선로 길이가 10㎜ 정도에서는 그다지 큰 영향을 받지 않는 것이 확인되었다.3㎓의 펄스인 경우에는 10㎓의 사인파에 상당하기 때문에, 미스매치 부분의 전송 선로 길이는 1㎜ 이내이면 영향을 받지 않는 것이 확인되었다.
결론적으로는, 바이패스 컨덴서를 전송 선로로 간주한 경우에, 특성 임피던스의 부정합에 의한 영향을 받지 않는 선로 길이는 주파수에 의해서 규정되게 된다. 즉, 치수가 긴 바이패스 컨덴서는 사용할 수 없지만, 주파수에 알맞은 치수의 컨덴서이면, 통과 특성은 좋다. 그 관계식은, 단순화하여 사인파이면 L=(1/f)·1010(㎜)이 되고, 펄스 신호이면 3배 고조파 대표 주파수로서 L=(1/3f)·1010(㎜)의 길이 이내이기 때문에 바이패스 컨덴서를 전원 및 접지 전송 선로에 직렬로 삽입할 수 있다.
도 25는 본 발명을 LSI칩 및 패키지를 포함하는 반도체 회로 장치에 실시한 제4 실시예에 의한 평면도이다. 또, 앞의 도 11과 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략한다.
이 실시예에서는, 도 11의 실시예의 반도체 회로 장치에 있어서 바이패스 컨덴서(26) 대신, 도 18에 도시한 것과 마찬가지의 바이패스 컨덴서(26a)를 설치하도록 한 것이다. 즉, 이 실시예에서는, 바이패스 컨덴서(26a)가 설치되어 있는 위치에서 전원 및 접지 쌍선(67)이 2개로 분기되고, 다시 합류하는 평면 형상으로 되어 있으며, 분기되어 있는 부분의 각각은 분기되지 않은 부분의 실질상 1/2의 선폭으로 되어 있다.
이 실시예의 반도체 회로 장치에 따르면, 바이패스 컨덴서(26a) 자체가 전원및 접지 쌍선(67)의 일부를 구성하고 있기 때문에, 바이패스 컨덴서(26a)가 설치되어 있는 부분에 있어서의 특성 임피던스를 도 18의 경우보다도 내릴 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 전원 및 접지 배선의 전하 공급 능력을 충분하게 하고, 트랜지스터 게이트 회로의 특성이 제한이 되지 않는 반도체 회로 장치를 제공할 수 있다.

Claims (23)

  1. 반도체 회로 장치에 있어서,
    소정의 굵기를 갖는 전원 배선(65) 및 상기 전원 배선과 실질적으로 동일한 굵기를 갖고, 상기 전원 배선과 전기적으로 분리되며 또한 상기 전원 배선과 중첩된 상태로 배치 형성된 접지 배선(63)으로 이루어진 전송 선로(22, 67)와,
    상기 전송 선로에 접속되며, 상기 전송 선로로부터 전원 전압이 공급되는 전자 회로(61, 66)
    를 포함하는 반도체 회로 장치.
  2. 제1항에 있어서,
    상기 전원 배선 및 접지 배선으로 이루어진 상기 전송 선로(22, 67)는, 상기 전송 선로로부터 전원 전압이 공급되는 상기 전자 회로 전체의 임피던스와 실질적으로 동일하거나 혹은 그보다 낮은 특성 임피던스를 갖는 반도체 회로 장치.
  3. 제1항에 있어서,
    상기 전원 배선 및 상기 접지 배선은 각각 도전체로 이루어진 배선층으로 이루어지고, 상기 전원 배선 및 상기 접지 배선의 상기 굵기는 실질적으로 상기 각 배선층의 배선 폭인 반도체 회로 장치.
  4. 제1항에 있어서,
    상기 전원 배선 및 상기 접지 배선으로 이루어진 상기 전송 선로는 반도체 집적 회로 칩(61)에 형성되어 있는 반도체 회로 장치.
  5. 제1항에 있어서,
    상기 전원 배선 및 상기 접지 배선으로 이루어진 상기 전송 선로가 배선판(68)에 형성되어 있는 반도체 회로 장치.
  6. 제1항에 있어서,
    상기 전원 배선 및 접지 배선으로 이루어진 상기 전송 선로는, 그 말단에 도달할 때까지 전원 및 접지 쌍 전송 선로의 구조를 갖는 반도체 회로 장치.
  7. 제1항에 있어서,
    상기 전자 회로의 전원 공급부 혹은 그 근방에 접속되며, 상기 전자 회로에 공급되는 전하량의 수배 내지 수십배의 전하량을 보유하는 바이패스 컨덴서(26, 26 a)를 더 포함하는 반도체 회로 장치.
  8. 제7항에 있어서,
    상기 바이패스 컨덴서(26, 26a)는 상기 전송 선로의 도중에 접속되어 있는 반도체 회로 장치.
  9. 제8항에 있어서,
    상기 바이패스 컨덴서(26a)는 상기 전송 선로의 일부를 형성하고 있는 반도체 회로 장치.
  10. 제7항에 있어서,
    상기 바이패스 컨덴서와 상기 바이패스 컨덴서가 접속되어 있는 배선에 있어서의 누설 인덕턴스의 합계는 1/A(㎓)×100㎰=XpH(단, A는 상기 전자 회로에 공급되는 클럭의 주파수, X는 계산된 인덕턴스 값) 이하인 반도체 회로 장치.
  11. 제7항에 있어서,
    상기 바이패스 컨덴서는,
    상기 전원 배선 및 상기 접지 배선을 형성하는 상기 각 배선층의 배선 폭에 가까운 배선 폭을 갖고, 절연체층을 통해 상호 중첩되도록 형성된 적어도 2개의 평판형의 도전체층(81)과,
    상기 적어도 2개의 도전체층의 폭의 방향과 교차하는 방향으로 대향하는 한쌍의 변 중, 상기 전자 회로에 가까운 측에 상당하는 변에 설치되며, 상기 전원 배선 및 상기 접지 배선의 각각과 각각이 접속되는 복수의 추출 전극(82, 83)을 포함하는 반도체 회로 장치.
  12. 제8항에 있어서,
    상기 바이패스 컨덴서는,
    상기 전원 배선 및 상기 접지 배선을 형성하는 상기 각 배선층의 배선 폭에 가까운 배선 폭을 갖고, 절연체층을 통해 상호 중첩되도록 형성된 적어도 2개의 평판형의 도전체층(81)과,
    상기 적어도 2개의 도전체층의 폭의 방향과 교차하는 방향으로 대향하는 한쌍의 변의 각각에 설치되며, 상기 전원 배선 및 상기 접지 배선의 각각과 각각이 접속되는 복수의 추출 전극(82, 83)을 포함하는 반도체 회로 장치.
  13. 제1항에 있어서,
    상기 전자 회로는,
    상기 전송 선로에 접속되어 상기 전송 선로로부터 전원 전압을 받는 트랜지스터를 포함하며, 신호선이 접속된 트랜지스터 게이트 회로(50)와,
    상기 트랜지스터 게이트 회로의 전원측과 상기 전송 선로 사이에 직렬로 접속된 저항 소자이며, 상기 트랜지스터의 온 저항을 Ron, 상기 신호선의 특성 임피던스를 Zo, 상기 저항 소자의 저항치를 R㎰로 하였을 때, Ron+R㎰=Zo를 만족시키도록 R㎰의 값이 설정되어 있는 저항 소자(51)를 포함하는 반도체 회로 장치.
  14. 반도체 회로 장치에 있어서,
    소정의 굵기를 갖는 전원 배선 및 상기 전원 배선과 실질적으로 동일한 굵기를 갖고, 상기 전원 배선과 전기적으로 분리되며 또한 상기 전원 배선과 중첩된 상태로 배치 형성된 접지 배선으로 이루어진 전송 선로(22)와,
    각각 전류 통로를 갖고, 각각의 전류 통로의 일단이 상기 전송 선로의 전원 배선에 접속된 복수의 트랜지스터(Q1, Q2)와,
    상기 복수의 트랜지스터 각각의 전류 통로의 타단에 접속된 복수의 신호선(24-1, 24-2)
    을 포함하는 반도체 회로 장치.
  15. 제14항에 있어서,
    상기 복수의 신호선의 개수를 N, 상기 복수의 각 신호선의 특성 임피던스를 각각 Zo로 한 경우에, 상기 전원 배선 및 접지 배선으로 이루어진 상기 전송 선로의 특성 임피던스 Zops가 Zo/N과 실질적으로 동일하거나 혹은 그보다 낮은 반도체 회로 장치.
  16. 제14항에 있어서,
    상기 전원 배선 및 상기 접지 배선은 각각 도전체로 이루어진 배선층으로 이루어지고, 상기 전원 배선 및 상기 접지 배선의 상기 굵기는 실질적으로 상기 각 배선층의 배선 폭인 반도체 회로 장치.
  17. 제14항에 있어서,
    상기 전원 배선 및 상기 접지 배선으로 이루어진 상기 전송 선로가 반도체 집적 회로 칩에 형성되어 있는 반도체 회로 장치.
  18. 제14항에 있어서,
    상기 전원 배선 및 상기 접지 배선으로 이루어진 상기 전송 선로가 배선판에 형성되어 있는 반도체 회로 장치.
  19. 제14항에 있어서,
    상기 전원 배선 및 접지 배선으로 이루어진 상기 전송 선로는 그 말단에 도달할 때까지 전원 및 접지 쌍 전송 선로의 구조를 포함하는 반도체 회로 장치.
  20. 제14항에 있어서,
    상기 복수의 트랜지스터의 각 일단의 근방에 접속되며, 상기 복수의 트랜지스터에 공급되는 전하량의 수배 내지 수십배의 전하량을 보유하는 바이패스 컨덴서(26)를 더 포함하는 반도체 회로 장치.
  21. 제20항에 있어서,
    상기 바이패스 컨덴서가 상기 전송 선로의 도중에 접속되어 있는 반도체 회로 장치.
  22. 제21항에 있어서,
    상기 바이패스 컨덴서가 상기 전송 선로의 일부를 형성하고 있는 반도체 회로 장치.
  23. 제20항에 있어서,
    상기 바이패스 컨덴서는,
    상기 전원 배선 및 상기 접지 배선을 형성하는 상기 각 배선층의 배선 폭에 가까운 배선 폭을 갖고, 절연체층을 통해 상호 중첩되도록 형성된 적어도 2개의 평판형의 도전체층(81)과,
    상기 적어도 2개의 도전체층의 폭의 방향과 교차하는 방향으로 대향하는 한쌍의 변의 각각에 설치되며, 상기 전원 배선 및 상기 접지 배선의 각각과 각각이 접속되는 복수의 추출 전극(82, 83)을 포함하는 반도체 회로 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7400477B2 (en) 1998-08-24 2008-07-15 Leviton Manufacturing Co., Inc. Method of distribution of a circuit interrupting device with reset lockout and reverse wiring protection
JP4572054B2 (ja) * 2002-01-24 2010-10-27 寛治 大塚 回路構造及び半導体集積回路
JP3637903B2 (ja) * 2002-06-12 2005-04-13 日本電気株式会社 半導体回路の製造方法
US7003435B2 (en) 2002-10-03 2006-02-21 Leviton Manufacturing Co., Inc. Arc fault detector with circuit interrupter
JP4056348B2 (ja) * 2002-10-07 2008-03-05 株式会社ルネサステクノロジ 集積回路チップモジュールおよび携帯電話機
CN1774806B (zh) * 2003-02-14 2010-06-16 日本电气株式会社 线路元件和使用线路元件的半导体电路
JP2004254155A (ja) 2003-02-21 2004-09-09 Kanji Otsuka 信号伝送装置および配線構造
JP4192009B2 (ja) * 2003-02-24 2008-12-03 寛治 大塚 電子回路装置
JP4142992B2 (ja) 2003-05-15 2008-09-03 株式会社フジクラ ＧＨｚ帯伝送の伝送線路構造およびＧＨｚ帯伝送に用いるコネクタ
JP2005027041A (ja) 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置
JP2005051496A (ja) * 2003-07-28 2005-02-24 Kanji Otsuka 信号伝送システム及び信号伝送線路
IL166445A (en) * 2005-01-23 2011-07-31 Mosaid Technologies Inc A standard and method for evaluating the termination of a transmission line based on the determination of a typical impedance
KR20070099986A (ko) * 2006-04-06 2007-10-10 삼성전자주식회사 필름형 패키지 및 이를 포함하는 표시 장치
WO2008005928A2 (en) * 2006-06-30 2008-01-10 Leviton Manufacturing Company, Inc. Circuit interrupter with live ground detector
JP5410664B2 (ja) 2007-09-04 2014-02-05 寛治 大塚 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造
WO2009097469A1 (en) 2008-01-29 2009-08-06 Leviton Manufacturing Co., Inc. Self testing fault circuit interrupter apparatus and method
US7924537B2 (en) 2008-07-09 2011-04-12 Leviton Manufacturing Company, Inc. Miswiring circuit coupled to an electrical fault interrupter
JP4929247B2 (ja) * 2008-08-05 2012-05-09 寛治 大塚 電子回路装置
US8472199B2 (en) 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8599523B1 (en) 2011-07-29 2013-12-03 Leviton Manufacturing Company, Inc. Arc fault circuit interrupter
US9759758B2 (en) 2014-04-25 2017-09-12 Leviton Manufacturing Co., Inc. Ground fault detector

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE6911585U (de) 1969-03-22 1969-12-04 Hirschmann Radiotechnik Kraftfahrzeugantenne mit antennenleitern auf oder in einer fensterscheibe
JPS6392047A (ja) 1986-10-06 1988-04-22 Rohm Co Ltd 半導体用リ−ドフレ−ム
JPS63107204A (ja) 1986-10-24 1988-05-12 Hitachi Ltd 高周波用半導体装置
JPS63122159A (ja) 1986-11-10 1988-05-26 Nec Corp 半導体装置
JPS6427251A (en) 1987-07-22 1989-01-30 Nippon Electric Ic Microcomput Semiconductor device
US4903113A (en) 1988-01-15 1990-02-20 International Business Machines Corporation Enhanced tab package
JPH03195049A (ja) * 1989-12-25 1991-08-26 Hitachi Ltd 半導体集積回路装置
FR2668651A1 (fr) 1990-10-29 1992-04-30 Sgs Thomson Microelectronics Circuit integre a boitier moule comprenant un dispositif de reduction de l'impedance dynamique.
JPH0685154A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 半導体集積回路装置
JP3241139B2 (ja) 1993-02-04 2001-12-25 三菱電機株式会社 フィルムキャリア信号伝送線路
US5426377A (en) * 1993-03-17 1995-06-20 Nec Corporation BiMIS circuit
JPH098637A (ja) * 1995-06-21 1997-01-10 Fujitsu Ltd 半導体装置
JPH1064956A (ja) * 1996-08-20 1998-03-06 Fujitsu Ltd フェースダウンボンディング半導体装置
JP3698828B2 (ja) 1996-08-29 2005-09-21 富士通株式会社 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置
JP2000058595A (ja) 1998-08-06 2000-02-25 Fujitsu Ltd 半導体装置およびその製造方法
JP3803204B2 (ja) 1998-12-08 2006-08-02 寛治 大塚 電子装置

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