JP4929247B2 - 電子回路装置 - Google Patents
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Description
また、このエネルギ反射率Γが10%以下であれば、電源設計上、許容できる。そこで、この点を考慮すると、以下の条件が満たされていればよい。
すなわち、1.2Z0ps=Z0ptのとき、
Γ=(1.2Z0ps−Z0ps)/(1.2Z0ps+Z0ps)=0.2/2.2=
0.091となり、エネルギ反射率Γは10%以下となる。
3層配線72,4層配線73のペアに変わる。ビアホール74は1層配線70
と3層配線72を接続するためのビアホール、ビアホール75は2層配線71
と4層配線73を接続するためのビアホールである。このとき、それぞれのビアホール74,75に対応して、ペアの相手の配線を逃げるアンチビアホール76を設ける必要がある。
4 ソース層 5 ゲート絶縁膜 6 ゲート電極
7,8 P+層 9a,9b 絶縁層
10,10a ドライバトランジスタ 20 電源グランドペア伝送線路 21 絶縁層 22 電源線 22a,23a 接続コラム 23 グランド線 24 絶縁層 30 信号グランドペア伝送線路 31 信号線 31a,32a 接続コラム 32 グランド線
40 レシーバトランジスタ 41 電源グランドペア伝送線路
42 信号グランドペア伝送線路 50 元電源グランドペア伝送線路
50a,50c 電源線 50b,50d グランド線
51,52,53 分岐電源グランドペア伝送線路
55,56,57 ドライバトランジスタ 58,59,60 信号グランドペア伝送線路
61a〜61e 分岐電源グランドペア伝送線路 62 ネットワーク配線63a,63b,63c 分岐電源グランドペア伝送線路
64,65a,65b,65c ネットワーク配線
66 電源グランドペア伝送線路 67 分岐配線 70 1層配線
71 2層配線 72 3層配線 73 4層配線
74,75 ビアホール 76 アンチビアホール
81,82 キャパシタ電極 83a,83b 抵抗
84 絞込み部 85 拡大部 91,92 キャパシタ
93 抵抗 94,96 縦コラム 95,97 引き出し部
101,102 チップ・キャパシタ 103 抵抗
110 方向性結合器 111 絶縁層 112 終端抵抗
120 チップキャパシタ 121 電解コンデンサ
130 チップ 131 隣接ペア線路 132 コラム
133 バンプ 134 分岐電源グランドペア伝送線路
135 元電源グランドペア伝送線路 136 バンプ
140 CMOSドライバ 141 Pチャネル型MOSトランジスタ
142 Nチャネル型MOSトランジスタ
143 電源グランドペア伝送線路 144 信号グランドペア伝送線路
145 ダンピング抵抗 146 終端抵抗
147 信号グランドペア伝送線路 150 作動レシーバ
151,152 作動入力トランジスタ 153 電源グランドペア伝送線路160 P+層 170 絶縁基板 171 Al層
Claims (10)
- 電源線とグランド線とを対向配置して成る元電源グランドペア伝送線路と、この元電源グランドペア伝送線路から分岐し、それぞれ電源線とグランド線を対向配置して成る複数の分岐電源グランドペア伝送線路と、この分岐電源グランドペア伝送線路にそれぞれ接続されたドライバトランジスタと、前記ドライバトランジスタの出力信号によってドライブされ、信号線とグランド線とを対向配置して成る信号グランドペア伝送線路と、この信号グランドペア伝送線路から伝送される信号を受信するレシーバ回路と、を具備し、
前記分岐電源グランドペア伝送線路の数をnとし、前記元電源グランドペア伝送線路の特性インピーダンスをZ0psとし、前記分岐電源グランドペア伝送線路の特性インピーダンスをZ0ptとすると、
Z0ps≦Z0pt/n≦1.2Z0ps なる条件を満たすことを特徴とする電子回路装置。 - 前記複数の分岐電源グランドペア伝送線路は、それぞれ複数のペア伝送線路に広がって、これらの広がったペア伝送線路が互いに交わってネットワーク配線を構成し、このネットワーク配線が前記元電源グランドペア伝送線路に合流していることを特徴とする請求項1記載の電子回路装置。
- 前記ネットワーク配線を構成する全ての配線が等長配線であることを特徴とする請求項2記載の電子回路装置。
- 前記元電源グランドペア伝送線路の終端に複数のバイパスキャパシタが接続され、且つこの終端から1つの電源グランドペア伝送線路が取り出され、この1つの電源グランドペア伝送線路の電源線とグランド線の間にコンデンサが接続され、更にこの1つの電源グランドペア伝送線路は電源回路に接続されていることを特徴とする請求項1、2、3のいずれかに記載の電子回路装置。
- 前記元電源グランドペア伝送線路の分岐部に隣接して、この元電源グランドペア伝送線路の電源線とグランド線との間に、一対のキャパシタと該一対のキャパシタを直列に接続する抵抗素子とから成るキャパシタ抵抗回路を接続したことを特徴とする請求項1、2、3のいずれかに記載の電子回路装置。
- 前記一対のキャパシタは、前記キャパシタ抵抗回路の前記元電源グランドペア伝送線路に伝送方向に沿った長さと同じ長さの前記元電源グランドペア伝送線路の部分が有する容量値の50倍以上の容量値を有することを特徴とする請求項5記載の電子回路装置。
- 前記元電源グランドペア伝送線路の分岐部に隣接して、この元電源グランドペア伝送線路の電源線とグランド線との間に挿入された一対のキャパシタ電極と、これらの一対のキャパシタ電極の間を接続する抵抗素子とから成るキャパシタ抵抗回路を設けたことを特徴とする請求項1、2、3のいずれかに記載の電子回路装置。
- 前記一対のキャパシタ電極と前記元電源グランドペア伝送線路との間で形成されるキャパシタは、前記キャパシタ抵抗回路の前記元電源グランドペア伝送線路に伝送方向に沿った長さと同じ長さの前記元電源グランドペア伝送線路の部分が有する容量値の50倍以上の容量値を有することを特徴とする請求項7記載の電子回路装置。
- 前記元電源グランドペア伝送線路の分岐点の近傍に、この元電源グランドペア伝送線路に隣接して、この元電源グランドペア伝送線路と同じペア線路で構成された方向性結合器が配置され、該方向性結合器のペア線路が終端抵抗で接続されていることを特徴とする請求項1、2、3のいずれかに記載の電子回路装置。
- 前記元電源グランドペア伝送線路と前記方向性結合器との間のギャップ寸法は、前記方向性結合器を構成するペア線路の導体の厚さ以下であることを特徴とする請求項9記載の電子回路装置。
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