JPH10189593A - 基準平面金属化層を有する集積回路電気装置 - Google Patents
基準平面金属化層を有する集積回路電気装置Info
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- JPH10189593A JPH10189593A JP9278555A JP27855597A JPH10189593A JP H10189593 A JPH10189593 A JP H10189593A JP 9278555 A JP9278555 A JP 9278555A JP 27855597 A JP27855597 A JP 27855597A JP H10189593 A JPH10189593 A JP H10189593A
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Abstract
(57)【要約】
【課題】 高い周波数で動作しそしてパターン化導体の
多数の金属化層を有する集積回路電気装置を提供する。 【解決手段】 専用のパターン化された金属化層を実質
的に連続する電圧基準平面として使用することにより集
積回路の信号インダクタンス及びクロストークが減少さ
れる。電圧基準平面は、信号伝播に使用されるパターン
化された金属化層の間に挿入されるか、最も上の金属レ
ベルとして使用されるか、又は最も下の金属レベルとし
て使用される。実質的に連続する電圧基準平面の２つ
は、信号層を介在せずに互いに隣接して配置され、回路
の電源／接地インピーダンスの改善を与える。
多数の金属化層を有する集積回路電気装置を提供する。 【解決手段】 専用のパターン化された金属化層を実質
的に連続する電圧基準平面として使用することにより集
積回路の信号インダクタンス及びクロストークが減少さ
れる。電圧基準平面は、信号伝播に使用されるパターン
化された金属化層の間に挿入されるか、最も上の金属レ
ベルとして使用されるか、又は最も下の金属レベルとし
て使用される。実質的に連続する電圧基準平面の２つ
は、信号層を介在せずに互いに隣接して配置され、回路
の電源／接地インピーダンスの改善を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
に係り、より詳細には、高い周波数で動作しそしてパタ
ーン化された導体の多数の金属化層を有する集積回路の
製造に係る。
に係り、より詳細には、高い周波数で動作しそしてパタ
ーン化された導体の多数の金属化層を有する集積回路の
製造に係る。
【０００２】
【従来の技術】良く知られたように、半導体基体に形成
される複雑な集積回路は、半導体基体上に設けられた種
々の活性素子を相互接続するために、パターン化された
導体の多数の層をしばしば必要とする。特に、近代的な
集積回路では、トランジスタ、抵抗器及びキャパシタの
ような高密度にパックされた活性素子間を接続するため
に、多数のパターン化された導体層及びそれに関連した
誘電体スペーサ層が互いに交互に積層される。
される複雑な集積回路は、半導体基体上に設けられた種
々の活性素子を相互接続するために、パターン化された
導体の多数の層をしばしば必要とする。特に、近代的な
集積回路では、トランジスタ、抵抗器及びキャパシタの
ような高密度にパックされた活性素子間を接続するため
に、多数のパターン化された導体層及びそれに関連した
誘電体スペーサ層が互いに交互に積層される。
【０００３】
【発明が解決しようとする課題】これらのパターン化さ
れた導体層の各々は、多数の個々に電気的に分離された
パターン化された導線で形成される。これらのパターン
化された導体は、データ信号、クロックタイミングパル
ス、電力又は接地電圧基準レベルのような信号を集積回
路の種々の部分へ搬送する。パターン化された導体上の
これらの信号は、同じ金属層内の他のパターン化された
導体、又はその信号を含むパターン化された導体の上下
のパターン化された導体における他の信号と相互作用す
る。この分野では、これは、誘導性又は容量性結合とし
て知られており、一般にクロストークと称されている。
動作周波数が低い場合には、所与の層内又は層間の信号
間の誘導性クロストークを分析しそして制御することが
一般に重要であるとは考えられないが、容量性結合につ
いては重要である。集積回路の動作周波数が高くなるに
つれて、パターン化された隣接導体上を伝播する信号間
の誘導性結合をモデリングしそして最小にする必要性が
高くなる。
れた導体層の各々は、多数の個々に電気的に分離された
パターン化された導線で形成される。これらのパターン
化された導体は、データ信号、クロックタイミングパル
ス、電力又は接地電圧基準レベルのような信号を集積回
路の種々の部分へ搬送する。パターン化された導体上の
これらの信号は、同じ金属層内の他のパターン化された
導体、又はその信号を含むパターン化された導体の上下
のパターン化された導体における他の信号と相互作用す
る。この分野では、これは、誘導性又は容量性結合とし
て知られており、一般にクロストークと称されている。
動作周波数が低い場合には、所与の層内又は層間の信号
間の誘導性クロストークを分析しそして制御することが
一般に重要であるとは考えられないが、容量性結合につ
いては重要である。集積回路の動作周波数が高くなるに
つれて、パターン化された隣接導体上を伝播する信号間
の誘導性結合をモデリングしそして最小にする必要性が
高くなる。
【０００４】この技術において知られている別の問題
は、これらのパターン化された導体が一般に非常に薄く
そして時々非常に長いことである。薄くて長いパターン
化された導体が集積回路の２つの広く離間された活性素
子間に電気信号を搬送するときには、パターン化された
導体の抵抗に関する問題が生じる。特に、外部から供給
される電力及び接地基準値を集積回路の種々の部分へ搬
送するパターン化された導体は、導体の固有の抵抗値に
より導体にわたって抵抗性の電圧降下をもつことにな
る。この電圧降下が充分に高い場合には、集積回路の異
なる部分に異なる値の供給及び基準電位が与えられる。
公知技術では、この電圧降下の問題は、集積回路の異な
る部分を横断する非常に大きく且つ厚い金属「バスバ
ー」を配置して集積回路の縁から集積回路の中央へと電
圧降下を最小にするよう試みることにより対処されてい
る。一般に、これらの金属「バスバー」のパターン化さ
れた導体は、金属の最上層である。というのは、これら
の導体が金属の中間レベルにある場合には、金属の上位
レベルとの「ステップカバレージ（回り込み率）」問題
として知られている問題が生じるからである。又、一般
に、金属の上位層は、金属の下位層よりも厚みがあり、
従って、上位レベルの金属における単位面積当たりの抵
抗値は、他のレベルよりも小さくなる。しかしながら、
公知技術には、集積回路の消費電力及び速度が高くなっ
たときに、シリコン基体の全ての部分に一貫した電力値
及び接地値を得るという問題が生じている。
は、これらのパターン化された導体が一般に非常に薄く
そして時々非常に長いことである。薄くて長いパターン
化された導体が集積回路の２つの広く離間された活性素
子間に電気信号を搬送するときには、パターン化された
導体の抵抗に関する問題が生じる。特に、外部から供給
される電力及び接地基準値を集積回路の種々の部分へ搬
送するパターン化された導体は、導体の固有の抵抗値に
より導体にわたって抵抗性の電圧降下をもつことにな
る。この電圧降下が充分に高い場合には、集積回路の異
なる部分に異なる値の供給及び基準電位が与えられる。
公知技術では、この電圧降下の問題は、集積回路の異な
る部分を横断する非常に大きく且つ厚い金属「バスバ
ー」を配置して集積回路の縁から集積回路の中央へと電
圧降下を最小にするよう試みることにより対処されてい
る。一般に、これらの金属「バスバー」のパターン化さ
れた導体は、金属の最上層である。というのは、これら
の導体が金属の中間レベルにある場合には、金属の上位
レベルとの「ステップカバレージ（回り込み率）」問題
として知られている問題が生じるからである。又、一般
に、金属の上位層は、金属の下位層よりも厚みがあり、
従って、上位レベルの金属における単位面積当たりの抵
抗値は、他のレベルよりも小さくなる。しかしながら、
公知技術には、集積回路の消費電力及び速度が高くなっ
たときに、シリコン基体の全ての部分に一貫した電力値
及び接地値を得るという問題が生じている。
【０００５】更に、このような「バスバー」層の使用
は、インダクタンス制御を与える効果的な方法ではな
い。というのは、回路の活性デバイスに最も接近したパ
ターン化された導体層が、多層回路の場合に、最上部の
「バスバー」層から多数の他のパターン化された導体層
により分離されるからである。最上部の金属層に「メッ
シュ」又は「バスバー」線を用いて可能となる以上に、
このようなパターン化された導体層に基準電圧を接近さ
せるのが好ましい。従って、「バスバー」は、電圧降下
の問題に対して改善を与えるが、導体の誘導性結合の問
題を充分に解消するものではない。更に、バスバー層
は、バスバーの真下をバスバーと同じ方向に進行する信
号のインダクタンスしか制御することができない。バス
バーを使用してインダクタンスを制御する公知の方法
は、当該信号線の真上に延びるようにバスバーを設計し
なければ使用することができず、新たな設計上の制約を
もたらす。
は、インダクタンス制御を与える効果的な方法ではな
い。というのは、回路の活性デバイスに最も接近したパ
ターン化された導体層が、多層回路の場合に、最上部の
「バスバー」層から多数の他のパターン化された導体層
により分離されるからである。最上部の金属層に「メッ
シュ」又は「バスバー」線を用いて可能となる以上に、
このようなパターン化された導体層に基準電圧を接近さ
せるのが好ましい。従って、「バスバー」は、電圧降下
の問題に対して改善を与えるが、導体の誘導性結合の問
題を充分に解消するものではない。更に、バスバー層
は、バスバーの真下をバスバーと同じ方向に進行する信
号のインダクタンスしか制御することができない。バス
バーを使用してインダクタンスを制御する公知の方法
は、当該信号線の真上に延びるようにバスバーを設計し
なければ使用することができず、新たな設計上の制約を
もたらす。
【０００６】従って、公知技術には、金属化層に関連し
た２つの別々の問題がある。第１の問題は、パターン化
された導体間の結合が、特に導体が互いに平行に延びる
ときに、信号のロス及びスプリアス信号を発生すること
である。第２の問題は、集積回路の種々の部分間に接続
された電力及び基準線の電圧降下が装置全体の性能に影
響を及ぼすことである。
た２つの別々の問題がある。第１の問題は、パターン化
された導体間の結合が、特に導体が互いに平行に延びる
ときに、信号のロス及びスプリアス信号を発生すること
である。第２の問題は、集積回路の種々の部分間に接続
された電力及び基準線の電圧降下が装置全体の性能に影
響を及ぼすことである。
【０００７】
【課題を解決するための手段】本発明は、その広い観点
においては、請求項１に記載の集積回路電気装置に関す
る。以下に述べる集積回路電気装置は、複数の導電層が
少なくとも１つの絶縁層によって互いに絶縁された集積
回路を形成するように複数のデバイスが配列された基体
を備えている。複数の導電層の少なくとも１つは、第１
のパターン化された導電層であり、そして複数の導電層
の少なくとも１つは、実質的に連続する層である。この
ような構成では、同じパターン化された導体層内の及び
異なるパターン化された導体層間の並列信号間の誘導性
結合が減少されるのに付随して、回路の速度が高くな
り、そして信号ロス及びスプリアス信号が減少される。
又、このような構成は、集積回路の全ての部分に対して
電源電圧及び接地基準電圧の両方の改良された均一な分
布を与える。
においては、請求項１に記載の集積回路電気装置に関す
る。以下に述べる集積回路電気装置は、複数の導電層が
少なくとも１つの絶縁層によって互いに絶縁された集積
回路を形成するように複数のデバイスが配列された基体
を備えている。複数の導電層の少なくとも１つは、第１
のパターン化された導電層であり、そして複数の導電層
の少なくとも１つは、実質的に連続する層である。この
ような構成では、同じパターン化された導体層内の及び
異なるパターン化された導体層間の並列信号間の誘導性
結合が減少されるのに付随して、回路の速度が高くな
り、そして信号ロス及びスプリアス信号が減少される。
又、このような構成は、集積回路の全ての部分に対して
電源電圧及び接地基準電圧の両方の改良された均一な分
布を与える。
【０００８】
【発明の実施の形態】以下、添付図面を参照し、本発明
の好ましい実施形態を一例として詳細に説明する。図１
を参照すれば、集積回路１０は、誘電体層１６によって
カバーされた活性半導体デバイス１４ａ−１４ｃを含む
半導体基体１２を備えている。活性半導体デバイスは、
ここでは、アナログ又はデジタルデバイスのような集積
回路のアクティブ型機能を表すものと意図される。特
に、これらのデバイスは、高速マイクロプロセッサ、コ
ントローラ又はメモリデバイスのような高性能のデジタ
ルデバイスを表すものと意図される。ここに述べる構成
は、他の形式のデバイスにも好都合である。図示された
ように、集積回路１０は、マイクロプロセッサである。
誘電体層１６及び好ましくはここに述べる全ての誘電体
層は、化学機械的ポリシングのような公知の何らかの方
法によりプレーナ化される。誘電体層１６の上には、第
１のパターン化された導体金属層１８が付着され、これ
は、経路１５により誘電体層１６を貫通して２つの活性
電子デバイス１４ｂ及び１４ｃに接触されて示された個
々のストリップ導体１８ａ−１８ｃを有する。金属層１
８は、良く知られたように、誘電体材料の層２０により
後続する金属層２４から絶縁され、そして図示されたよ
うに、誘電体層２０を貫通する経路穴１５によって他の
金属層２４と相互接続される。誘電体層２６の上には、
基準平面金属化層３２、誘電体層３４、第３のパターン
化された導体層３８、及び誘電体層４０が付着される。
誘電体層４０の上には、第４のパターン化された金属層
４２及びそれに関連した誘電体層４４が付着される。最
終的な金属層４６は、ここでは、層３２と同様の基準平
面金属化層として示されており、そして層４６の上に
は、不動態化層４８が付着される。
の好ましい実施形態を一例として詳細に説明する。図１
を参照すれば、集積回路１０は、誘電体層１６によって
カバーされた活性半導体デバイス１４ａ−１４ｃを含む
半導体基体１２を備えている。活性半導体デバイスは、
ここでは、アナログ又はデジタルデバイスのような集積
回路のアクティブ型機能を表すものと意図される。特
に、これらのデバイスは、高速マイクロプロセッサ、コ
ントローラ又はメモリデバイスのような高性能のデジタ
ルデバイスを表すものと意図される。ここに述べる構成
は、他の形式のデバイスにも好都合である。図示された
ように、集積回路１０は、マイクロプロセッサである。
誘電体層１６及び好ましくはここに述べる全ての誘電体
層は、化学機械的ポリシングのような公知の何らかの方
法によりプレーナ化される。誘電体層１６の上には、第
１のパターン化された導体金属層１８が付着され、これ
は、経路１５により誘電体層１６を貫通して２つの活性
電子デバイス１４ｂ及び１４ｃに接触されて示された個
々のストリップ導体１８ａ−１８ｃを有する。金属層１
８は、良く知られたように、誘電体材料の層２０により
後続する金属層２４から絶縁され、そして図示されたよ
うに、誘電体層２０を貫通する経路穴１５によって他の
金属層２４と相互接続される。誘電体層２６の上には、
基準平面金属化層３２、誘電体層３４、第３のパターン
化された導体層３８、及び誘電体層４０が付着される。
誘電体層４０の上には、第４のパターン化された金属層
４２及びそれに関連した誘電体層４４が付着される。最
終的な金属層４６は、ここでは、層３２と同様の基準平
面金属化層として示されており、そして層４６の上に
は、不動態化層４８が付着される。
【０００９】一般的に、単一の金属層内の全てのパター
ン化された導体は、レイアウト及び設計の容易さのため
に互いに平行に延びるように配列される。しかしなが
ら、パターン化された導体内の信号は、それらが平行で
あるために誘導性結合の影響を受ける。第１の層のパタ
ーン化された導体は、一般に、左から右へ（即ちＸ方向
に）延びる。一般に、パターン化された導体の第２の層
２４も、そのほとんどのパターン化された導体が一方向
に延びるが、その方向は、第１の金属層の方向と直交す
る。これは、層間結合を最小にすると共に、信号のルー
ト決めを容易にするといった物理的な製造目的のために
行われる。金属層における導体方向の直交性により、２
つの層の導体に流れる電流の方向が直角となり、平行に
ならないので、２つの層のパターン化された導体間の誘
導性結合は僅かになる。しかしながら、第３のパターン
化された導体層３８は、そのパターン化された導体が第
１のパターン化された導体層１８の導体と一般に同じ方
向に向けられ、これらのパターン化された導体層１８及
び３８の信号間の誘導性結合を考慮しなければならない
が、層１８と３８との間の分離距離が大きいので、著し
く大きなものにはならない。
ン化された導体は、レイアウト及び設計の容易さのため
に互いに平行に延びるように配列される。しかしなが
ら、パターン化された導体内の信号は、それらが平行で
あるために誘導性結合の影響を受ける。第１の層のパタ
ーン化された導体は、一般に、左から右へ（即ちＸ方向
に）延びる。一般に、パターン化された導体の第２の層
２４も、そのほとんどのパターン化された導体が一方向
に延びるが、その方向は、第１の金属層の方向と直交す
る。これは、層間結合を最小にすると共に、信号のルー
ト決めを容易にするといった物理的な製造目的のために
行われる。金属層における導体方向の直交性により、２
つの層の導体に流れる電流の方向が直角となり、平行に
ならないので、２つの層のパターン化された導体間の誘
導性結合は僅かになる。しかしながら、第３のパターン
化された導体層３８は、そのパターン化された導体が第
１のパターン化された導体層１８の導体と一般に同じ方
向に向けられ、これらのパターン化された導体層１８及
び３８の信号間の誘導性結合を考慮しなければならない
が、層１８と３８との間の分離距離が大きいので、著し
く大きなものにはならない。
【００１０】金属層２４は、上位レベルの金属から誘電
体層２６によって絶縁され、この誘電体層は、この技術
で良く知られた方法でプレーナ化されるのが好ましい。
誘電体層２６は、１５で一般的に示された経路穴を有
し、これにより、第２のパターン化された導電体層２４
は、第３のパターン化された導電体層３２に接触するこ
とができ、又はパターン化された導電体層３２を通りそ
して誘電体層３４の経路穴３６を経て、パターン化され
た導体層３８に接触することができる。
体層２６によって絶縁され、この誘電体層は、この技術
で良く知られた方法でプレーナ化されるのが好ましい。
誘電体層２６は、１５で一般的に示された経路穴を有
し、これにより、第２のパターン化された導電体層２４
は、第３のパターン化された導電体層３２に接触するこ
とができ、又はパターン化された導電体層３２を通りそ
して誘電体層３４の経路穴３６を経て、パターン化され
た導体層３８に接触することができる。
【００１１】パターン化された導体層内の、或いは第１
及び第３の層１８及び３２のような平行なパターン導体
層間の容量性又は誘導性結合（即ちクロストーク）は、
信号ロスを生じるか、又は意図されない信号を上記の装
置全体にわたり伝播させる。又、このような相互作用
は、装置のデータ信号を低速化し、そして回路の振る舞
いの数学的モデリングを非常に複雑なものにする。平行
パターン導体間にクロストークが生じ、その後、意図さ
れない信号又は信号ロスが導入され、そして動作周波数
が減少することにより、集積回路の性能が低下すること
になる。
及び第３の層１８及び３２のような平行なパターン導体
層間の容量性又は誘導性結合（即ちクロストーク）は、
信号ロスを生じるか、又は意図されない信号を上記の装
置全体にわたり伝播させる。又、このような相互作用
は、装置のデータ信号を低速化し、そして回路の振る舞
いの数学的モデリングを非常に複雑なものにする。平行
パターン導体間にクロストークが生じ、その後、意図さ
れない信号又は信号ロスが導入され、そして動作周波数
が減少することにより、集積回路の性能が低下すること
になる。
【００１２】更に、図１を参照すれば、第３の金属層３
２は、実質的に連続的な基準金属平面である。金属層３
２は、この金属平面層３２の上下の金属層間に接続が必
要とされる場所に５０のようなギャップを有している。
金属層３８は、第１金属層１８と同じ方向に配向されて
示されている。しかしながら、ここに示す構成では、パ
ターン化された導体が平行であるにも関わらず、パター
ン化された導体３８と１８の信号間には実際に誘導性結
合が生じない。というのは、導体層３２が接地又は電源
に接続される実質的に連続的な金属層だからである。導
体層３２は、その上下の金属層の平行なパターン化導体
を誘導性結合からシールドすると共に、層内の信号間の
誘導性結合も減少する。
２は、実質的に連続的な基準金属平面である。金属層３
２は、この金属平面層３２の上下の金属層間に接続が必
要とされる場所に５０のようなギャップを有している。
金属層３８は、第１金属層１８と同じ方向に配向されて
示されている。しかしながら、ここに示す構成では、パ
ターン化された導体が平行であるにも関わらず、パター
ン化された導体３８と１８の信号間には実際に誘導性結
合が生じない。というのは、導体層３２が接地又は電源
に接続される実質的に連続的な金属層だからである。導
体層３２は、その上下の金属層の平行なパターン化導体
を誘導性結合からシールドすると共に、層内の信号間の
誘導性結合も減少する。
【００１３】同様に、連続的な導電層４６は、層３２と
同様の実質的に連続的な電圧基準面であり、１５で示さ
れたような誘電体層４４の経路穴によりその下のパター
ン化された層に接続される。連続的な導電層４６は、こ
の技術で「不動態化」として知られている最終的な誘電
体層４８によりスクラッチ及び汚染から保護される。
同様の実質的に連続的な電圧基準面であり、１５で示さ
れたような誘電体層４４の経路穴によりその下のパター
ン化された層に接続される。連続的な導電層４６は、こ
の技術で「不動態化」として知られている最終的な誘電
体層４８によりスクラッチ及び汚染から保護される。
【００１４】図示されたように、第３の連続的な導電層
３２及び第６の連続的な導電層４６は、設計者が希望す
るようにそして特定の回路に適するように、両方とも接
地であってもよいし、両方とも電源であってもよいし、
或いは１つが電源で、１つが接地であってもよい。公知
技術に比して、実質的に連続的な金属平面が、パターン
化された層１８及び３８におけるインピーダンスを制御
し、そしてそれらの層の信号間のクロストークを最小に
することが明らかである。これら２つの信号間のクロス
トーク、即ちインピーダンスの問題は、連続的な導電層
３２の実質的に内実のグランドプレーンによって抑制さ
れる。同様に、パターン化された導体層３８内の信号
も、互いのクロストークが減少される。というのは、各
個々のパターン化導体により搬送される信号に接近した
基準平面３２があるからである。これは、連続する導電
層３２が接地平面であるか電源平面であるかに関わりな
く、又は連続する導電層３２及び連続する導電層４６が
同じ極性であるか逆の極性であるかに関わりなく言える
ことである。従って、集積回路全体にわたって低抵抗の
電源及び接地接続が形成される。更に、連続する導電層
３２及び４６の存在により回路のモデリングが簡単化さ
れる。
３２及び第６の連続的な導電層４６は、設計者が希望す
るようにそして特定の回路に適するように、両方とも接
地であってもよいし、両方とも電源であってもよいし、
或いは１つが電源で、１つが接地であってもよい。公知
技術に比して、実質的に連続的な金属平面が、パターン
化された層１８及び３８におけるインピーダンスを制御
し、そしてそれらの層の信号間のクロストークを最小に
することが明らかである。これら２つの信号間のクロス
トーク、即ちインピーダンスの問題は、連続的な導電層
３２の実質的に内実のグランドプレーンによって抑制さ
れる。同様に、パターン化された導体層３８内の信号
も、互いのクロストークが減少される。というのは、各
個々のパターン化導体により搬送される信号に接近した
基準平面３２があるからである。これは、連続する導電
層３２が接地平面であるか電源平面であるかに関わりな
く、又は連続する導電層３２及び連続する導電層４６が
同じ極性であるか逆の極性であるかに関わりなく言える
ことである。従って、集積回路全体にわたって低抵抗の
電源及び接地接続が形成される。更に、連続する導電層
３２及び４６の存在により回路のモデリングが簡単化さ
れる。
【００１５】ここに示す構成の別の効果は、信号ライン
間の誘導性結合が減少されることである。基準面により
分離されたパターン層間の誘導性結合が低いことに加え
て、パターン層２４の信号が、パターン層２４内の他の
パターン化導体よりも導電層３２と大きく相互作用する
ことにより、層間又は層内を問わず信号間のクロストー
クが最小にされる。
間の誘導性結合が減少されることである。基準面により
分離されたパターン層間の誘導性結合が低いことに加え
て、パターン層２４の信号が、パターン層２４内の他の
パターン化導体よりも導電層３２と大きく相互作用する
ことにより、層間又は層内を問わず信号間のクロストー
クが最小にされる。
【００１６】本発明の目的として、連続的な導電層は、
例えば、層４６のように連続的であってもよいし、電気
的接続を行えるようにギャップが設けられてもよい。
例えば、層４６のように連続的であってもよいし、電気
的接続を行えるようにギャップが設けられてもよい。
【００１７】図１に示す構成の付加的な効果は、層３２
が電源基準層でありそして層４６が接地基準層である場
合に、低い「電源ループインダクタンス」が一般に与え
られることである。即ち、２つの平面の使用が回路全体
の電源／接地インダクタンスを実質的に減少することが
できる。信号／基準インダクタンスは、公知技術に見ら
れるインダクタンスの１／３ないし１／２のみに減少さ
れる。
が電源基準層でありそして層４６が接地基準層である場
合に、低い「電源ループインダクタンス」が一般に与え
られることである。即ち、２つの平面の使用が回路全体
の電源／接地インダクタンスを実質的に減少することが
できる。信号／基準インダクタンスは、公知技術に見ら
れるインダクタンスの１／３ないし１／２のみに減少さ
れる。
【００１８】図２には、３つのアクティブな電子デバイ
ス１４ａ−ｃ（仮想線）が実質的に内実の電圧基準面３
２と共に示されている。誘電体が充填された領域５０
は、平面３２を２つの電気的に分離された領域３２及び
３２ａに分離する。領域３２ａは、ここでは、層２４を
層３８に接続する（図１に示したように）導電性経路の
一部分である。従って、金属領域３２ａは、金属の電圧
基準平面の第３層に接触せずに第２及び第４の金属層に
接続する。これは、この技術では、周囲縁をもつ経路と
して知られている。
ス１４ａ−ｃ（仮想線）が実質的に内実の電圧基準面３
２と共に示されている。誘電体が充填された領域５０
は、平面３２を２つの電気的に分離された領域３２及び
３２ａに分離する。領域３２ａは、ここでは、層２４を
層３８に接続する（図１に示したように）導電性経路の
一部分である。従って、金属領域３２ａは、金属の電圧
基準平面の第３層に接触せずに第２及び第４の金属層に
接続する。これは、この技術では、周囲縁をもつ経路と
して知られている。
【００１９】図３には、インターリーブされた信号パタ
ーン化導電層が電圧基準面と交互に配置された本発明の
別の実施形態が示されている。信号パターン化導電層
は、ここでは、一例として、第１のパターン化層１０
２、第２のパターン化層１０６、及び第５のパターン化
層１１０として示されている。電圧基準面は、ここで
は、一例として、接地電圧基準ソースに接続された第２
の連続層１０４、３ボルトの基準電源に接続された第４
の連続層１０８、及びここでは例えば接地電圧基準ソー
スに接続されて示された第６の連続層１１３として示さ
れている。電圧基準面は、互いに他の電圧基準面に関わ
りなく、電源又は接地に個々に接続できることに注意さ
れたい。
ーン化導電層が電圧基準面と交互に配置された本発明の
別の実施形態が示されている。信号パターン化導電層
は、ここでは、一例として、第１のパターン化層１０
２、第２のパターン化層１０６、及び第５のパターン化
層１１０として示されている。電圧基準面は、ここで
は、一例として、接地電圧基準ソースに接続された第２
の連続層１０４、３ボルトの基準電源に接続された第４
の連続層１０８、及びここでは例えば接地電圧基準ソー
スに接続されて示された第６の連続層１１３として示さ
れている。電圧基準面は、互いに他の電圧基準面に関わ
りなく、電源又は接地に個々に接続できることに注意さ
れたい。
【００２０】又、電圧基準面のための連続層は、接地／
電源ループインダクタンスを改良する目的で、パターン
化された導電層を間に配置せずに隣接するレベルに配置
されてもよいことに注意されたい。更に、電磁界シール
ド及びインダクタンス制御の目的で、単一の電圧基準連
続層を最上位層として、又は最下位層として、或いはそ
の両方として使用することもできる。
電源ループインダクタンスを改良する目的で、パターン
化された導電層を間に配置せずに隣接するレベルに配置
されてもよいことに注意されたい。更に、電磁界シール
ド及びインダクタンス制御の目的で、単一の電圧基準連
続層を最上位層として、又は最下位層として、或いはそ
の両方として使用することもできる。
【００２１】従って、本発明によれば、専用の実質的に
連続する基準金属平面をパターン化された導体層間に挿
入することにより、集積回路の改良された容量性、抵抗
性及び誘導性制御が与えられる。更に、異なる極性の２
つの基準平面を使用することにより、改良されたループ
路が与えられ、集積回路を設計するためのモデリングが
非常に簡単化される。
連続する基準金属平面をパターン化された導体層間に挿
入することにより、集積回路の改良された容量性、抵抗
性及び誘導性制御が与えられる。更に、異なる極性の２
つの基準平面を使用することにより、改良されたループ
路が与えられ、集積回路を設計するためのモデリングが
非常に簡単化される。
【００２２】又、他の構成も使用できることが明らかで
ある。例えば、実質的に連続する基準面をパターン化さ
れた導体の各層の上下に配置して、導波管状の構造体を
与えると共に、個々の信号を誘導性結合及びクロストー
クから更に完全にシールドすることができる。
ある。例えば、実質的に連続する基準面をパターン化さ
れた導体の各層の上下に配置して、導波管状の構造体を
与えると共に、個々の信号を誘導性結合及びクロストー
クから更に完全にシールドすることができる。
【００２３】一般に、公知技術では、送信ラインが、信
号搬送導体の特定形状及び復帰導体に対するその関係に
関連した特性インピーダンスと一般に称される制御され
るインピーダンスを有することが知られている。更に、
送信ラインの特性インピーダンスは、周囲の誘電体材料
の材料特性にも関連している。連続する導体を実際の信
号ラインに接近して設けることにより、連続する導体の
存在によってスプリアス信号の結合が減少されるので、
更に制御されたインピーダンス環境が集積回路に対して
与えられる。それ故、この構成は、信号ラインを送信ラ
インに類似したものにし、従って、信号の伝播を改善す
る。
号搬送導体の特定形状及び復帰導体に対するその関係に
関連した特性インピーダンスと一般に称される制御され
るインピーダンスを有することが知られている。更に、
送信ラインの特性インピーダンスは、周囲の誘電体材料
の材料特性にも関連している。連続する導体を実際の信
号ラインに接近して設けることにより、連続する導体の
存在によってスプリアス信号の結合が減少されるので、
更に制御されたインピーダンス環境が集積回路に対して
与えられる。それ故、この構成は、信号ラインを送信ラ
インに類似したものにし、従って、信号の伝播を改善す
る。
【００２４】以上、本発明の好ましい実施形態を説明し
たが、その概念を組み込んだ他の実施形態も使用できる
ことが当業者に明らかであろう。それ故、本発明は、こ
こに開示した実施形態に限定されるものではなく、特許
請求の範囲のみによって限定されるものとする。
たが、その概念を組み込んだ他の実施形態も使用できる
ことが当業者に明らかであろう。それ故、本発明は、こ
こに開示した実施形態に限定されるものではなく、特許
請求の範囲のみによって限定されるものとする。
【図１】６つの相互接続層を有する集積回路の断面図で
ある。
ある。
【図２】図１の集積回路の平面図であって、第３の相互
接続層を示すと共に、金属の第２の相互接続層と第４の
相互接続層との間の経路を示す図である。
接続層を示すと共に、金属の第２の相互接続層と第４の
相互接続層との間の経路を示す図である。
【図３】３つのインターリーブされた電圧基準層により
分離された３つの信号相互接続層を有する集積回路の別
の実施形態を示す断面図である。
分離された３つの信号相互接続層を有する集積回路の別
の実施形態を示す断面図である。
１０ 集積回路 １２ 半導体基体 １４ａ−１４ｃ 活性半導体デバイス １５ 経路 １６ 誘電体層 １８ 第１のパターン化された導体層 ２０ 誘電体層 ２４ 第２のパターン化された導体層 ２６ 誘電体層 ３２ 基準面金属化層 ３４ 誘電体層 ３８ 第３のパターン化された導体層 ４０ 誘電体層 ４２ 第４のパターン化された導体層 ４４ 誘電体層 ４６ 金属層 ４８ 不動態化層
Claims (7)
- 【請求項１】 一対の対向する表面を有し、その第１の
表面に、集積回路を形成するように配列された複数のデ
バイスを有する基体と；少なくとも１つの絶縁層により
互いに絶縁された複数の導電層とを備え；上記複数の導
電層のうちの少なくとも１つは、第１のパターン化され
た導電層であり；そして上記複数の導電層のうちの少な
くとも１つは、実質的に連続する層であるような集積回
路電気装置において、上記複数の導電層のうちの第３の
導電層は、第２のパターン化された導電層であり、そし
て上記少なくとも１つの実質的に連続する層は、上記第
１と第２のパターン化された導電層の間に配置され、こ
れにより、上記第１と第２のパターン化された導電層の
間の結合の影響を最小にすることを特徴とする集積回路
電気装置。 - 【請求項２】 上記少なくとも１つの実質的に連続する
層は、上記第１と第２のパターン化された導電層の間に
電気的な接続を許すためのギャップを有する請求項１に
記載の装置。 - 【請求項３】 上記第１及び第２のパターン化された導
電層は、上記実質的に連続する層の下に配置され、そし
て上記複数の導電層のうちの第４の導電層は第３のパタ
ーン化された層であって、上記実質的に連続する層の上
に配置される請求項２に記載の装置。 - 【請求項４】 一対の対向する表面を有し、その第１の
表面に、集積回路を形成するように配列された複数のデ
バイスを有する基体と；第２の複数の絶縁層によって互
いに絶縁された第１の複数のパターン化された導電層
と；上記第１の複数のパターン化された導電層のうちの
２つの導電層間に配置されそして一対の上記第２の複数
の絶縁層により上記２つのパターン化された層から電気
的に分離された第１の実質的に連続する電圧基準層と；
上記第１の複数のパターン化された導電層のうちの異な
る２つの導電層間に配置されそして異なる一対の上記第
２の複数の絶縁層により上記異なる２つのパターン化さ
れた層から電気的に分離された第２の実質的に連続する
電圧基準層とを備えたことを特徴とする集積回路電気装
置。 - 【請求項５】 各々の上記実質的に連続する電圧基準層
は、上記第１の複数のパターン化された導電層のうちの
上記２つの間を電気的に接続できるようにギャップを有
する請求項４に記載の装置。 - 【請求項６】 上記複数のパターン化された導電層のう
ちの２つは、上記第１の実質的に連続する電圧基準層の
下にあり、そして上記複数のパターン化された導電層の
少なくとも１つは、上記第１の実質的に連続する電圧基
準層の上にある請求項５に記載の装置。 - 【請求項７】 一対の対向する表面を有し、その第１の
表面に、集積回路を形成するように配列された複数のデ
バイスを有する基体と；第２の複数の絶縁層によって互
いに絶縁された第１の複数のパターン化された導電層
と；上記第１の複数のパターン化された導電層のうちの
異なる２つの導電層間に各々配置されそして上記第２の
複数の絶縁層の少なくとも１つにより上記第１の複数の
導電層から分離された第３の複数の実質的に連続する電
圧基準層とを備えたことを特徴とする電気装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73443696A | 1996-10-16 | 1996-10-16 | |
| US08/734436 | 1996-10-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189593A true JPH10189593A (ja) | 1998-07-21 |
Family
ID=24951695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9278555A Pending JPH10189593A (ja) | 1996-10-16 | 1997-10-13 | 基準平面金属化層を有する集積回路電気装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0837503A3 (ja) |
| JP (1) | JPH10189593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082705A (ja) * | 1998-08-26 | 2000-03-21 | Harris Corp | 寄生電流バリヤ |
| KR100533517B1 (ko) * | 1999-02-15 | 2005-12-06 | 가시오게산키 가부시키가이샤 | 반도체장치 |
| JP2009010411A (ja) * | 2008-08-22 | 2009-01-15 | National Institute Of Advanced Industrial & Technology | 多層微細配線構造 |
| WO2011033599A1 (ja) * | 2009-09-21 | 2011-03-24 | 株式会社 東芝 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004102665A1 (en) * | 2003-05-14 | 2004-11-25 | Ericsson Technology Licensing Ab | High-density circuits that include inductors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198753A (ja) * | 1983-12-13 | 1985-10-08 | フェアチャイルド セミコンダクタ コーポレーション | 超ｌｓｉ集積回路における信号伝播損失を減少させる方法及び装置 |
| JPS60134440A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60187038A (ja) * | 1984-03-07 | 1985-09-24 | Hitachi Ltd | 多層配線構造 |
| JPH01297839A (ja) * | 1988-05-26 | 1989-11-30 | Toshiba Corp | 半導体装置 |
-
1997
- 1997-09-22 EP EP97116499A patent/EP0837503A3/en not_active Withdrawn
- 1997-10-13 JP JP9278555A patent/JPH10189593A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082705A (ja) * | 1998-08-26 | 2000-03-21 | Harris Corp | 寄生電流バリヤ |
| KR100533517B1 (ko) * | 1999-02-15 | 2005-12-06 | 가시오게산키 가부시키가이샤 | 반도체장치 |
| JP2009010411A (ja) * | 2008-08-22 | 2009-01-15 | National Institute Of Advanced Industrial & Technology | 多層微細配線構造 |
| WO2011033599A1 (ja) * | 2009-09-21 | 2011-03-24 | 株式会社 東芝 | 半導体装置 |
| JP5331891B2 (ja) * | 2009-09-21 | 2013-10-30 | 株式会社東芝 | 半導体装置 |
| US8598699B2 (en) | 2009-09-21 | 2013-12-03 | Kabushiki Kaisha Toshiba | Semiconductor device having a ground metal layer through which at least one hole is formed, and a ground patch disposed in the at least one hole |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0837503A2 (en) | 1998-04-22 |
| EP0837503A3 (en) | 1998-07-15 |
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