TWI670617B - 模擬系統與方法 - Google Patents

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Abstract

一種模擬系統包括一應用程式、一晶片模型及一晶片外模型。應用程式根據一模擬電路的應用情境產生相對應的指令集，其中模擬電路包括一晶片。晶片模型以該指令集作為輸入，透過高階語言，根據晶片之至少一矽智財，模擬晶片之至少一矽智財間的運算並產生晶片的一功耗值或一I/O邏輯訊號。晶片外模型，以抽象化晶片外模型的全部或部分，建構一至多階的RLCG電路串接模型，以取代傳統使用的模型散射參數(S-參數)。整合應用程式、該晶片模型以及該RLCG電路串接模型，以對該電路系統進行電源完整性與訊號完整性的模擬分析。

Description

模擬系統與方法
本發明係模擬系統與方法，有關於該模擬系統的電源完整性(Power Integrity：PI)及訊號完整性(Signal Integrity：SI)抽象層級模型化設計系統與方法。
隨著晶片系統設計複雜度的提升，傳統的暫存器傳輸級(Register-Transfer Level：RTL)設計流程所需的產品開發時程愈來愈長。現今的晶片系統設計需要軟硬體的高度整合，使得產品開發週期又增加了軟體開發的時程，然而，傳統的RTL設計流程卻沒辦法在硬體設計的初期提供軟體模擬的環境。因此，採用電子系統層級(Electronic System-Level：ESL)設計來縮短系統軟硬體開發時程，已成為一個必然的趨勢。
然而，現今多數的實務層級技術雖然可以模擬效能與功耗，也有少數技術可以模擬溫度，但卻未發現有技術可以模擬電性。一方面是因為電性模擬工程，持續在追求高頻的模型與準確度，卻未曾想到要犧牲準確度來換取加速模擬效果的應用。另一方面是異質整合之系統層級模擬技術處於啟蒙階段，投入的研究並不多。
近年來，物聯網、手持系統、車用電子、高速運算與AI晶片等高階應用興起，愈來愈多需要高運算量或高度系統整合設計。異質整合除了考量效能、功耗與溫度之外，電性的問題也日益嚴重，傳統方法到了設計中後期才能分析模擬，常常會耗費大量不必要的人力與物力。因此，能夠把異質整合的電性分析都提升到電子系統層級，就是競爭力的展現，也是未來的趨勢。
依據本發明一實施例之模擬系統，包括一應用程式，根據一模擬電路的應用情境產生相對應的指令集；其中模擬電路包括一晶片；以及一晶片模型，以指令集作為輸入，透過高階語言，根據晶片之至少一矽智財，模擬晶片之至少一矽智財間的運算並產生晶片的一功耗值或一I/O邏輯訊號；以及一晶片外模型，以散射參數抽象化晶片外模型的全部或部分，建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型；其中，整合該晶片模型以及該RLCG電路串接模型，以對該電路系統進行電源完整性(PI)與訊號完整性(SI)的模擬分析。
依據本發明一實施例之模擬方法，根據一模擬電路的應用情境，透過執行一應用程式產生相對應的指令集；其中模擬電路包括一晶片；模擬方法包括：產生一晶片模型，以指令集作為輸入，透過高階語言，根據該晶片之至少一矽智財，模擬晶片之至少一矽智財間的運算並產生晶片的一功耗值或一I/O邏輯訊號；以及產生一晶片外模型，以散射參數抽象化該晶片外模型的全部或部分，建構一至多階的RLCG電路串接模型；其中，整合應用程式、晶片模型以及RLCG電路串接模型，以對模擬電路進行電源完整性與訊號完整性的模擬分析。
本發明提出一模擬系統與方法，使得系統層級的電性模擬可以被實現，並且可將軟體、晶片、封裝與PCB整合在一起，做電性模擬。
第1圖為本發明實施例之模擬系統100的方塊圖。如第1圖所示，模擬系統100包括一應用程式102、一晶片模型106及一晶片外模型108。應用程式102根據一模擬電路的應用情境產生相對應的指令集，其中該模擬電路包括一晶片。應用程式102可為智慧型手機、智慧穿戴裝置、個人電腦、筆記型電腦或伺服器內的一應用程式，但本發明不限於此。舉例來說，假設要探知該智慧型手機內的一晶片在執行一遊戲時的功耗值或I/O邏輯訊號，應用程式102將該智慧型手機的應用情境(執行遊戲的情境)轉換成該智慧型手機內的該晶片的指令集，用以當成晶片模型106的輸入訊號以驅動整個模擬環境(該智慧型手機內的該晶片執行遊戲時的模擬環境)，過程中會包括一些演算法或軟體排程…等。在本實施例中，應用程式102係利用QEMU(quick emulator)來實現，但本發明不限於此。
晶片模型106接收由應用程式102所產生的指令集作為輸入，透過高階語言，根據晶片之至少一矽智財( Intellectual Property Core)，模擬晶片的至少一矽智財間運算並產生晶片的一功耗值或一I/O邏輯訊號。例如，在智慧型手機執行該遊戲時的應用情境下，晶片模型106經過模擬智慧型手機內的晶片內複雜的運算後，而產生晶片的功耗值或該I/O邏輯訊號。晶片外模型，習知技術是用散射參數來描述晶片外模型的全部或部分，本發明乃抽象化此散射參數，建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，以取代複雜的散射參數，使其可以用高階語言進行模擬。本發明能透過簡易地在設計初期與軟體整合，做chip-package-PCB整合模擬，模擬時也不需要類似HSPICE的複雜軟體就可以快速地做電源完整性(PI)與訊號完整性(SI)的分析。其中，散射參數抽象化的晶片外模型108的全部或部分電路是使用電子設計自動化(Electronic Design Automation：EDA)工具對模擬系統(例如智慧型手機)的晶片以外的全部或部分進行參數抽取而得。其中，應用程式102、指令集、晶片模型106與晶片外模型108，係以高階語言完成。應用程式102的部分，本實施例是QEMU；晶片模型106的部分，本實施例是SystemC；晶片外模型108之RLCG電路串接的部分，本實施例是SystemC-AMS。
一般常用的電子自動化工具包括HFSS、Si-Ware、PowerSI及ADS等商用軟體。其中，高階語言為SystemC語言。舉例來說，當系統整合時，電源從 PCB上的調節器(regulator)經過元件、走線、穿層，再經過封裝，最後傳遞到晶片內的矽智財，電源都會有些損耗。這個損耗的程度，可以用電源阻抗來描述，而商用軟體就可以把晶片外的世界，用電磁軟體分析實體設計的狀況，建立成模型，亦即散射參數(S參數)。
第2圖為本發明實施例之散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200的示意圖。舉例來說，晶片外模型108是將上述所提之商用軟體所抽取出來的散射參數(S參數)，包括封裝模型110、PCB模型112、電路元件模型114或其結合之模型的散射參數(但本發明不限於此)，經過轉換為散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200(Z參數)。晶片外模型108依據散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200，建構一至多階RLCG電路串接模型。
晶片外模型108依據散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200，尋找至少一共振頻率點。第3圖為本發明實施例之雙階RLCG電路串接模型的示意圖，並且依據第3圖所示，假設先不考慮第二階電路模型302及電導G 1的效應，可得到以下關係式：
依據上述算式1，可得知當R 1=0、G 1=0，並且 時，阻抗 會有最大值。更詳細地說，原本阻抗串聯與並聯的計算有實部與虛部，運算複雜，但因為頻率為定值，且本發明所要計算的電源阻抗也是實數值，使得上述整個計算變成非常簡單，因此本發明的阻抗計算速度很快。上述算式1之函數是用來評估本發明建立的抽象模型與原有商業軟體所抽出來的散射模型(S參數)所轉換出來的電源阻抗之間的差異。同時，亦可以用來調整抽象模型中RLCG(亦即一至多階的RLCG電路串接模型)的參數值。
如第2圖所示，首先，晶片外模型108從最高頻率 f H的點A開始往低頻找阻抗最大的頻率點，而找到了點B。點B的阻抗是小於點A的阻抗，此時晶片外模型108會判斷，如果點B的頻率 f 1小於點A的頻率 f H的十分之一，即 f 1＜ f H/10，且 f H/10以上的頻率點之阻抗都比 f H阻抗小時，則判斷點A為附近阻抗最大的頻率點，而將點A設為一共振頻率點。如果點B的頻率 f 1大於等於點A的最高頻率 f H的十分之一，即 f 1≧ f H/10，則繼續往低頻方向搜尋阻抗最大的頻率點。在第2圖中，由於點B的頻率 f 1大於等於點A的頻率 f H的十分之一，因此晶片外模型108繼續往低頻搜尋而找到了點C。點C的阻抗是大於點B的阻抗，因此晶片外模型108將點C設為共振頻率搜尋的起始點，並且繼續往低頻搜尋而找到了點D。點D的阻抗是大於點C，故晶片外模型108又將點D設為共振頻率搜尋的起始點，並且繼續往低頻搜尋而找到了點E。在第2圖中，點E的阻抗是大於點D的阻抗，且點E的頻率 f 3是小於點D的頻率 f 2的十分之一，即 f 3＜ f 2/10，且 f 2/10以上的頻率點之阻抗都比 f 2阻抗小時，則晶片外模型108定義點D的頻率 f 2為阻抗最大的第一共振頻率 f max1。
接著，以點D作為頻率搜尋的起始點，向更低頻搜尋而找到點F。點F的阻抗是小於點D的阻抗，並且當點F的頻率 f 4的十分之一到點D的頻率 f max1之間的頻段之阻抗都比點D的阻抗小時，則晶片外模型108將點F的頻率 f 4設為第一最小阻抗頻率 f min1。依據第2圖的散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200與上述共振頻率點的搜尋方法，可依據在散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200上找到對應的至少一共振頻率點： f max1、 f max2、…、 f maxn，以及至少一最小阻抗頻率點： f min1、 f min2、…、 f minn，因此晶片外模型108可以依據上述至少一共振頻率點，來調整所對應的至少一電路模型的L、C之數值。值得注意的是，可依據運算需求而調整上述共振頻率點的判斷條件，例如可將原有的條件 f 3＜ f 2/10修改為 f 3＜ f 2/5。
舉例來說，若在散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200中，找到了2個共振頻率點(例如第2圖的點D和點G)，則晶片外模型108需產生2階的電路模型(共振頻率點的點數及電路模型的階數僅為例示，非作為本發明的限制)，如第3圖所示，依序為第一電路模型300及第二電路模型302，其中第一電路模型300對應於第2圖的第一共振頻率點D，第二電路模型302對應於第2圖的第二共振頻率點G。晶片外模型108需在第一共振頻率點D時，在第一電路模型300中找到電感L 1的一特定電感值，使得第一電路模型300的阻抗(Z est1)與散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200的阻抗(Z target)的阻抗差值為最小，亦即誤差值ΔZ 1=| Z target- Z est1|為最小。同理，晶片外模型108需在第二共振頻率點G時，在第二電路模型302中找到電感L 2的另一特定電感值，使得第二電路模型302的阻抗(Z est2)與散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200的阻抗(Z target)的阻抗差值為最小，亦即誤差值ΔZ 2=| Z target- Z est2|為最小。
晶片外模型108先將第一電路模型300及第二電路模型302中的電阻、電導之數值設為0(即R 1、G 1、R 2、G 2)。接著，在第2圖中的第一共振頻率點D之頻率 f max1之十分之一處，頻率= f max1/10= f 2/10，亦即第2圖中的點E(假設 f 3= f 2/10)，並且讀取點E的阻抗值。由於從點E到第一共振頻率點D的之間的頻段時，所對應的阻抗值隨著頻率的增加而變大，換句話說，電感值就幾乎決定了在該等頻率時的阻抗。因此，依據點E時所對應的阻抗R及頻率值 f 3=ω 3，並以下列算式得到一初始電感值L est。
第4圖為本發明實施例第2圖散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200與第3圖第一電路模型300的阻抗差值的示意圖。阻抗誤差400為在第一共振頻率點D時(頻率= f max1)，第一電路模型300與散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200的阻抗差值，亦即阻抗誤差400=ΔZ 1=| Z target- Z est1|。如第4圖所示，晶片外模型108在10*L est和0.1*L est之間的電感範圍內改變電感值，利用三分搜尋法(本發明不限於此)，找到特定電感值，使得阻抗誤差400為最小。其中，點H為電感值10*L est所對應的阻抗差值為Z H，並且點H為三分搜尋法的右起始點；點J為點感值0.1*L est所對應的阻抗差值為Z J，並且點J為三分搜尋法的左起始點。點L所對應的阻抗差值為Z L，及所對應的電感值為3.4*L est(由 而得)；點K所對應的阻抗差值為Z K，及所對應的電感值為6.7*L est(由 而得)；點M所對應的阻抗差值為Z M。依據三分搜尋法，如果Z J＞Z L且Z L＞Z K，則將點L設為新的左起始點。如果Z J≦Z L或Z L≦Z K，將點K設為新的右起始點。依上述判斷方法進行電感範圍的收斂，最後可找到點M，其中點M所對應的特定電感值可使得阻抗誤差400為最小，即Z M。找到特定電感值後，由於第一共振頻率點D的頻率 f max1為固定，因此亦可得到與特定電感值所對應的電容值，最後可得知第一電路模型300的L 1、C 1之數值。
同理，利用三分搜尋法，晶片外模型108繼續在第2圖中第二共振頻率點G時，在第二電路模型302中找到電感L 2的另一特定電感值，使得第二電路模型302的阻抗(Z est2)與散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200的阻抗(Z target)的阻抗差值為最小。依據另一特定電感值，可得知第二電路模型302的L2、C2之數值。
在完成L 1、C 1、L 2、C 2之數值的調整之後，在第2圖中第一共振頻率點D與第二共振頻率點G之間的頻率點，第一電路模型300的阻抗(Z est1)或第二電路模型302的阻抗(Z est2)與散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200的阻抗(Z target)之間會有偏移誤差。因此，藉由同時或單獨調整第一電路模型300的R 1或第二電路模型302的R 2，讓Z est1、Z est2增加，或同時或單獨調整第一電路模型300的G 1或第二電路模型302的G 2，讓Z est1、Z est2減少，使得Z est1及/或Z est2與Z target有最小的阻抗差值。R 1、G 1、R 2、G 2數值的調整方法亦可使用三分搜尋法，其中三分搜尋法已描述於第[0023]~[0025]段及第4圖中，故不再贅述。
在調整完第一電路模型300與第二電路模型302之後，將RLCG電路串接模型(例如第一電路模型300、第二電路模型302)與晶片模型106進行整合，包括：將RLCG電路串接模型轉換成由SystemC-AMS語言所編程的一第二程式碼；接著，將晶片模型106由SystemC語言所編程的一第三程式碼指向RLCG電路串接模型的第二程式碼，使得RLCG電路串接模型得以接收由晶片模型106所產生晶片的功耗值或I/O邏輯訊號。
第5圖為本發明實施例第1圖建構一至多階的RLCG電路串接模型的流程圖。如第5圖所示，晶片外模型108依據一散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200，尋找至少一共振頻率點(S500)；將所對應的每一至少一電路模型(例如第3圖第一電路模型300、第二電路模型302)的R、G之數值預設為0(S502)；依據至少一共振頻率點，調整所對應的至少一電路模型的L、C之數值，使得一至多階的電路模型的每一至少一電路模型在至少一共振頻率點中所對應的共振頻率點時，與散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應200之阻抗差值為最小(S504)；並且依據至少二共振頻率之兩相鄰的共振頻率點，調整所對應的至少一電路模型的R、G之數值，使得一至多階的電路模型中至少一電路模型在所對應的兩相鄰的共振頻率點之間時，與阻抗-頻率響應參數模型之阻抗差值為最小(S506)。上述步驟S500~S306的詳細內容已描述於第[0020]~[0026]段，故不再贅述。
如上所述之模擬系統，其中，晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，包括：依據散射參數抽象化的晶片外模型的全部或部分，尋找至少一共振頻率點；依據至少一共振頻率點，調整所對應的至少一電路模型的L、C之數值，使得一至多階的電路模型的每一至少一電路模型在至少一共振頻率點中所對應的共振頻率點時，與散射參數抽象化的晶片外模型的全部或部分之阻抗差值為最小；其中每一等電路模型R、G之數值預設為0；依據至少二共振頻率之兩相鄰的共振頻率點，調整所對應的至少一電路模型的R、G之數值，使得一至多階的電路模型中至少一電路模型在所對應的兩相鄰的共振頻率點之間時，與散射參數抽象化的晶片外模型的全部或部分之阻抗差值為最小。
如上所述之模擬系統，其中，整合晶片模型以及RLCG電路串接模型，包括：將RLCG電路串接模型的一第一程式碼轉換成由SystemC-AMS語言所編程的一第二程式碼；將晶片模型由SystemC語言所編程的一第三程式碼指向RLCG電路串接模型的第二程式碼，使得RLCG電路串接模型得以接收由晶片模型所產生晶片的功耗值或I/O邏輯訊號。
如上所述之模擬系統，其中，晶片模型所產生的晶片的功耗值係用於電源完整性之分析；晶片的I/O邏輯訊號係用於訊號完整性之分析。
如上所述之模擬系統，其中，晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，係用以抽象化晶片外模型的全部或部分電路，並取代目前業界常用的散射參數。
如上所述之模擬方法，其中，晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，包括：依據散射參數抽象化的晶片外模型的全部或部分，尋找至少一共振頻率點；依據至少一共振頻率點，調整所對應的至少一電路模型的L、C之數值，使得一至多階的電路模型的每一至少一電路模型在至少一共振頻率點中所對應的共振頻率點時，與散射參數抽象化的晶片外模型的全部或部分之阻抗差值為最小；其中每一等電路模型R、G之數值預設為0；依據至少二共振頻率之兩相鄰的共振頻率點，調整所對應的至少一電路模型的R、G之數值，使得一至多階的電路模型中至少一電路模型在所對應的兩相鄰的共振頻率點之間時，與散射參數抽象化的晶片外模型的全部或部分之阻抗差值為最小。
如上所述之電路設計方法，其中，整合晶片模型以及RLCG電路串接模型，包括：將RLCG電路串接模型的一第一程式碼轉換成由SystemC-AMS語言所編程的一第二程式碼；將晶片模型由SystemC語言所編程的一第三程式碼指向RLCG電路串接模型的第二程式碼，使得RLCG電路串接模型得以接收由晶片模型所產生晶片的功耗值或I/O邏輯訊號。
如上所述之模擬方法，其中，晶片模型所產生的晶片的功耗值係用於電源完整性之分析；晶片的I/O邏輯訊號係用於訊號完整性之分析。晶片模型在設計初期，如果沒有詳細的實體設計，也可以用設計經驗產生最佳、典型以及最壞的模型(best/typical/worst cases)。晶片模型經過頻域與時域上的驗證，在電源完整性的模擬上可以加速兩個級數以上，並且可保持高準確度的效果。該晶片外模型建構的一至多階的RLCG電路串接模型與給定的散射參數(S參數)抽象化的晶片外模型的全部或部分電路有最大的相似度時，亦即一至多階的RLCG電路串接模型與散射參數(S參數)抽象化的晶片外模型的全部或部分電路有最小的誤差。舉例來說，第6圖為本發明實施例第1圖建構一至多階的RLCG電路串接模型的阻抗-頻率響應圖。如第6圖所示，「細實線」為給定散射參數(S參數)抽象化的晶片外模型的全部或部分電路的阻抗-頻率響應圖；「粗實線」為晶片外模型建構3階的RLCG電路串接模型，但尚未調整RG之數值；虛線為晶片外模型建構3階的RLCG電路串接模型，並且已調整RG之數值。其中，「粗實線」與「細實線」的平均誤差率為7.09%，「虛線」與「細實線」的平均誤差率為4.54%。換句話說，「虛線」所表示的建構3階RLCG電路串接模型能與「細實線」所表示的散射參數抽象化晶片外模型的全部或部分電路有最小的誤差。
如上所述之模擬方法，其中，晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，係用以抽象化晶片外模型的全部或部分電路，並取代目前業界常用的散射參數。
雖然本發明的實施例如上述所描述，我們應該明白上述所呈現的只是範例，而不是限制。依據本實施例上述示範實施例的許多改變是可以在沒有違反發明精神及範圍下被執行。因此，本發明的廣度及範圍不該被上述所描述的實施例所限制。更確切地說，本發明的範圍應該要以以下的申請專利範圍及其相等物來定義。
100‧‧‧電路設計系統
102‧‧‧應用程式
106‧‧‧晶片模型
108‧‧‧晶片外模型
110‧‧‧封裝模型
112‧‧‧PCB模型
114‧‧‧電路元件模型
200‧‧‧散射參數抽象化的該晶片外模型108的全部或部分之阻抗-頻率響應
300‧‧‧第一電路模型
302‧‧‧第二電路模型
R1、R2‧‧‧電阻
L1、L2‧‧‧電感
C1、C2‧‧‧電容
G1、G2‧‧‧電導
400‧‧‧阻抗誤差
Lest‧‧‧初始電感值
第1圖為本發明實施例之模擬系統100的方塊圖； 第2圖為本發明實施例之散射參數抽象化的晶片外模型108的全部或部分之阻抗-頻率響應的示意圖； 第3圖為本發明實施例之雙階RLCG電路串接模型的示意圖； 第4圖為本發明實施例第2圖散射參數抽象化的該晶片外模型108的全部或部分之阻抗-頻率響應200與第3圖第一電路模型300的阻抗差值的示意圖； 第5圖為本發明實施例第1圖建構一至多階的RLCG電路串接模型的流程圖； 第6圖為本發明實施例第1圖建構一至多階的RLCG電路串接模型的阻抗-頻率響應圖。

Claims (14)

  1. 一種模擬系統，包括： 一應用程式，根據一模擬電路的應用情境產生相對應的指令集；其中該模擬電路包括一晶片； 一晶片模型，以該指令集作為輸入，根據該晶片之至少一矽智財，模擬該晶片之至少一矽智財間的運算並產生該晶片的一功耗值或一I/O邏輯訊號；以及 一晶片外模型，以散射參數抽象化該晶片外模型的全部或部分電路，建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型； 其中，整合該晶片模型以及該RLCG電路串接模型，以對該模擬電路進行電源完整性(Power Integrity：PI)與訊號完整性(Signal Integrity：SI)的模擬分析。
  2. 如申請專利範圍第1項所述之模擬系統，其中，該晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，包括： 依據散射參數抽象化的該晶片外模型的全部或部分，尋找至少一共振頻率點； 依據該至少一共振頻率點，調整所對應的至少一電路模型的L、C之數值，使得該一至多階的電路模型的每一該至少一電路模型在該至少一共振頻率點中所對應的共振頻率點時，與散射參數抽象化的該晶片外模型的全部或部分之阻抗差值為最小。
  3. 如申請專利範圍第1項所述之模擬系統，其中，該晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，更包括：依據至少二共振頻率之兩相鄰的共振頻率點，調整所對應的該至少一電路模型的R、G之數值，使得該一至多階的電路模型中該至少一電路模型在所對應的該兩相鄰的共振頻率點之間時，與散射參數抽象化的該晶片外模型的全部或部分之阻抗差值為最小。
  4. 如申請專利範圍第1項所述之模擬系統，其中，整合該晶片模型以及該RLCG電路串接模型，包括： 將該RLCG電路串接模型由SystemC-AMS語言編成第一程式碼；將該晶片模型由SystemC語言編成第二程式碼，將兩個程式碼串接，並且輸入是使用應用程式所產生的訊號，經過運算後，使得該RLCG電路串接模型得以接收整個系統所產生的該功耗值或該I/O邏輯訊號。
  5. 如申請專利範圍第1項所述之模擬系統，其中，該晶片模型所產生的該晶片的該功耗值係用於該電源完整性之分析；該晶片的該I/O邏輯訊號係用於該訊號完整性之分析。
  6. 如申請專利範圍第1項所述之模擬系統，其中，該晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，係用以抽象化該晶片外模型的全部或部分電路，並取代目前業界常用的散射參數。
  7. 如申請專利範圍第1項所述之模擬系統，其中應用程式、指令集、晶片模型與晶片外模型，皆可以高階語言完成。
  8. 一種模擬方法，根據一模擬電路的應用情境，透過執行一應用程式產生相對應的指令集；其中該模擬電路包括一晶片；該模擬方法包括： 產生一晶片模型，以該指令集作為輸入，根據該晶片之至少一矽智財，模擬該晶片之至少一矽智財間的運算並產生該晶片的一功耗值或一I/O邏輯訊號；以及 產生一晶片外模型，以散射參數抽象化該晶片外模型的全部或部分，建構一至多階的RLCG電路串接模型； 整合該晶片模型以及該RLCG電路串接模型，以對該模擬電路進行電源完整性與訊號完整性的模擬分析。
  9. 如申請專利範圍第8項所述之模擬方法，其中，該晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，包括： 依據散射參數抽象化的該晶片外模型的全部或部分，尋找至少一共振頻率點； 依據該至少一共振頻率點，調整所對應的至少一電路模型的L、C之數值，使得該一至多階的電路模型的每一該至少一電路模型在該至少一共振頻率點中所對應的共振頻率點時，與散射參數抽象化的該晶片外模型的全部或部分之阻抗差值為最小。
  10. 如申請專利範圍第8項所述之模擬方法，其中，該晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，更包括：依據至少二共振頻率之兩相鄰的共振頻率點，調整所對應的該至少一電路模型的R、G之數值，使得該一至多階的電路模型中該至少一電路模型在所對應的該兩相鄰的共振頻率點之間時，與散射參數抽象化的該晶片外模型的全部或部分之阻抗差值為最小。
  11. 如申請專利範圍第8項所述之模擬方法，其中，整合該晶片模型以及該RLCG電路串接模型，包括： 將該RLCG電路串接模型由SystemC-AMS語言編成第一程式碼；將該晶片模型由SystemC語言編成第二程式碼，將兩個程式碼串接，並且輸入是使用應用程式所產生的訊號，經過運算後，使得該RLCG電路串接模型得以接收整個系統所產生的該功耗值或該I/O邏輯訊號。
  12. 如申請專利範圍第8項所述之模擬方法，其中，該晶片模型所產生的該晶片的該功耗值係用於該電源完整性之分析；該晶片的該I/O邏輯訊號係用於該訊號完整性之分析。
  13. 如申請專利範圍第8項所述之模擬方法，其中，該晶片外模型建構一至多階的RLCG(電阻-電感-電容-電導)電路串接模型，係用以抽象化該晶片外模型的全部或部分電路，並取代目前業界常用的散射參數。
  14. 如申請專利範圍第8項所述之模擬方法，其中應用程式、指令集、晶片模型與晶片外模型，皆可以高階語言完成。
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