CN101097917A - 静电放电保护电路和终端电阻电路 - Google Patents

静电放电保护电路和终端电阻电路 Download PDF

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Abstract

本发明公开了一种能够通过减小电路的电容而实现差分信号的加速的静电放电保护电路。传输线连接到IN端子和IN反端子，差分信号输入到这些端子。ESD保护电路连接到传输线并且保护内部电路不受施加到IN端子和IN反端子的浪涌电压破坏。ESD保护电路的一对晶体管在同一个阱中形成。因此，当差分信号转变时，保持转变之前的状态的这对晶体管的漏极中的电荷在同一个阱中迁移。因此，这对晶体管的漏极中的电容就差分信号的转变而言被减小了，以使得差分信号的加速可以被实现。

Description

静电放电保护电路和终端电阻电路
技术领域
本发明涉及静电放电保护电路和终端电阻电路。具体地说，本发明涉及用于保护半导体器件的内部电路不受静电放电破坏的静电放电保护电路。本发明也涉及用于稳定半导体器件的信号的终端电阻电路。
背景技术
LSI的内部电路可能由于与人接触和与存储箱摩擦而受静电放电(ESD)破坏。为了保护内部电路不受ESD破坏，LSI在电源端子和信号输入/输出端子之间具有ESD保护电路。
这种ESD保护电路具有由于输入级的晶体管所带来的电容用于输入电压浪涌，并且对将被输入/输出到LSI端子的差分信号造成RC延迟或ZC延迟。因此，在保证开关操作为几百MHz的LSI中(脉冲上升时间：tr＝500ps至1ns)，ESD保护电路妨碍了内部电路的高速性质。这里，假设LSI内的传输线的特性阻抗(characteristic impedance)(Z0)是100Ω，并且ESD保护电路的电容(C)是1至4pF。在这种情况中，LSI端子的时间常数是Z0C＝100至400ps，仅仅刚好小于脉冲上升时间tr，因此仍然可以使用普通的ESD保护电路。
然而，在时钟频率有所提高并且以几GHz运行的LSI中(脉冲上升时间：tr＝50至200ps)，当ESD保护电路的电容是如上所述的1至4pF时，LSI端子的时间常数大于脉冲上升时间。
因此，在开关期间的LSI压摆率(slew rate)由ESD保护电路决定并且在运行低于1GHz的情况下达到峰值。
另外，传统上提出了一种半导体集成电路器件，用于均衡加在保护电路内的每个保护单元上的ESD负载，并且防止用于保护内部电路的晶体管的毁坏(例如见日本未审查专利申请No.2004-71991)。
因此，存在由于静电放电保护电路的电容所引起的问题，差分信号被延迟，使得差分信号难以加速。
而且当终端电阻电路连接到差分信号通过其传播的信号线时，存在由于终端电阻电路的寄生电容所引起的问题，差分信号被延迟，使得差分信号难以加速。
发明内容
考虑到上述内容，本发明的一个目的在于提供一种能够通过减小电路的电容而实现差分信号的加速的静电放电保护电路。本发明的另一个目的在于提供一种能够通过减小电路的电容而实现差分信号的加速的终端电阻电路。
为了实现上述目的，根据本发明一个技术方案，提供了一种用于半导体器件的保护内部电路不受静电放电破坏的静电放电保护电路。该电路包括：一对晶体管，连接到两条线中的每条，这两条线连接到半导体器件的外部端子并且差分信号通过其而传播，这对晶体管在同一个阱(well)中形成以便对施加到外部端子的静电放电进行箝位。
根据本发明另一技术方案，提供了一种用于稳定半导体器件中的差分信号的终端电阻电路。该电路包括：一对电阻，连接到两条线中的每条，这两条线连接到半导体器件的外部端子并且差分信号通过其而传播，这对电阻在同一个阱中形成以便防止差分信号的反射。
当与通过示例方式示出本发明优选实施例的附图结合时，本发明的上述和其他目的、特征和优点将从下面的描述中变得清楚。
附图说明
图1是使用根据第一实施例的ESD保护电路的LSI的电路图。
图2A和图2B示出了差分对线(differential pair line)。图2A示出了共面对线，图2B示出了层叠(stacked)对线。
图3A和图3B示出了ESD保护电路的一对晶体管之间的电荷迁移。图3A示出了传统的ESD保护电路的晶体管之间的电荷迁移。图3B示出了图1中的ESD保护电路11的一对晶体管之间的电荷迁移。
图4是在同一个阱中形成的一对晶体管的平面图。
图5是沿着图4的短划线A-A取得的横截面图。
图6是在同一个阱中形成的一对晶体管的另一示例的平面图。
图7示出了图6中的这对晶体管的操作。
图8A、8B、8C、8D和8E中的每一个都是传输线的简单模型。
图9是用RLCG元件表示的图8A至8E中的传输线的模型图。
图10A和图10B是将图9中的电阻和电感设定为零的情况的模型图。
图11是为ESD对策所提供的哑电路(dummy circuit)的电路图。
图12是示出图1中的ESD对策模型的电路图。
图13示出了VG随时间的变化。
图14是用于执行浪涌仿真的LSI的电路图。
图15A和图15B中的每一个都示出了图14中的电路图的仿真结果。
图16示出了LSI电路的器件布图。
图17示出了用于在一对晶体管不是在同一个阱中形成的情况中执行差分信号的仿真的电路。
图18示出了图17的仿真结果。
图19示出了用于在一对晶体管是在同一个阱中形成的情况中执行差分信号的仿真的电路。
图20示出了图19的仿真结果。
图21是使用根据第二实施例的ESD保护电路的LSI的电路图。
图22是使用根据第三实施例的终端电阻电路的LSI的电路图。
图23是使用根据第四实施例的终端电阻电路的LSI的电路图。
具体实施方式
下面将参照附图详细描述本发明的第一实施例，其中在全文中，相似的标号指的是相似的元件。
图1是使用根据第一实施例的ESD保护电路的LSI的电路图。如图1所示，LSI具有ESD保护电路11和13、驱动电路12、传输线14a、14b、15a和15b、IN端子、IN反(IN Bar)端子(由其上具有一条线的IN所指示的端子)、OUT端子和OUT反(OUT Bar)端子(由其上具有一条线的OUT所指示的端子)。
IN端子和IN反端子是LSI的外部端子。差分信号从外面输入到这些端子。IN端子和IN反端子连接到作为差分对线的传输线14a和14b。通过线14a和14b，IN端子和IN反端子连接到驱动电路12。
OUT端子和OUT反端子是LSI的外部端子并且连接到作为差分对线的传输线15a和15b。通过线15a和15b，OUT端子和OUT反端子连接到驱动电路12，以外部地输出从驱动电路12输出的差分信号。
ESD保护电路11连接到传输线14a和14b。电路11保护LSI的内部电路不受施加到IN端子和IN反端子的浪涌电压破坏。ESD保护电路13连接到传输线15a和15b。电路13保护LSI的内部电路不受施加到OUT端子和OUT反端子的浪涌电压破坏。
驱动电路12驱动输入到IN端子和IN反端子的差分信号并且将差分信号输出到OUT端子和OUT反端子。图1中所示的LSI是中继器(repeater)电路的示例，其中输入到IN端子和IN反端子的差分信号由驱动电路12驱动并且输出到OUT端子和OUT反端子。在ESD保护电路11和13之间，例如可以存在用于处理差分信号的电路。
ESD保护电路11具有一对PMOS晶体管M1、M2和一对NMOS晶体管M3、M4。这对晶体管M1、M2的栅极彼此连接并且连接到电源VDD。这对晶体管M1、M2的源极彼此连接并且连接到电源VDD。这对晶体管M1、M2的背栅彼此连接并且连接到电源VDD。晶体管M1的漏极连接到传输线14a，晶体管M2的漏极连接到传输线14b。
这对晶体管M3、M4的栅极彼此连接并且连接到地。这对晶体管M3、M4的源极彼此连接并且连接到地。这对晶体管M3、M4的背栅彼此连接并且连接到地。晶体管M3的漏极连接到传输线14a，晶体管M4的漏极连接到传输线14b。
ESD保护电路13具有一对PMOS晶体管M12、M13和一对NMOS晶体管M14、M15。这对晶体管M12、M13对应于ESD保护电路11的这对晶体管M1、M2。这对晶体管M14、M15对应于ESD保护电路11的这对晶体管M3、M4。省略这些晶体管的详细描述。
在ESD保护电路11中，这对晶体管M1、M2在同一个阱中形成。此外，这对晶体管M3、M4在同一个阱中形成。而且在ESD保护电路13中，这对晶体管M12、M13在同一个阱中形成。此外，这对晶体管M14、M15在同一个阱中形成。在图1中，虚线16a指示这对晶体管M1、M2在同一个阱中形成，虚线16b指示这对晶体管M3、M4在同一个阱中形成。此外，虚线17a指示这对晶体管M12、M13在同一个阱中形成，虚线17b指示这对晶体管M14、M15在同一个阱中形成。
ESD保护电路11的晶体管M1至M4实现箝位功能。当超过电源电压VDD的浪涌电压被输入到传输线14a和14b时，这对晶体管M1、M2导通以保护LSI的内部电路(图1的示例中的驱动电路12)。当低于地电压的浪涌电压被输入到传输线14a和14b时，这对晶体管M3、M4导通以保护LSI的内部电路。ESD保护电路13的晶体管M12至M15类似地对输入到传输线15a和15b的浪涌电压实现箝位功能。
ESD保护电路11的晶体管M1至M4中的每一个都具有漏电容(draincapacitance)。因此，例如当传输线14a的差分信号从H电平转换(反相)到L电平时或者当传输线14b的差分信号从L电平转换(反相)到II电平时，在漏极之间发生电荷交换，因此导致差分信号的延迟。然而，如上所述，由于晶体管M1、M2和晶体管M3、M4中的每对是在同一个阱中形成的，因此发生以下现象。例如，当传输线14a从H电平转换到L电平时或者当传输线14b从L电平转换到H电平时，来自晶体管M2的漏极的电子通过同一个阱迁移到晶体管M1的漏极，因此这对晶体管M1、M2的漏电容就差分信号的转换而言被减小了。类似地，这对晶体管M3、M4的漏电容就差分信号的转换而言也被减小了。因此，差分信号的延迟被抑制，使得可以获得LSI的加速。在ESD保护电路13中也是同样，由于晶体管M12、M13和晶体管M14、M15中的每对是在同一个阱中形成的，因此发生以下现象。即，晶体管M12、M13和晶体管M14、M15中的每对的漏电容就传输线15a和15b的差分信号的转换而言被减小了。
驱动电路12具有PMOS晶体管M5、M8和M9以及NMOS晶体管M6、M7、M10和M11。晶体管M5的栅极、源极和背栅连接到电源VDD。晶体管M5的漏极连接到晶体管M6的漏极。晶体管M6的栅极连接到晶体管M7的栅极。电压VREF输入到晶体管M6和M7的栅极以及晶体管M5和M6的漏极。晶体管M6的源极和背栅连接到地。晶体管M7的源极和背栅连接到地。晶体管M7的漏极连接到晶体管M10和M11的源极。
晶体管M8和M10的栅极彼此连接并且连接到传输线14a。晶体管M8和M10的漏极彼此连接并且连接到传输线15a。晶体管M8的源极和背栅连接到电源VDD。晶体管M10的源极和背栅连接到晶体管M7的漏极。晶体管M9和M11的栅极彼此连接并且连接到传输线14b。晶体管M9和M11的漏极彼此连接并且连接到传输线15b。晶体管M9的源极和背栅连接到电源VDD。晶体管M11的源极和背栅连接到晶体管M7的漏极。
晶体管M8和M10以及晶体管M9和M11组成反相电路。晶体管M8和M10将传输线14a的信号反相并且将反相信号输出到传输线15a。晶体管M9和M11将传输线14b的信号反相并且将反相信号输出到传输线15b。
晶体管M5至M7组成恒流电路。取决于电压VREF，晶体管M5至M7控制流入晶体管M10和M11的源极的电流。因此，通过控制电压VREF，可以控制包括晶体管M8和M10以及晶体管M9和M11的反相电路的驱动能力。
下面将描述图1的操作。输入到IN端子和IN反端子的差分信号通过传输线14a和14b、驱动电路12和传输线15a和15b输出到OUT端子和OUT反端子。
用于保护驱动电路12不受浪涌电压破坏的ESD保护电路11连接到传输线14a和14b。在ESD保护电路11中，由于晶体管M1、M2和晶体管M3、M4中的每对是在同一个阱中形成的，因此晶体管M1、M2和晶体管M3、M4中的每对的漏电容就输入到IN端子和IN反端子的差分信号的转换而言被减小了。因此，差分信号的延迟被抑制。在ESD保护电路13中也是同样，由于晶体管M12、M13和晶体管M14、M15中的每对是在同一个阱中形成的，因此晶体管M12、M13和晶体管M14、M15中的每对的漏电容就输入到OUT端子和OUT反端子的差分信号的转换而言被减小了。因此，差分信号的延迟被抑制。
同时，当浪涌电压被输入到IN端子和IN反端子时，晶体管M1至M4导通。因此，在晶体管M1至M4中形成沟道，藉此，漏电容增大，浪涌电压被吸收。同样，当浪涌电压被输入到OUT端子和OUT反端子时，晶体管M12至M15导通。因此，在晶体管M12至M15中形成沟道，藉此，漏电容增大，浪涌电压被吸收。
因此，当组成ESD保护电路11的晶体管M1、M2和晶体管M3、M4中的每对是在同一阱中形成，并且组成ESD保护电路13的晶体管M12、M13和晶体管M14和M15中的每对是在同一个阱中形成时，漏电容就差分信号的转换而言被减小了，使得差分信号的延迟可以被抑制。因此，可以获得LSI的加速。
接下来，将描述施加到传输线14a和14b以及施加到传输线15a和15b的差分对线的示例。
图2A和2B示出了差分对线。图2A示出了共面对线，图2B示出了层叠对线。
图2A中所示的对线21和22在同质绝缘材料中形成。对线21通过两条线传输差分信号。例如，图1中的传输线14a和14b对应于对线21。
对线22类似地通过两条线传输差分信号。假设对线21的相对表面之间的距离被指定为“d”并且对线21和相邻对线22之间的距离被指定为“s”，则上述距离“d”和“s”之间的关系被优选地设定为2d≤s。
同样，图2B中所示的对线23和24在同质绝缘材料中形成。对线23通过两条线传输差分信号。例如，图1中的传输线14a和14b对应于对线23。对线24类似地通过两条线传输差分信号。假设对线23的相对表面之间的距离被指定为“d”并且对线23和相邻对线24之间的距离被指定为“s”，则上述距离“d”和“s”之间的关系被优选地设定为2d≥s。
因此，当层叠对线或共面对线被应用于传输线14a和14b以及应用于传输线15a和15b时，串扰被抑制，使得可以获得差分信号的高速传输。另外，如稍后详细所述，图2B中所示的对线23和24在浪涌电压的吸收中也起重要作用。
接下来，将描述ESD保护电路11和13的晶体管之间的电荷迁移。
在传统的ESD保护电路的晶体管(例如不是在同一个阱中形成的图1的晶体管M1、M2和晶体管M3、M4中的每对)中，当差分信号转变(transit)时，所保持的电荷被放电，并且紧接在转变之前，新的电荷被通过传输线引入。因此，在转变之后需要时间来形成电荷分布。因此，发生差分信号的延迟。因此，如果用于对浪涌电压进行箝位的晶体管的漏电容减小，则这个问题被减轻；然而，引起了关于ESD效果的折衷关系。因此，难以减小晶体管的漏电容。
同时，当浪涌电压被施加到LSI的端子时，如果多余电荷可以被瞬时放电到电源或地从而允许电荷被吸收到LSI内所形成的旁路电容器中，则ESD保护电路的晶体管的漏电容可以减小。然而，当传输线中存在电感时，防止了浪涌电压被瞬时放电。因此，通过由于电感所引起的延迟，噪声电荷到达内部电路，因此发生静电击穿。
因此，传统的ESD保护电路被设计为使得用于对浪涌电压进行箝位的晶体管本身具有大小为1pF至4pF的容量并且将浪涌电压扩散到所述容量中，以及将浪涌电压放电到电源或地，从而减小浪涌电压。该操作基本是被动操作，而不是通过晶体管对噪声电荷进行主动放电以执行主动改变的操作。该操作被如下执行。即，晶体管由于浪涌电压而导通或击穿，然后将噪声电荷放电到电源或地从而减小浪涌电压。如果什么也不做，则原则上不可能减小箝位晶体管的容量。
同时，当如图1所示以互补模式相面对的晶体管M1、M2和晶体管M3、M4中的每个差分对被布置在同一个阱中时，存储在各个漏极扩散层电容中的电荷通过该阱彼此迁移以被再用。因此，对于差分信号获得了显著减小漏电容的效果，从而对差分信号的压摆率的提高有所贡献。下面将参照附图描述该原则。
图3A和3B示出了ESD保护电路的晶体管之间的电荷迁移。图3A示出了传统的ESD保护电路的晶体管之间的电荷迁移。图3B示出了图1中的ESD保护电路11的晶体管之间的电荷迁移。
图3A中所示的电容器C1和C2表示图1中的ESD保护电路11的这对晶体管M3、M4不是在同一个阱中形成的情况中的漏电容。图3A中的IN端子和IN反端子对应于图1中的IN端子和IN反端子。差分信号被输入到这些端子。寄生电感L1和L2表示用于限制瞬时电流的电感。可以认为，当这对晶体管M3、M4不是在同一个阱中形成时，如图3A所示，表示这对晶体管M3、M4的漏电容的两个电容器之间的距离是彼此足够远离的。
图3B中所示的电容器C3和C4表示图1中的ESD保护电路11的这对晶体管M3、M4是在同一个阱中形成的情况中的漏电容。图3B中的IN端子和IN反端子对应于图1中的IN端子和IN反端子。差分信号被输入到这些端子。电感L3表示用于限制瞬时电流的电感。
可以认为，当这对晶体管M3、M4是在同一个阱中形成时，如图3B所示，表示这对晶体管M3、M4的漏电容的电容器C3和C4各自的一端彼此连接。这里，假设IN端子从H电平转变到L电平，IN反端子从L电平转变到H电平。
可以认为，当IN端子在H电平，IN反端子在L电平时，电荷被保持在电容器C3中，如图3B的左侧所示的模型。从这种状态开始，当IN端子转变到L电平，IN反端子转变到H电平时，电容器C3中的正电荷返回到IN端子，并且正电荷从IN反端子供应到电容器C4，如图3B的中间所示的模型。此外，电容器C3中所保持的电子通过阱迁移到电容器C4。然后，电荷到电容器C4的迁移完成，如图3B的右侧所示的模型。
因此，在差分信号的反相中，电荷通过阱迁移。因此，这对晶体管M3、M4的漏电容被人为减小，以使得差分信号的转换中的延迟可以被抑制。即，使得对应于差分信号的加速的ESD措施变得可能。
这里，计算这对晶体管M3、M4的漏极之间的正电荷(空穴)的迁移时间。假设空穴的迁移率是4×102[cm2](温度：300K，载流子浓度：1014至1015[cm-3])并且电源电压VDD是1.8V，则漂移扩散速率D是D＝7.2×102[cm2/s]。假设载流子迁移的平均尺寸是1μm并且载流子沿着平均尺寸1μm迁移所需要的时间是t，则等式0.0001cm＝(D·t)1/2＝(7.2×102·t)1/2保持。因此，获得t＝0.014×10-9s＝0.014ns的迁移时间。在载流子是电子的情况中，时间t大约是14(ps)。
这对晶体管M3、M4的漏极之间的距离必须被确定为使得电荷的迁移时间短于输入到LSI的差分信号的转变时间。如上述示例中，当输入的差分信号的转变时间带宽是GHz量级时，这对晶体管M3、M4的漏极之间的距离必须长达1μm。
接下来，将描述晶体管M1、M2、晶体管M3、M4、晶体管M12、M13和晶体管M14、M15中的每对的结构示例，这对晶体管是在同一个阱中形成的。在下面，将描述这对晶体管M3、M4。晶体管M1、M2、晶体管M12、M13和晶体管M14、M15中的每对的结构与这对晶体管M3、M4的结构相同，因此，详细描述被省略。
图4是在同一个阱中形成的一对晶体管的平面图。如图4所示，晶体管M3的漏极扩散层33a和源极扩散层34a在阱31中形成。晶体管M3的栅极32a在阱31上形成。类似地，晶体管M4的漏极扩散层33b和源极扩散层34b在阱31中形成。晶体管M4的栅极321b在阱31上形成。栅极32a和32b以及源极扩散层34a和34b连接到地。漏极扩散层33a和33b连接到传输线14a和14b。由图4的双箭头35所指示的漏极扩散层33a和33b之间的距离被确定为使得电荷的迁移时间短于差分信号的转变时间。
图5是沿着图4的短划线A-A取得的横截面图。在图5中，与图4中所示那些元件相同的元件用与图4中相同的标号来指示，并且详细描述被省略。在图5中，黑圈指示电子，白圈指示空穴。此外，“n”指示漏极扩散层33a和33b以及源极扩散层34a和34b是n型的，“p”指示阱31是p型的。
现在，假设传输线14a在H电平，传输线14b在L电平。此外，假设由于漏极扩散层33a和33b的电容，空穴和电子的分布如图5所示。从这种状态开始，当差分信号被转换时，即，当传输线14a被转换到L电平并且传输线14b被转换到H电平时，空穴和电子的迁移如图5的箭头36和37所示。因此，漏极扩散层33a和33b的电容就差分信号而言被人为减小，以使得差分信号的延迟可以被抑制。
接下来，将描述晶体管M1、M2、晶体管M3、M4、晶体管M12、M13和晶体管M14和M15中的每对的另一结构示例。在下面，将描述这对晶体管M1、M2。晶体管M3、M4、晶体管M12、M13和晶体管M14、M15中的每对的结构与这对晶体管M1、M2的结构相同，因此，详细描述被省略。
图6是在同一个阱中形成的一对晶体管的平面图。如图6所示，晶体管M1的漏极扩散层43a和源极扩散层44a和45a在阱41中形成。晶体管M1的栅极42a在阱41上形成。类似地，晶体管M2的漏极扩散层43b和源极扩散层44b和45b在阱41中形成。晶体管M2的栅极42b在阱41上形成。图6中所示的G1、G2、D1、D2、S1和S2是各个部分的缩写，电容器表示在各个部分之间所产生的电容。
晶体管M1和M2的栅极42a和42b平行地、直线式地形成。晶体管M1和M2的漏极扩散层43a和43b以及源极扩散层44a和44b在栅极42a和42b彼此面对的一侧上形成。晶体管M1的源极扩散层45a在跨过栅极42a与漏极扩散层43a和源极扩散层44a相对的一侧上形成。晶体管M2的源极扩散层45b在跨过栅极42b与漏极扩散层43b和源极扩散层44b相对的一侧上形成。栅极42a和42b以及源极扩散层44a、44b、45a和45b彼此连接并且连接到电源VDD，如图6所示。因此，源极扩散层44a、45a、44b和45b具有相同的电位。漏极扩散层43a连接到传输线14a，漏极扩散层43b连接到传输线14b。
在如图6所示形成晶体管M1和M2的情况中，当差分信号转换时，在图6所示的电容器之间执行电荷迁移。因此，迁移的电荷量增加，以使得可以获得关于差分信号的转换的更快响应。同时，通过采用图6中的配置，沟道长度如双箭头46a和46b所示增大，以使得防止浪涌电压被快速放电。然而，通过提供源极扩散层45a和45b，沟道长度可以如双箭头47a和47b所示减小，以使得浪涌电压可以被快速放电。此外，具有相同相位的浪涌电压也可以通过图6所示的配置有效放电。
接下来，将描述图6中的晶体管M1和M2的操作。
图7示出了图6中的晶体管的操作。图7的表51中所示的输入电压列示出了输入到图6的漏极扩散层43a和43b的电压。在图7中，“高于VDD”指示超过电源电压VDD的电压(浪涌电压)输入到漏极扩散层43a和43b的情况。“H/L”指示具有H电平的差分信号输入到漏极扩散层43a并且具有L电平的差分信号输入到漏极扩散层43b的情况。“L/H”指示具有L电平的差分信号输入到漏极扩散层43a并且具有H电平的差分信号输入到漏极扩散层43b的情况。表51中的M1和M2列示出图6中的晶体管M1和M2的通/断(ON/OFF)状态。表51的S1、S2、D1和D2列示出了图6中所示的S1、S2、D1和D2的电压状态。
当“高于VDD”的电压输入到漏极扩散层43a和43b时，如表51所示，晶体管M1和M2导通。S1和S2的电压等于电源电压VDD(图6中的“VDD”)。由于晶体管M1和M2导通，因此D1和D2的电压被防止变得“高于VDD”的电压，而是变得低于“高于VDD”的电压。
当具有H电平的差分信号输入到漏极扩散层43a并且具有L电平的差分信号输入到漏极扩散层43b时，如表51所示，晶体管M1和M2关断。S1和S2的电压等于电源电压VDD。D1的电压等于电源电压VDD，D2的电压等于地电压GND。
当具有L电平的差分信号输入到漏极扩散层43a并且具有H电平的差分信号输入到漏极扩散层43b时，如表51所示，晶体管M1和M2关断。S1和S2的电压等于电源电压VDD。D1的电压等于地电压GND，D2的电压等于电源电压VDD。
在差分信号的转换中，同一个阱中的电荷迁移如图7的箭头52和53所示执行。此外，浪涌吸收如图7的箭头54和55所示执行。
接下来，将描述浪涌吸收(能量分散)。浪涌吸收由导通的晶体管的沟道电容执行。传输线也在浪涌吸收中起重要作用。因此，经过传输线的电磁能的传输将被首先描述。
在LSI的线中，由于电路中的串联电阻和电路中的所有电容而发生RC延迟。当电压阶跃波被传输到该线时，波由于RC延迟而具有积分的波形。上升电压阶跃是v＝VDD(1-exp(-t/RC))，下降电压阶跃是v＝VDD(exp(-t/RC))。因此，用于达到信号状态转变的阈值电压Vth的时间被延迟。因此，信号状态在状态转变完成之前转变到下一状态。
在工作频率10GHz或以上的电路模型中，当转变时间是25ps时(tr＝tf＝0.3/f，tr：上升时间，tf：下降时间)，抖动的容差是1至3ps，因此，RC时间常数必须设定为数皮秒以下。当晶体管的布线电阻和导通电阻的总数被设定为100Ω时，电路中的总电容必须限制在几十费法以下，因此，实际上难以制造电路。即，需要没有RC延迟的传输线。一般来说，这样的传输线不能用RLCG电路模型来实现。同时，以同轴电缆为代表的传输线处于TEM(横电磁波模式)电磁波传输模式。通过传输线，电能被作为电磁能传输。因此，传输线的概念从LC梯形(LC ladder)的概念中解放出来。在下面，将通过大胆地使用RLCG电路模型来描述传输线。
图8A、8B、8C、8D和8E中的每一个都示出了传输线的简单模型。在图8A至图8E中，示出了电池E、作为对线的传输线61a和61b以及灯62。为了传输电能，两条传输线61a和61b是必不可少的。假设灯62的阻抗大于传输线61a和61b的阻抗。
如图8A所示，电池E起泵的作用。现在假设电池E连接在传输线61a和61b之间。从这种状态开始，电池E从传输线61a接收电子，并且将电子输出到传输线61b。因此，如图8B所示，在传输线61a中产生空穴。此外，如图8C所示，空穴和电子以光速传输。
当到达灯62时，如图8D所示，空穴和电子结合以将能量作为光而释放。同时，由于灯62的阻抗大于传输线61a和61b的阻抗，因此如图8E所示，存在多余的电子和空穴并且它们流回(反射)到电池E。因此，在传输线61a和61b中可能发生反射。
图9是用RLCG元件表示的图8A至8E中的传输线的模型图。如图9所示，图8A至8E中所示的对线的传输线61a和61b可以用包括电感L11至L13、电阻R11和R12、电容C11和电导G11的梯形电路来表示。传输线61a和61b的横截面结构在纵向上恒定。因此，每个单位长度同时存在图9中的梯形电路的RLCG元件，这些元件物理上不同于图9中的表示。即使传输线被细分，RLCG元件的比率也是恒定的。当用特性阻抗来表示该事实时，获得Z0＝{(R/1)+(jωL/1)}1/2/{(G/1)+(jωC/1)}1/2。在等式中，1表示单位长度，ω表示角频率，j表示虚数单位。
分母中存在电感G和电容C。将两个复数看作阻抗，则获得它们的复数的几何平均。不像使用基尔霍夫定律的电路那样采用算术平均值的原因是因为每个单位长度同时存在所有的元件。在上述等式中，“1”可以被消掉，因此，特性阻抗可以用没有单位长度的等式来表示。当考虑水流过的管子时，管子具有一单位，其中仅规定管子的正面(横截面积，传导能力)，而不规定其长度方向。
接下来，将对设定图9中的电阻R11和R12以及电导G11为零的情况进行描述。
图10A和图10B是将图9中的电阻和电感设定为零的情况中的模型图。在图10A和图10B中，示出了流过LC梯形电路的电流波形71和73以及电压波形72和74。在上述特性阻抗Z0中，由于电阻R和电感G被设定为零，因此获得Z0＝(L/C)1/2。在电流斜率最大的部分中存在的电感L主要充当阻抗(ωL)。在电压处于最大值的部分中存在的电容C主要充当阻抗(1/ωC)。因此，在图10A和图10B中仅典型地描述在这些部分中的电感L和电容C。
即使图10A和10B中所示的波形71至74以光速传播到图10A和10B的右侧，传输线的每个截面部分也具有相同的元件，因此，电感L和电容C跟随在截面部分上将被引入的波形。换句话说，存储在电感L和电容C中的电能通过传输线传播。具体地说，P＝IV＝V2/Z0通过其传播。由于电感L和电容C由特性阻抗Z0来表示，因此传输线被设定为传输模式，其中电感L和电容C不是分别存在。
图10B示出了频率为图10A的频率两倍的模型。当频率加倍时，图10B中的电感L和电容C的部分被以图10A的一半间隔而引入。因此，在特性阻抗等于图10A的特性阻抗下，波形73和74以光速传播。这是为什么具有是零的电阻R11和R12以及电感G11的传输线没有频率特性的原因。
当电阻R和电感G不可忽略时，复数中的ω未能消失，因此，传输线具有频率特性。然而，由于电感L和电容C同时存在，因此传输线也被设定为传输模式，其中电感L和电容C表面上不可见。在GHz波段中，这样的传输线即使是作为芯片互连也是需要的。
其原因在于，在6GHz的数字时钟信号的情况中，十倍的谐波分量也作为重要的能量存在，因此，传输线必须允许60GHz的信号从其通过。信号的波长是3.2mm，因此能够防止谐振的四分之一波长是0.8mm。因此，IP(知识产权)之间的全局布线和通向焊盘的I/O布线必须被形成到传输线中。
只要通过传输线，浪涌电压就与特性阻抗Z0具有欧姆定律关系。由于Vsrg＝Isrg·Z0(Vsrg：浪涌电压，Isrg：浪涌电流)保持，因此Z0优选地更小。然而，由于反射发生在线路或负载阻抗的不连续部分中，因此该反射必须被考虑。例如，由于晶体管的栅极几乎被认为是开路端，所以正的全反射发生在栅极，因此浪涌电压变为2Vsrg。由于阻抗失配发生在所有的分支互连中，因此必须设计ESD保护电路的连接。
接下来，将描述浪涌能量的分散。
图11是为ESD措施所提供的哑电路的电路图。图11中的哑电路是传统上使用的电路。如图11所示，哑电路具有哑MOS电路81和82。图11中的哑电路是为信号线83设置的。此外，类似地为电源线和地线设置哑电路。
哑MOS电路81和82是用于增大扩散电容的电路并且在瞬时地使高电压能量平均以及减小电压使其低于电源电压VDD中起到作用。然而，扩散电容在信号加速中构成大的限制因素。同时，在图1的电路中，虽然用于执行箝位功能的晶体管M1至M4和晶体管M12至M15具有大电容，但是该电容就差分信号的转换而言被人为减小以便获得信号的加速。此外，浪涌能量被逐渐分散以被有效吸收。
顺便提及，人体在双脚站立时具有140pF的等效电容，在单脚站立时具有94pF的等效电容，在坐在圆椅上时具有54pF的等效电容。现在，假设人体在最大电容状态下被10000V充电，则电荷等于Q＝CV＝1.4μC。为了在饱和期间仅通过电容将电压减小到0.5V以下，需要1.4×10-6/0.5V＝2.8×10-6F的电容。这个值是非常大的。即使在图11的电路中，电容也约是数pF。实际上，不管这个事实，电路也以某种方式满足该电容(饱和期间大约500V的电压)。原因之一是因为静电能量被逐渐地自然分散。因此，图1中的电路被设计为逐渐地主动分散浪涌能量。在人体的最大电荷量被输出的情况中，由于人体的内部阻抗约是500Ω，因此电流I用等式i＝(V/R)exp{-(t/RC)}表示。该等式中的R被芯片侧的阻抗改变。
图12是示出图1中的ESD措施模型的电路图。如图12所示，LSI 90具有传输线91至96、电源焊盘97、地焊盘98、驱动器99以及开关SW1和SW2。图12中所示出的传输线91至96在提供防浪涌电压的措施中起重要作用。在图12中，开关SW1对应于图1所示的这对晶体管M1、M2，开关SW2对应于这对晶体管M3、M4。驱动器99对应于图1中的驱动电路12。传输线91和92对应于图1中的传输线14a和14b。传输线93和94对应于图1中从传输线14a和14b分支到晶体管M1至M4中的传输线。传输线95对应于从电源VDD分支到驱动电路12中的传输线。传输线96对应于电源VDD/地对传输线。电容器C22表示芯片焊盘的电容。在图12中，示出了各条传输线的线路长度和特性阻抗。此外，在LSI 90的外面所示的电阻器R21和电容器C21分别表示人体的电阻和电容。在图12中，示出了人体的电阻值和电容值的示例。
假设1.4μC的电荷量从人体流入LSI，其中人体被Vs＝10000V充电。然而，假设LSI中的芯片焊盘的电容(电容器C22的电容)是可忽略地小。在这种情况中，由下面的等式(1)所表示的电压输入到传输线91。
v＝vsexp{-t/(Rh+Z01)Ch}
＝10000exp{-t/(500+100)140×10-12}
＝10000exp{-t/84×10-9}…(1)
然而，注意到Rh和Ch表示人体的电阻和电容，Z01表示传输线91的特性阻抗。因此，电流i用等式i＝v/(Rh+Z01)＝v/600表示。
接下来，考虑传输线91被分支到开关SW1和SW2的部分。输入到传输线91的浪涌电压被分为到开关SW1和SW2以及传输线92的三个分支路径。从LSI的输入侧看到的分支路径之后的特性阻抗Z0t被减小为1/(1/100Ω+1/50Ω+1/50Ω)＝20Ω。因此，大部分能量在该部分中被负反射，通过电流用下面的等式(2)表示。
it = i ( 1 - Γ )
= i ( 1 - Z 0 T - Z 01 Z 0 T + Z 01 )
= i ( 1 - 20 - 100 20 + 100 )
= 0.333 i · · · ( 2 )
从基尔霍夫定律可知，从分支路径输入到后传输线92的电流是ir＝1/5iT＝0.0667i。因此，获得电压Vr＝0.0667i·Z02＝6.67i。这里，Z02表示传输线92的特性阻抗。当驱动器99的输入端子具有晶体管的栅电容时，通过将栅电容设定为CG＝20fF，电压升高VG用下面的等式(3)表示。
vG＝vr{1-exp(-t/Z02CG)}
＝6.67i{1-exp(-t/Z02CG)}
＝0.0111vs{1-exp(-t/Z02CG)}
＝111exp(-t/84×10-9){1-exp(-t/Z02CG)}…(3)
图13示出了VG随时间的变化。具体地说，图13示出了在等式(3)中设定Z02＝100Ω并且CG＝20fF的情况中VG随时间的变化。如图13所示，即使10000V的电压被输入，电压升高最大也仅仅是111V。即，电压升高被抑制为足够小于静态极限预测值500V的值。
在具有不同特性阻抗的传输线的所有部分中，发生上述反射并且各条传输线的能量被多样地反射。然而，在静电能量被反射并且返回传输线的时间期间，能量被逐渐分散以使得浪涌电压可以被有效吸收。
如上所述，特性阻抗决定电荷在其中流动的正面的尺寸。因为特性阻抗较小，所以正面的尺寸被更加增大以辅助浪涌电压的吸收。因此，当作为分支线的传输线93和94的特性阻抗以及开关SW1和SW2的导通电阻(箝位晶体管的导通电阻)等于或小于传输线91和92的特性阻抗时，浪涌电压可以被有效吸收。此外，当开关SW1和SW2连接到电源/地对传输线96时，浪涌电压可以被有效吸收，其中电源/地对传输线96的特性阻抗等于或小于开关SW1和SW2的导通电阻。
接下来，将描述浪涌电压的仿真。
图14是用于执行浪涌电压仿真的LSI的电路图。图14示出了单端电压的电路仿真。在图14中，传输线101和102对应于图1中的传输线14a和14b。传输线103和104对应于图1中分支到晶体管M1至M4中的传输线。电阻R31对应于图1中导通状态的这对晶体管M1、M2的电阻，电阻R32对应于图1中关断状态的这对晶体管M3、M4的电阻。传输线105对应于电源/地对传输线。电容器C33对应于驱动电路12中的晶体管M8至M11的栅电容。此外，电源E1和电容器C31表示人体的电压和电容，电容器C32表示LSI的芯片焊盘的电容。在图14中，示出了传输线101至105的特性阻抗值和延迟时间。此外，示出了用于调节浪涌电压的输入状态的开关SW11和SW12的通/断条件。具体地说，开关SW11从0s至1ns(tOpen)断开。然后，开关SW11闭合以使得电压在1ps(ttran)中变得饱和。此外，开关SW12被闭合1001ps(tClose)。然后，开关SW12断开以使得电压在1ps(ttran)中变为0V。假设浪涌能量由于电源VDD/地对传输线105的特性阻抗而被反向反射并且被全部吸收到电源VDD中，则传输线105与5Ω的终端电阻匹配。
图15A和图15B示出了图14中的电路图的仿真结果。图15A示出了在图14中的点A处的电压波形，图15B示出了在图14中的点B处的电压波形。如图15A所示，10000V的浪涌电压在点A处被抑制为大约300V。如图15B所示，10000V的浪涌电压在点B处被抑制为大约240V。图15B的电压波形示出了浪涌能量在点B处被全部反射，并且电容器C33中电压被减小为点B处电压的一半的情况。因此，发现该电压几乎与上述等式中所述的电压一致。
因此，当使用高速传输线网络而不是连接大的电容器时，浪涌电压可以被有效吸收。
接下来，将描述LSI的器件布图。
图16示出了LSI电路的器件布图。在图16中，传输线115和116对应于图1中的传输线14a和14b。ESD保护电路111对应于图1中的ESD保护电路11。NMOS反相电路112和PMOS反相电路113对应于图1中的驱动电路12。ESD保护电路114对应于图1中的ESD保护电路13。传输线117和118对应于图1中的传输线15a和15b。VCC&GND表示电源VDD/地对传输线。50μm的哑元(dummy)对应于图11中的哑MOS电路81和82，并且被设计为调整20μm的nMOS晶体管的导通电阻以便提高设计自由度。30μm的哑元对应于图11中的哑MOS电路81和82，并且被设计为调整20μm的pMOS晶体管的导通电阻以便提高设计自由度。
接下来，将描述差分信号的仿真。ESD保护电路中的这对晶体管的电容(栅电容和漏电容之和)如下面的等式(4)所示进行计算。
C OX = K sio 2 · ∈ 0 t ox L · W
= 3.9 × 8.86 × 10 - 14 4 × 10 - 7 × 0.2 × 10 - 4 × 50 × 10 - 4
= 86.25 × 10 - 15 = 86.25 fF
CJD＝CjO·AD＝0.75×10-15×250＝187.5fF(nMOS)
CJD＝CjO·AD＝0.62×10-15×350＝217fF(pMOS)
COX+CJD＝273.75，303.25fF(nMOS，pMOS)…(4)
然而，注意到COX是栅氧化膜的电容，ksio2是SiO2的相对介电常数，∈0是电常数，tOX是栅氧化膜的厚度，L是晶体管的栅极长度，W是晶体管的栅极宽度，CJD是漏极扩散层的电容，CJO是漏极扩散层的单位面积电容，并且AD是漏极扩散层的面积。这里，假设在ESD保护电路的这对晶体管不是在同一个阱中形成的情况中的晶体管电容是250fF，并且在ESD保护电路的这对晶体管是在同一个阱中形成的情况中的晶体管电容是250fF的五分之一50fF，则10GHz的输入差分信号的输出被仿真。
图17示出了用于在这对晶体管不是在同一个阱中形成的情况中执行差分信号的仿真的电路。图17中的电容器C41至C44对应于在图1中的晶体管M1、M2和晶体管M3、M4中的每对不是在同一个阱中形成的情况中的电容。图17中的电容器C45至C48对应于在图1中的晶体管M12、M13和晶体管M14、M15中的每对不是在同一个阱中形成的情况中的电容。晶体管M21至M24对应于驱动电路12的晶体管M8至M11。传输线123和124对应于传输线15a和15b。差分信号121和122表示用于执行仿真的信号。假设用图17中的参数执行仿真。TD表示信号的延迟时间，TR表示信号的上升时间，TF表示信号的下降时间，PW表示信号状态将被保持的时间，并且PER表示周期。此外，W表示晶体管的栅极宽度，并且L表示晶体管的栅极长度。电容器C41至C48中的每个电容都被设定为如上所述的250fF。
图18示出了图17的仿真结果。图18示出了输入到图17中的仿真电路的差分信号121和122的电压波形131a和131b，并且示出了在图17中的点A和点B处的电压波形132a和132b。在图17的电路中，由于组成ESD保护电路的晶体管的每个电容(图17中的电容器C41至C48)都较大，因此差分信号被延迟。因此，信号状态在状态转变完成之前转变到下一状态。
图19示出了用于在一对晶体管是在同一个阱中形成的情况中执行差分信号的仿真的电路。在图19中，电容器C51至C54对应于图1中的晶体管M1至M4的电容。电容器C55至C58对应于图1中的晶体管M12至M15的电容。晶体管M31至M34对应于驱动电路12的晶体管M8至M11。传输线143和144对应于传输线15a和15b。差分信号141和142表示用于执行仿真的信号。假设用图19中的参数执行仿真。电容器C51至C58中的每个电容都被设定为如上所述的50fF。图19中的参数与图17中具有相同的含义并且其描述被省略。
图20示出了图19的仿真结果。图20示出了输入到图19中的仿真电路的差分信号141和142的电压波形151a和151b，并且示出了在图19中的点A和点B处的电压波形152a和152b。在图19的电路中，由于组成ESD保护电路的晶体管的每个电容都较小，因此差分信号不被延迟。因此，电压在状态转变完成之前变得饱和。
因此，用于对浪涌电压进行箝位的晶体管M1、M2、晶体管M3、M4、晶体管M12、M13和晶体管M14、M15中的每对是在同一个阱中形成。因此，当差分信号转变时，保持转变之前的状态的这对晶体管的电荷在同一个阱内迁移。因此，晶体管M1、M2、晶体管M3、M4、晶体管M12、M13和晶体管M14、M15中的每对的电容就差分信号的转变而言被减小了，以使得差分信号的加速可以被实现。
此外，当传输线14a和14b以及传输线15a和15b被形成到一对传输线中时，浪涌电压可以被有效吸收。尤其当从传输线14a和14b分支到晶体管M1至M4的分支传输线的特性阻抗等于或小于传输线14a和14b的特性阻抗时，浪涌电压可以被有效吸收。类似地，当从传输线15a和15b分支到晶体管M12至M15的分支传输线的特性阻抗等于或小于传输线15a和15b的特性阻抗时，浪涌电压可以被有效吸收。此外，当晶体管M1至M4的导通电阻等于或小于传输线14a和14b的特性阻抗时，浪涌电压可以被有效吸收。类似地，当晶体管M12至M15的导通电阻等于或小于传输线15a和15b的特性阻抗时，浪涌电压可以被有效吸收。此外，当晶体管M1、M2、晶体管M3、M4、晶体管M12、M13和晶体管M14、M15中的每对连接到电源VDD/地对传输线时，浪涌电压可以被有效吸收，其中电源VDD/地对传输线的特性阻抗等于或小于晶体管的导通电阻。
接下来，将参照附图详细描述本发明的第二实施例。在第二实施例中，ESD保护电路中的任何晶体管都是由NMOS晶体管构成的。
图21是使用根据第二实施例的ESD保护电路的LSI的电路图。如图21所示，LSI具有ESD保护电路161和163、驱动电路162、传输线164a、164b、165a和165b、IN端子、IN反端子、OUT端子和OUT反端子。
ESD保护电路161具有一对晶体管M41、M42和一对晶体管M43、M44。这对晶体管M41、M42和这对晶体管M43、M44对应于图1的ESD保护电路11中的这对晶体管M1、M2和这对晶体管M3、M4。然而，差别在于晶体管M41和M42是NMOS晶体管。此外，差别还在于晶体管M41和M42的栅极连接到地。这对晶体管M41、M42在同一个阱中形成，并且这对晶体管M43、M44在同一个阱中形成。图21中的其他连接关系与图1中的连接关系相同并且详细描述被省略。在图21中，虚线166a指示这对晶体管M41、M42在同一个阱中形成，虚线166b指示这对晶体管M43、M44在同一个阱中形成。
驱动电路162的电路配置与图1中的驱动电路12的电路配置相同。晶体管M45至M51对应于图1中的晶体管M5至M11并且详细描述被省略。
ESD保护电路163具有一对晶体管M52、M53和一对晶体管M54、M55。这对晶体管M52、M53和这对晶体管M54、M55对应于图1的ESD保护电路13中的这对晶体管M12、M13和这对晶体管M14、M15。然而，差别在于晶体管M52和M53是NMOS晶体管。此外，差别在于晶体管M52和M53连接到地。这对晶体管M52、M53在同一个阱中形成，这对晶体管M54、M55在同一个阱中形成。图21中的其他连接关系与图1中的连接关系相同并且详细描述被省略。在图21中，虚线167a指示这对晶体管M52、M53在同一个阱中形成，虚线167b指示这对晶体管M54、M55在同一个阱中形成。
传输线164a、164b、165a和165b与图1中的传输线14a、14b、15a和15b相同并且详细描述被省略。
因此，ESD保护电路161和163的任何晶体管M41至M44和M52至M55都可以由NMOS晶体管构成。
接下来，将参照附图详细描述本发明的第三实施例。也通过连接到传输线的终端电阻电路，由电路的电容引起差分信号的延迟。因此，在第三实施例中，通过在同一个阱中形成一对组成终端电阻电路的晶体管，电路的电容就差分信号的转变而言被减小了。
图22是使用根据第三实施例的终端电阻电路的LSI的电路图。如图22所示，LSI具有终端电阻电路171、驱动电路172、传输线173a、173b、174a和174b、IN端子、IN反端子、OUT端子和OUT反端子。
终端电阻电路171具有一对晶体管M61、M62和一对晶体管M63、M64。这对晶体管M61、M62的栅极连接到地。这对晶体管M61、M62的源极和背栅连接到电源VDD。这对晶体管M61、M62的漏极分别连接到传输线173a和173b。这对晶体管M63、M64的栅极连接到电源VDD。这对晶体管M63、M64的源极和背栅连接到地。这对晶体管M63、M64的漏极分别连接到传输线173a和173b。这对晶体管M61、M62在同一个阱中形成，并且这对晶体管M63、M64在同一个阱中形成。晶体管M61至M64中的每个都具有电阻功能，并且防止通过传输线173a和173b传输的差分信号的反射。在图22中，虚线175a指示这对晶体管M61、M62在同一个阱中形成，虚线175b指示这对晶体管M63、M64在同一个阱中形成。
驱动电路172的电路配置与图1中的驱动电路12的电路配置相同。这对晶体管M65、M66和这对晶体管M70、M71对应于图1中的这对晶体管M5、M6和这对晶体管M10、M11，并且详细描述被省略。传输线173a、173b、174a和174b与图1中的传输线14a、14b、15a和15b相同并且详细描述被省略。
组成终端电阻电路171的晶体管M61至M64中的每个都具有漏电容。因此，通过传输线173a和173b传输的差分信号被延迟。然而，由于晶体管M61、M62和晶体管M63、M64中的每对是在同一个阱中形成的，因此漏电容就差分信号的转变而言被减小了。
因此，用于防止差分信号反射的晶体管M61、M62和晶体管M63、M64中的每对在同一个阱中形成。因此，当差分信号转变时，保持转变之前的状态的晶体管M61、M62和晶体管M63、M64中的每对的电荷在同一个阱内迁移。因此，电阻的电容就差分信号的转变而言被减小，以使得差分信号的加速可以被实现。
接下来，将参照附图详细描述本发明的第四实施例。在第四实施例中，图22所示的晶体管M61至M64由扩散电阻形成。
图23是使用根据第四实施例的终端电阻电路的LSI的电路图。如图23所示，LSI具有终端电阻电路181、驱动电路182、传输线183a、183b、184a和184b、IN端子、IN反端子、OUT端子和OUT反端子。
终端电阻电路181具有一对扩散电阻R41、R42和一对扩散电阻R43、R44。这对扩散电阻R41和R42的一端分别连接到传输线183a和183b，其另一端分别连接到电源VDD。这对扩散电阻R43和R44的一端分别连接到传输线183a和183b，其另一端分别连接到地。
驱动电路182的电路配置与图1中的驱动电路12的电路配置相同。晶体管M81至M87对应于图1中的晶体管M5至M11并且详细描述被省略。传输线183a、183b、184a和184b与图1中的传输线14a、14b、15a和15b相同并且详细描述被省略。
组成终端电阻电路的扩散电阻R41至R44中的每个都在电阻的扩散层中具有电容。因此，通过传输线183a和183b传输的差分信号被延迟。然而，由于扩散电阻R41、R42和扩散电阻R43、R44中的每对是在同一个阱中形成的，因此漏电容就差分信号的转变而言被减小了。
因此，用于防止差分信号反射的扩散电阻R41、R42和扩散电阻R43、R44中的每对在同一个阱中形成。因此，当差分信号转变时，保持转变之前的状态的扩散电阻R41、R42和扩散电阻R43、R44中的每对的电荷在同一个阱内迁移。因此，电阻的电容就差分信号的转变而言被减小了，以使得差分信号的加速可以被实现。
在本发明的静电放电保护电路中，用于对静电放电进行箝位的这对晶体管在同一个阱中形成。因此，当差分信号转变时，保持转变之前的状态的这对晶体管的电荷在同一个阱内迁移。因此，晶体管的电容就差分信号的转变而言被减小了，以使得差分信号的加速可以被实现。
在本发明的终端电阻电路中，用于防止差分信号反射的这对电阻在同一个阱中形成。因此，当差分信号转变时，保持转变之前的状态的这对电阻的电荷在同一个阱内迁移。因此，电阻的电容就差分信号的转变而言被减小了，以使得差分信号的加速可以被实现。
以上被认为是对本发明原理的说明。此外，由于本领域技术人员将会容易地发现许多修改和变化，因此不希望将本发明限制为所示出和描述的精确结构，因此，所有合适的修改和等同物都可以被认为落在本发明的所附权利要求书及其等同物的范围内。
本申请基于在2006年6月28日提交的在先日本专利申请No.2006-177842并要求其优先权益，该申请的全部内容通过引用合并于此。

Claims (12)

1.一种静电放电保护电路，用于保护半导体器件的内部电路不受静电放电破坏，该静电放电保护电路包括：
一对晶体管，连接到两条线中的每条，所述两条线连接到所述半导体器件的外部端子并且差分信号通过所述两条线而传播，所述的一对品体管在同一个阱中形成以便对施加到所述外部端子的所述静电放电进行箝位。
2.如权利要求1所述的静电放电保护电路，其中
所述线是由一对传输线构成的。
3.如权利要求2所述的静电放电保护电路，其中
从所述一对传输线连接到所述一对晶体管的分支传输线的特性阻抗等于或小于所述一对传输线的特性阻抗。
4.如权利要求2所述的静电放电保护电路，其中
所述一对晶体管的导通电阻等于或小于所述一对传输线的特性阻抗。
5.如权利要求1所述的静电放电保护电路，其中
所述一对晶体管连接到电源/地对传输线，该电源/地对传输线的特性阻抗等于或小于所述一对晶体管的导通电阻。
6.如权利要求1所述的静电放电保护电路，其中
所述一对晶体管的漏极扩散区之间的距离被确定为使得在所述漏极扩散区之间迁移的电荷的迁移时间短于所述差分信号的转变时间。
7.如权利要求1所述的静电放电保护电路，其中
所述一对晶体管将所述静电放电箝位到电源和地中的一者或两者。
8.如权利要求7所述的静电放电保护电路，其中：
用于将所述静电放电箝位到所述电源的所述一对晶体管在同一个阱中形成，并且用于将所述静电放电箝位到所述地的另一对晶体管在同一个阱中形成。
9.如权利要求1所述的静电放电保护电路，其中：
在所述一对晶体管中，栅极是平行形成的，所述一对晶体管的漏极和第一源极是在所述栅极彼此面对的一侧上形成的，并且所述一对晶体管的每个第二源极是在跨过所述栅极中的每一个与所述第一源极和所述漏极相对的一侧上形成的。
10.一种终端电阻电路，用于稳定半导体器件中的差分信号，该终端电阻电路包括：
一对电阻，连接到两条线中的每条，所述两条线连接到所述半导体器件的外部端子并且差分信号通过所述两条线而传播，所述的一对电阻在同一个阱中形成以便防止所述差分信号的反射。
11.如权利要求10所述的终端电阻电路，其中：
所述一对电阻由晶体管构成。
12.如权利要求10所述的终端电阻电路，其中：
所述一对电阻是扩散电阻。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959865A (zh) * 2010-06-30 2013-03-06 超威半导体公司 静电放电电路
CN103035624A (zh) * 2012-12-14 2013-04-10 广东风华芯电科技股份有限公司 静电防护装置及其芯片
CN108886363A (zh) * 2016-03-31 2018-11-23 高通股份有限公司 静电放电(esd)隔离输入/输出(i/o)电路
CN109937178A (zh) * 2016-11-11 2019-06-25 庞巴迪公司 用于复合飞机的信号返回网络
CN111031661A (zh) * 2019-12-30 2020-04-17 业成光电(无锡)有限公司 柔性电路板、可穿戴装置及电子设备
CN111199128A (zh) * 2018-10-31 2020-05-26 财团法人工业技术研究院 仿真系统与方法
CN111542165A (zh) * 2020-06-29 2020-08-14 西安易朴通讯技术有限公司 静电防护系统、方法、电子设备及存储介质

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004019345B4 (de) * 2004-04-21 2007-02-08 Austriamicrosystems Ag Ausgangsstufenanordnung
JP4536788B2 (ja) * 2008-04-02 2010-09-01 株式会社デンソー 半導体装置
JP5578805B2 (ja) * 2008-05-19 2014-08-27 キヤノン株式会社 半導体集積回路の保護回路及びその駆動方法
US8248740B2 (en) * 2008-09-19 2012-08-21 Advanced Fusion Systems, Llc High speed current shunt
MX2011002421A (es) * 2008-09-19 2011-07-13 Advanced Fusion Systems Llc Metodo y aparato para proteger sistemas de energia de impulsos electromagneticos extraordinarios.
US8300378B2 (en) * 2008-09-19 2012-10-30 Advanced Fusion Systems, Llc Method and apparatus for protecting power systems from extraordinary electromagnetic pulses
JP5547441B2 (ja) * 2009-08-10 2014-07-16 旭化成エレクトロニクス株式会社 保護回路
CN102832899B (zh) * 2011-06-15 2015-01-14 台达电子工业股份有限公司 智能终端电阻装置
US8520348B2 (en) * 2011-12-22 2013-08-27 Lsi Corporation High-swing differential driver using low-voltage transistors
US8928365B2 (en) 2012-10-23 2015-01-06 Qualcomm Incorporated Methods and devices for matching transmission line characteristics using stacked metal oxide semiconductor (MOS) transistors
US9401324B2 (en) 2013-07-05 2016-07-26 Kabushiki Kaisha Toshiba Semiconductor device having an on die termination circuit
US9660643B2 (en) 2015-05-28 2017-05-23 Toyota Motor Engineering & Manufacturing North America, Inc. Method and apparatus to improve power device reliability
JP6042962B2 (ja) * 2015-11-27 2016-12-14 ルネサスエレクトロニクス株式会社 差動出力回路および半導体装置
KR20180088483A (ko) * 2015-12-22 2018-08-03 써머툴 코포레이션 워크피스 가열을 위한 엄격하게 통제된 출력을 갖는 고주파수 파워 서플라이 시스템
JP2017212870A (ja) * 2016-05-20 2017-11-30 株式会社デンソー スイッチング素子の駆動制御装置
JP6476260B2 (ja) * 2017-10-17 2019-02-27 ルネサスエレクトロニクス株式会社 差動出力回路
WO2023220255A1 (en) 2022-05-13 2023-11-16 Karsten Manufacturing Corporation Compact putter head
USD1028149S1 (en) 2022-06-24 2024-05-21 Karsten Manufacturing Corporation Golf club head
CN117291139A (zh) * 2023-11-27 2023-12-26 成都锐成芯微科技股份有限公司 版图布局优化的dcdc稳压器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880643A (en) * 1997-11-17 1999-03-09 Telefonaktiebolaget L M Ericsson Monolithic high frequency voltage controlled oscillator trimming circuit
JP3803204B2 (ja) * 1998-12-08 2006-08-02 寛治 大塚 電子装置
JP3366587B2 (ja) * 1999-01-08 2003-01-14 ローム株式会社 半導体集積回路
JP3423267B2 (ja) * 2000-01-27 2003-07-07 寛治 大塚 ドライバ回路、レシーバ回路、および信号伝送バスシステム
JP4360733B2 (ja) 2000-03-07 2009-11-11 シャープ株式会社 配線構造
JP2001327069A (ja) * 2000-05-18 2001-11-22 Nec Saitama Ltd サージ保護装置及びサージ保護方法、伝送装置
US6262591B1 (en) * 2000-05-30 2001-07-17 International Business Machines Corporation SOI small signal terminated receiver
JP2002141421A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 半導体集積回路装置
CN1167129C (zh) * 2000-11-16 2004-09-15 世界先进积体电路股份有限公司 静电放电防护元件及相关的电路
JP3703725B2 (ja) * 2001-03-01 2005-10-05 寛治 大塚 バス終端方法、終端抵抗器、配線基板およびその製造方法
JP2002261843A (ja) * 2001-03-02 2002-09-13 Ricoh Co Ltd 差動信号伝送回路
JP2003197754A (ja) * 2001-12-26 2003-07-11 Mitsubishi Electric Corp 高周波半導体装置
JP2004071991A (ja) * 2002-08-08 2004-03-04 Fujitsu Ltd 半導体集積回路装置
US6690066B1 (en) * 2002-10-18 2004-02-10 Texas Instruments Incorporated Minimization and linearization of ESD parasitic capacitance in integrated circuits
JP2004146403A (ja) 2002-10-21 2004-05-20 Advantest Corp 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法
JP4719412B2 (ja) * 2002-11-15 2011-07-06 パナソニック株式会社 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法
JP4192009B2 (ja) * 2003-02-24 2008-12-03 寛治 大塚 電子回路装置
US6815980B2 (en) * 2003-02-27 2004-11-09 International Business Machines Corporation Termination circuit for a differential transmission line
JP4421849B2 (ja) * 2003-07-22 2010-02-24 株式会社デンソー 入力保護回路
JP2005051496A (ja) 2003-07-28 2005-02-24 Kanji Otsuka 信号伝送システム及び信号伝送線路
JP4201665B2 (ja) 2003-08-06 2008-12-24 株式会社ルネサステクノロジ 信号伝送装置
JP2006147961A (ja) * 2004-11-22 2006-06-08 Elpida Memory Inc 半導体集積回路
US7368938B2 (en) * 2006-06-15 2008-05-06 Integrated Device Technology, Inc. Input termination circuitry with high impedance at power off

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959865A (zh) * 2010-06-30 2013-03-06 超威半导体公司 静电放电电路
CN102959865B (zh) * 2010-06-30 2016-08-03 超威半导体公司 静电放电电路
CN103035624A (zh) * 2012-12-14 2013-04-10 广东风华芯电科技股份有限公司 静电防护装置及其芯片
CN103035624B (zh) * 2012-12-14 2016-08-03 广东风华芯电科技股份有限公司 静电防护装置及其芯片
CN108886363A (zh) * 2016-03-31 2018-11-23 高通股份有限公司 静电放电(esd)隔离输入/输出(i/o)电路
CN108886363B (zh) * 2016-03-31 2022-01-14 高通股份有限公司 静电放电(esd)隔离输入/输出(i/o)电路
CN109937178A (zh) * 2016-11-11 2019-06-25 庞巴迪公司 用于复合飞机的信号返回网络
CN111199128A (zh) * 2018-10-31 2020-05-26 财团法人工业技术研究院 仿真系统与方法
CN111199128B (zh) * 2018-10-31 2023-10-13 财团法人工业技术研究院 仿真系统与方法
CN111031661A (zh) * 2019-12-30 2020-04-17 业成光电(无锡)有限公司 柔性电路板、可穿戴装置及电子设备
CN111542165A (zh) * 2020-06-29 2020-08-14 西安易朴通讯技术有限公司 静电防护系统、方法、电子设备及存储介质
CN111542165B (zh) * 2020-06-29 2023-09-05 西安易朴通讯技术有限公司 静电防护系统、方法、电子设备及存储介质

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Address before: Tokyo, Japan

Patentee before: Otsuka Kanji

Patentee before: Usami Tamotsu

Patentee before: Qiu Shanfeng

Patentee before: Ito Tsuneo

Patentee before: Yuko Tamba

Patentee before: FUJITSU MICROELECTRONICS Ltd.

Patentee before: KYOCERA Corp.

Patentee before: Toshiba Corp.

Patentee before: Fuji Xerox Co.,Ltd.