JP7340612B2 - 深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用の電力管理 - Google Patents
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Description
本出願は、2019年3月6日出願の米国特許仮出願第62/814,813号、表題「System for Converting Neuron Current Into Neuron Current-Based Time Pulses in an Analog Neural Memory in a Deep Learning Artificial Neural Network」、2019年1月18日出願の同第62/794,492号、表題「System for Converting Neuron Current Into Neuron Current-Based Time Pulses in an Analog Neural Memory in a Deep Learning Artificial Neural Network」、及び2019年3月14日出願の米国特許第16/354,040号、表題「Power Management For An Analog Neural Memory In A Deep Learning Artificial Neural Network」に対する優先権を主張する。
人工ニューラルネットワーク内の1つ以上のベクトル行列乗算(vector-by-matrix multiplication、VMM)アレイを伴う様々な動作について、電力管理技術の多数の実施形態が開示されている。
デジタル不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第5,029,130号(「’130号特許」)は、フラッシュメモリセルの一種である、スプリットゲート型不揮発性メモリセルのアレイを開示する。このようなメモリセル210を図2に示す。各メモリセル210は、半導体基板12内に形成されたソース領域14とドレイン領域16と、を含み、ソース領域14とドレイン領域16の間にはチャネル領域18がある。浮遊ゲート20は、チャネル領域18の第1の部分の上方に形成され、チャネル領域18の第1の部分から絶縁され(並びに、チャネル領域18の第1の部分の導電性を制御して)、ソース領域14の一部分の上方に形成される。ワード線端子22(典型的には、ワード線に結合される)は、チャネル領域18の第2の部分の上方に配設され、チャネル領域18の第2の部分から絶縁された、(並びに、チャネル領域18の第2の部分の導電性を制御する)第1の部分と、浮遊ゲート20の上方で上に向かって延在する第2の部分と、を有する。浮遊ゲート20及びワード線端子22は、ゲート酸化物によって基板12から絶縁される。ビット線24はドレイン領域16に結合される。
表1は、読み出し、消去、及びプログラム動作を実行するためのメモリセル110の端子に印加され得る典型的な電圧範囲を示す。
表1:図2のフラッシュメモリセル210の動作
不揮発性メモリセルアレイを使用するニューラルネットワーク
ベクトル行列乗算(VMM)アレイ
Ids=Io*e(Vg-Vth)/kVt=w*Io*e(Vg)/kVt
式中、w=e(-Vth)/kVtである。
Vg=k*Vt*log[Ids/wp*Io]
式中、wpは、基準又は周辺メモリセルのwである。
Iout=wa*Io*e(Vg)/kVt、すなわち
Iout=(wa/wp)*Iin=W*Iin
W=e(Vthp-Vtha)/kVt
式中、メモリアレイの各メモリセルのwa=wである。
Ids=β*(Vgs-Vth)*Vds;β=u*Cox*W/L
W=α(Vgs-Vth)
Ids=α1/2*β*(Vgs-Vth)2;β=u*Cox*W/L
W=α(Vgs-Vth)2
表5:図12のVMMアレイ1200の動作
表6:図13のVMMアレイ1300の動作
表7:図14のVMMアレイ1400の動作
表8:図15のVMMアレイ1500の動作
長・短期メモリ
ゲート付き回帰型ユニット
出力回路
その後、図35Bに示すように、スイッチ3505は開かれ、一定時間trefの間、セル電流INEU3504は、上積分される。その後、基準電流IREF3503は、Voutが接地に降下するまで、時間tmeasの間に下積分される。電流INEU 3504=tmeas Ineu/tref*IREF。例えば、10ビットの所望の出力ビット分解の場合、trefは、1024クロックサイクルに等しい時間である。期間tmeasは、INEU3504及びIrefの値に応じて0クロックサイクルに等しい期間から1024クロックサイクルまで変化する。図35Bは、電流Ineu1を有するもの、及び電流Ineu2を有するものといった、2つの異なるIneu値の例を示す。したがって、ニューロン電流INEU3504は、充電及び放電の速度及び傾きに影響を及ぼす。
Claims (19)
- 行及び列に配置された不揮発性メモリセルのアレイを備えるベクトル行列乗算システムを動作する方法であって、
複数の入力を受信するステップと、
前記複数の入力を複数の入力のセットに編成するステップと、
前記複数の入力のセットのそれぞれを前記アレイに時分割多重化された方式で順次提供するステップと、
前記アレイから複数の出力を受信するステップと、
前記アレイからの前記複数の出力を複数の出力のセットに編成するステップと、
前記複数の出力のセットのそれぞれを変換器回路に時分割多重化された方式で順次提供するステップと、を含む、
方法。 - 前記複数の入力のセットのそれぞれは、前記アレイのワード線の異なるセットに提供される、請求項1に記載の方法。
- 前記複数の入力のセットのそれぞれは、前記アレイの制御ゲートの異なるセットに提供される、請求項1に記載の方法。
- 前記変換器回路は、アナログ-デジタル変換器である、請求項1に記載の方法。
- 前記アナログ-デジタル変換器は、積分アナログ-デジタル変換器である、請求項4に記載の方法。
- 前記複数の入力のそれぞれは、1つ以上のパルスを含む、請求項1に記載の方法。
- 前記アレイはニューロン群を備える、請求項1に記載の方法。
- 前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項1に記載の方法。
- 前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項1に記載の方法。
- 前記ベクトル行列乗算システムは、行及び列に配置された不揮発性メモリセルの第2のアレイを備え、前記方法は、前記受信するステップ、前記編成するステップ、及び前記順次提供するステップの後に、
第2の複数の入力を前記第2のアレイに提供するステップを更に含む、請求項1に記載の方法。 - 行及び列に配置された不揮発性メモリセルのアレイを備えるベクトル行列乗算システムを動作する方法であって、
前記アレイから複数の出力を受信するステップと、
前記アレイからの前記複数の出力を複数の出力のセットに編成するステップと、
前記複数の出力のセットのそれぞれを変換器回路に時分割多重化された方式で順次提供するステップと、を含む、
方法。 - 前記変換器回路は、アナログ-デジタル変換器である、請求項11に記載の方法。
- 前記アナログ-デジタル変換器は、積分アナログ-デジタル変換器である、請求項12に記載の方法。
- 前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項11に記載の方法。
- 前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項11に記載の方法。
- 前記複数の出力のそれぞれは、前記アレイに結合されたビット線から受信される、請求項11に記載の方法。
- 前記複数の出力のそれぞれは、前記アレイに結合されたソース線から受信される、請求項11に記載の方法。
- 前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項11に記載の方法。
- 前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項11に記載の方法。
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