JP2005348117A - デジタル／アナログ変換回路 - Google Patents

Abstract

【課題】ミュート動作時にクリック音などのノイズが出力されない１ビット方式のデジタル／アナログ変換回路を提供する。
【解決手段】直流オフセットを生成するオフセットデータ発生回路３と、デジタルフィルタ１の出力にオフセットデータ発生回路３で生成された直流オフセットを加算する加算器２と、加算器２から出力されるデジタルデータに対してビット圧縮処理を施すノイズシェーパ４と、ノイズシェーパ４に直流オフセットのみを入力した場合にノイズシェーパ４から出力される周期性信号を記憶する記憶装置８と、ノイズシェーパ４の出力から、記憶装置８に記憶された周期性信号を減算する減算器７と、減算器７から出力されるデジタルデータを１ビットデータに変換するパルス変換部５と、パルス変換部５から出力される１ビットデータをアナログ信号に変換するローパスフィルタ６とを備える。
【選択図】 図１

Description

本発明は、１ビット方式のデジタル／アナログ変換回路に関する。

従来、デジタルオーディオ信号をアナログオーディオ信号に変換するデジタル／アナログ変換回路として、１ビット方式のデジタル／アナログ変換回路が実用化されている。この１ビット方式のデジタル／アナログ変換回路は、変換された出力として、数または幅が変化する１ビット系列のパルス信号が得られるもので、このパルス信号の数または幅が変化する出力を、ローパスフィルタに供給して平均化することで、アナログオーディオ信号が得られる。

この場合、デジタル／アナログ変換回路が出力するパルス波形は、レベルがハイレベルまたはローレベルの２値の何れかであり、入力デジタルデータに応じてパルス波形の数が変化するものがパルス数変調（ＰＮＷ）と称され、パルス波形の幅が変化するものがパルス幅変調（ＰＷＭ）と称される。このような方式のデジタル／アナログ変換回路によると、変換時に発生する歪を最小限に抑えることができ、歪のない良好なアナログオーディオ信号に変換することができる。

図６は、従来の１ビット方式のデジタル／アナログ変換回路の実際の構成を示す。デジタル／アナログ変換回路の入力としては、コンパクトディスク（ＣＤ）から再生されたデジタルオーディオデータなどがある。このデジタルオーディオデータは所定ビット数（ここでは１サンプルを１６ビットとする）であり、デジタルフィルタ１に供給される。

デジタルフィルタ１では、供給されるデジタルオーディオデータのオーバーサンプリングを行い、サンプリング周波数を整数倍に高くする。そして、デジタルフィルタ１でオーバーサンプリングされたデジタルオーディオデータを、加算器２を介してノイズシェーパ４に供給し、ノイズシェーパ４で１サンプル当たりのビット数を圧縮する処理を行う。

ここで加算器２では、オーバーサンプリングされたデジタルオーディオデータに、オフセットデータ発生回路３から得られる一定の直流成分を加算させる処理が行われる。この直流成分の加算処理は、ノイズシェーパ４でのビット圧縮処理を安定して行うために行われるもので、小レベルの直流成分が常時加算される。

そして、この直流オフセット成分が加算されたデジタルオーディオデータを、ノイズシェーパ４でビット圧縮した後、パルス変換部５に供給し、１ビット（２値）のパルスデータに変換する。この変換により、パルス波形の数が変化するパルス数変調またはパルス波形の幅が変化するパルス幅変調を行い、変換されたパルスデータを、ローパスフィルタ６で平均化し、アナログオーディオ信号とする。

なお、パルス変換部５での変換処理により、入力データが０データである場合（すなわち無音状態である場合）に、デューティ５０％のパルスが出力されるようにしてある。

一方、オーディオ機器においては、出力されるオーディオ信号を強制的に無音状態にするミュート動作が可能なものがある。１ビット方式のデジタル／アナログ変換回路を使用した機器でのデジタル信号処理によりミュート動作を行うには、ノイズシェーパ４の出力を強制的に０データにさせて、パルス変換部からデューティ５０％のパルスが出力されるように制御させていた。

このような強制的な制御でデューティ５０％のパルスを出力させるように切り換えると、切り換え時に出力されるオーディオ信号にクリック音などのノイズが含まれてしまう不都合があった。この切り換え時のクリック音などのノイズは、ノイズシェーパ４でのビット圧縮処理を安定して行うために加算された直流オフセット成分の影響によるもので、ノイズシェーパの出力が切り換え時を境にして瞬時に除去されたことになり、過渡応答としてクリック音となってしまう。

図７は、動作状態からミュート状態に切り換えた時に、クリック音などのノイズが生成される状態の説明図である。すなわち、動作状態では、アナログ基準電圧に対して直流オフセット成分が加算されており、ミュート状態への切り換え時を境にして瞬時に除去されるため、過渡応答としてクリック音などのノイズが発生する。

それを解決する手法としてミュート動作が行われるとき、０データではなく、直流オフセット成分に相当するデータをパルス変換部５に供給する等の手法がある（例えば、特許文献１参照）。
特開平５−２４４０１０号公報

しかしながら、上記従来の手法にあっては、ミュート状態においてもデジタル回路は動作状態である必要があり、正常な動作を保証しなければならない。例えば、ＰＬＬがロックはずれを起こした場合のフェイルセーフ回路としては、このミュート回路は動作できないという事情があった。

これを防ぐためには、アナログ回路でのスイッチによる制御が必要である。その際にも、上述にあるように直流オフセット成分の影響により、スイッチの切り換え時を境にして瞬時に直流オフセットが発生あるいは除去されるため、過渡応答によりクリック音が発生してしまう。

本発明はかかる点に鑑み、ミュート動作時にクリック音などのノイズが出力されない１ビット方式のデジタル／アナログ変換回路を提供することを目的とする。

本発明のデジタル／アナログ変換回路は、直流オフセットを生成する直流オフセット発生手段と、入力デジタルデータに前記直流オフセットを加算する加算手段と、前記直流オフセットが加算された前記入力デジタルデータに対してビット圧縮処理を行うノイズシェーパと、前記ノイズシェーパに前記直流オフセットのみを入力した場合に、前記ノイズシェーパから出力される周期性信号を記憶する記憶手段と、前記ビット圧縮処理を行ったデジタルデータから前記記憶装置に記憶された前記周期性信号を減算する減算手段と、前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段とを備える。

上記構成によれば、ノイズシェーパの出力の後段で周期性信号を減算して直流オフセット成分をキャンセルすることにより、ノイズシェーパの安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

また、本発明のデジタル／アナログ変換回路において、前記直流オフセット発生手段は、オフセットデータ選択信号に応答して第１または第２の直流オフセットを生成し、前記記憶装置は、前記第１および第２の直流オフセットに対応して記憶する第１および第２の周期性信号を前記オフセットデータ選択信号により選択して前記減算手段に出力する。

上記構成によれば、ノイズシェーパの出力の後段で第１または第２の周期性信号を減算して直流オフセット成分をキャンセルすることにより、様々の入力デジタルデータに対応して、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

また、本発明のデジタル／アナログ変換回路は、直流オフセットを生成する直流オフセット発生手段と、初期化モードの場合に零データを選択し、実動作モードの場合に入力デジタルデータを選択する選択スイッチと、前記選択スイッチの出力に前記直流オフセットを加算する加算手段と、前記直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を行うノイズシェーパと、前記初期化モードの場合に、前記ノイズシェーパの出力に含まれる周期情報を検出する周期検出手段と、前記初期化モードの場合に、前記周期検出部で検出された前記周期情報に基づき、前記ノイズシェーパの１周期分の出力データを記憶する記憶手段と、前記実動作モードの場合に、前記記憶装置から、前記初期化モードにおける前記ノイズシェーパの１周期分の出力データを出力させる制御を行う制御手段と、前記実動作モードの場合に、前記ビット圧縮処理が行われたデジタルデータから前記記憶手段から出力される前記初期化モードにおける前記ノイズシェーパの１周期分の出力データを減算する減算手段と、前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段とを備える。

上記構成によれば、ノイズシェーパの出力の後段で、初期化モードにおけるノイズシェーパの１周期分の出力データを減算して直流オフセット成分をキャンセルすることにより、ノイズシェーパの安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

また、本発明のデジタル／アナログ変換回路は、直流オフセットを生成する直流オフセット発生手段と、入力デジタルデータに前記直流オフセットを加算する加算手段と、前記直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を行う第１のノイズシェーパと、前記直流オフセットに対してビット圧縮処理を行う第２のノイズシェーパと、前記第１のノイズシェーパから出力されるデジタルデータから、前記第２のノイズシェーパから出力されるデジタルデータを減算する減算手段と、前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段とを備える。

上記構成によれば、ノイズシェーパの出力の後段で第２のノイズシェーパから出力されるデジタルデータを減算して直流オフセット成分をキャンセルすることにより、ノイズシェーパの安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

また、本発明のデジタル／アナログ変換回路は、直流オフセットを生成する直流オフセット発生手段と、入力デジタルデータに前記直流オフセットを加算する加算手段と、時分割制御信号に応じて前記直流オフセットまたは前記加算手段の出力を選択する選択スイッチと、前記選択スイッチの出力に対して前記直流オフセットが加算された前記入力デジタルデータをビット圧縮処理した第１の時分割データと、前記直流オフセットのみをビット圧縮処理した第２の時分割データとを交互に出力する時分割ノイズシェーパと、前記時分割制御信号に応じて、前記第１と第２の時分割データの位相を合わせて第１と第２のビット圧縮データを生成する時分割データ位相合わせ手段と、前記第１のビット圧縮データから前記第２のビット圧縮データを減算する減算手段と、前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段とを備える。

上記構成によれば、ノイズシェーパの出力の後段で、時分割データ位相合わせ部から出力される第２のビット圧縮データを減算して直流オフセット成分をキャンセルすることにより、ノイズシェーパの安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

本発明によれば、ノイズシェーパの安定化に必要な直流オフセット成分をキャンセルせず、ノイズシェーパの出力の後段で直流オフセット成分をキャンセルすることにより、ノイズシェーパの安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

（実施の形態１）
図１は、本発明の実施の形態１を説明するためのデジタル／アナログ変換回路の概略構成を示すブロック図である。本実施形態のデジタル／アナログ変換回路は、入力デジタルデータが供給されるデジタルフィルタ１と、直流オフセットを生成するオフセットデータ発生回路３と、デジタルフィルタ１の出力にオフセットデータ発生回路３で生成された直流オフセットを加算する加算器２と、加算器２から出力されるデジタルデータに対してビット圧縮処理を施すノイズシェーパ４と、ノイズシェーパ４に直流オフセットのみを入力した場合にノイズシェーパ４から出力される周期性信号を記憶する記憶装置８と、ノイズシェーパ４の出力から、記憶装置８に記憶された周期性信号を減算する減算器７と、減算器７から出力されるデジタルデータを１ビットデータに変換するパルス変換部５と、パルス変換部５から出力される１ビットデータをアナログ信号に変換するローパスフィルタ６とを備える。

本実施形態のデジタル／アナログ変換回路では、加算器２において、入力デジタルデータに所定の直流成分が加算される。そして、加算器２の出力はノイズシェーパ４に入力され、ノイズシェーパ４からはビット圧縮されたデータが出力される。

記憶装置８には、ノイズシェーパ４にオフセットデータ発生回路３から出力される直流成分のみを入力したときにノイズシェーパ４から出力される周期性信号が記憶されている。そして、減算器７は、ノイズシェーパ４の出力から記憶装置８の出力を減算し、その出力をパルス変換部５に供給する。パルス変換部５の出力は無音時においては、デューティ比が５０％となり、直流オフセット成分がキャンセルされる。

以下、本実施形態の動作について説明する。本実施形態では、まず、ノイズシェーパ４に直流オフセットのみを入力し、その場合にノイズシェーパ４から出力される周期性信号を記憶装置８に記憶する。

次に、加算器２において、デジタルフィルタ１から出力される入力デジタルデータにオフセットデータ発生回路３で生成された直流オフセットを加算する。そして、ノイズシェーパ４において、加算器２から出力される直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を施す。

次に、減算器７において、ノイズシェーパ４から出力されるビット圧縮処理が施されたデジタルデータから、記憶装置８に記憶された周期性信号を減算し、パルス変換部５において、減算器７から出力されるデジタルデータを１ビットデータに変換する（ステップＳ１４）。パルス変換部５から出力される１ビットデータは、ローパスフィルタ６においてアナログ信号に変換される。

このように本実施形態のデジタル／アナログ変換回路によれば、ノイズシェーパ４の出力の後段で周期性信号を減算して直流オフセット成分をキャンセルすることにより、ノイズシェーパ４の安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

（実施の形態２）
図２は、本発明の実施の形態２を説明するためのデジタル／アナログ変換回路の概略構成を示すブロック図である。本実施形態のデジタル／アナログ変換回路は、図１Ａに示した第１の実施形態に加えて、オフセットデータ選択信号９に応答して、例えば、第１または第２の直流オフセットを生成するオフセットデータ発生回路３と、第１および第２の直流オフセットに対応する第１および第２の周期性信号を記憶し、オフセットデータ選択信号９に応答して、第１または第２の周期性信号を減算器７に出力する記憶装置８とを備える。

本実施形態のデジタル／アナログ変換回路では、オフセットデータ選択信号９がオフセットデータ発生回路３と記憶装置８に供給される。オフセットデータ発生回路３と記憶装置８は、複数のオフセットデータに対応したデータを出力可能であり、出力データはオフセットデータ選択信号９によって選択可能な構成となっている。

以下、本実施形態の動作について説明する。本実施形態では、まず、ノイズシェーパ４に第１または第２の直流オフセットのみを入力し、その場合にノイズシェーパ４から出力される第１または第２の周期性信号を記憶装置８に記憶する。

次に、オフセットデータ発生回路３は、オフセットデータ選択信号９に応答して、第１または第２の直流オフセットを生成する。そして、加算器２は、デジタルフィルタ１から出力される入力デジタルデータに、オフセットデータ発生回路３で生成された第１または第２の直流オフセットを加算する。

次に、ノイズシェーパ４は、加算器２から出力される第１または第２の直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を施す。そして、減算器７は、ノイズシェーパ４から出力されるビット圧縮処理が施されたデジタルデータから、記憶装置８に記憶された第１または第２の周期性信号を減算する。また、パルス変換部５は、減算器７から出力されるデジタルデータを１ビットデータに変換する。パルス変換部５から出力される１ビットデータは、ローパスフィルタ６においてアナログ信号に変換される。

なお、上記実施形態では、オフセットデータ発生回路３で２種類の直流オフセットを生成する場合について説明したが、入力デジタルデータの種類に応じて、さらに多数の直流オフセットを生成することもできる。

このように本実施形態のデジタル／アナログ変換回路によれば、ノイズシェーパ４の出力の後段で、入力デジタルデータに対応した周期性信号を減算して直流オフセット成分をキャンセルすることにより、様々の入力デジタルデータに対応して、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

（実施に形態３）
図３は、本発明の実施の形態３を説明するためのデジタル／アナログ変換回路の概略構成を示すブロック図である。本実施形態のデジタル／アナログ変換回路は、入力デジタルデータが供給されるデジタルフィルタ１と、直流オフセットを生成するオフセットデータ発生回路３と、モード選択信号が初期化モードの場合に零データを選択して出力し、モード選択信号が実動作モードの場合に入力デジタルデータを選択して出力する選択スイッチ１８と、選択スイッチ１８の出力に直流オフセットを加算する加算器２と、加算器２の出力に対してビット圧縮処理を施すノイズシェーパ４と、モード選択信号が初期化モードの場合に、ノイズシェーパ４の出力に含まれる周期情報を検出する周期検出部１１と、モード選択信号が初期化モードの場合に、周期検出部１１で検出された周期情報に基づき、ノイズシェーパ４の１周期分の出力データを記憶する記憶装置８と、モード選択信号が実動作モードの場合に、記憶装置８から、初期化モードにおいて記憶したノイズシェーパ４の１周期分の出力データを出力させる制御を行う制御装置１２と、モード選択信号が実動作モードの場合に、ノイズシェーパ４から出力されるビット圧縮処理が施されたデジタルデータから、記憶装置８から出力される初期化モードにおけるノイズシェーパ４の１周期分の出力データを減算する減算器７と、減算器７から出力されるデジタルデータを１ビットデータに変換するパルス変換部５と、パルス変換部５から出力される１ビットデータをアナログ信号に変換するローパスフィルタ６とを備える。

本実施形態のデジタル／アナログ変換回路では、選択スイッチ１８と制御装置１２に初期化モードと実動作モードを選択するモード選択信号１０が供給される。モード選択信号１０が“Ｈ”の時は初期化モードとなり、加算器２では、オフセットデータ発生回路３から出力されるオフセットデータと０データとの加算が行われる。

このときノイズシェーパ４の出力は、記憶装置８と周期検出部１１へ入力される。周期検出部１１では、ノイズシェーパ４の出力信号の周期を検出し、その結果を制御装置１２へ出力する。制御装置１２では、モード選択信号１０が“Ｈ”のときは周期検出部１１で検出された周期情報に基づき、ノイズシェーパ４の出力を１周期分記憶装置８に記憶させる処理を行う。

モード選択信号１０が“Ｌ”の時は実動作モードとなり、加算器２では、オフセットデータ発生回路３から出力されるオフセットデータと入力デジタルデータとの加算が行われる。このとき制御装置１２は、初期化モード時に記憶したデータを記憶装置８から出力させるように処理を行う。

そして、減算器７は、ノイズシェーパ４の出力から記憶装置８の出力を減算し、その出力をパルス変換部５に供給する。パルス変換部５の出力は無音時においては、デューティ比が５０％となり、直流オフセット成分がキャンセルされる。

以下、本実施形態の動作について説明する。本実施形態においては、まず、モード選択信号１０が“Ｈ”かどうか判断され、“Ｈ”の場合は初期化モードとなり、“Ｌ”の場合は実動作モードとなる。

初期化モードでは、選択スイッチ１８で０データを選択して出力し、加算器２において、０データに直流オフセットが加算される。次に、ノイズシェーパ４において、直流オフセットのみのデジタルデータに対してビット圧縮処理が施される。

次に、周期検出部１１において、ノイズシェーパ４の出力に含まれる周期情報が検出され、制御装置１２は、周期検出部１１で検出された周期情報に基づき、記憶装置８に初期化モードにおけるノイズシェーパ４の１周期分の出力データを記憶させる。

一方、実動作モードにおいて、選択スイッチ１８は、入力デジタルデータを選択して出力し、加算器２において、選択スイッチ１８の出力に直流オフセットが加算される。

次に、ノイズシェーパ４において、直流オフセットが加算された入力デジタルデータに対してビット圧縮処理が施される。そして、減算器７において、ノイズシェーパ４から出力されるビット圧縮処理が施されたデジタルデータから、初期化モードにおけるノイズシェーパ４の１周期分の出力データが減算され、パルス変換部５において、１ビットデータに変換される。パルス変換部５から出力される１ビットデータは、ローパスフィルタ６においてアナログ信号に変換される。

このように本実施形態のデジタル／アナログ変換回路によれば、ノイズシェーパ４の出力の後段で、初期化モードにおけるノイズシェーパ４の１周期分の出力データを減算して直流オフセット成分をキャンセルすることにより、ノイズシェーパ４の安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

（実施の形態４）
図４は、本発明の実施の形態４を説明するためのデジタル／アナログ変換回路の概略構成を示すブロック図である。本実施形態のデジタル／アナログ変換回路は、入力デジタルデータが供給されるデジタルフィルタ１と、直流オフセットを生成するオフセットデータ発生回路３と、デジタルフィルタ１の出力に直流オフセットを加算する加算器２と、加算器２の出力に対してビット圧縮処理を施す第１のノイズシェーパ４と、オフセットデータ発生回路３から出力される直流オフセットに対してビット圧縮処理を施す第２のノイズシェーパ１３と、第１のノイズシェーパ４から出力されるデジタルデータから、第２のノイズシェーパ１３から出力されるデジタルデータを減算する減算器７と、減算器７から出力されるデジタルデータを１ビットデータに変換するパルス変換部５と、パルス変換部５から出力される１ビットデータをアナログ信号に変換するローパスフィルタ６とを備える。

本実施形態のデジタル／アナログ変換回路において、オフセットデータ発生回路３から出力されるオフセットデータが第２のノイズシェーパ１３へ入力され、減算器７は、ノイズシェーパ４の出力から第２のノイズシェーパ１３の出力を減算し、その出力をパルス変換部５に供給する。パルス変換部５の出力は無音時においては、デューティ比が５０％となり、直流オフセット成分がキャンセルされる。

以下、本実施形態の動作について説明する。本実施形態においては、まず、加算器２において、デジタルフィルタ１から出力される入力デジタルデータに、オフセットデータ発生回路３で生成された直流オフセットが加算される。

次に、第１のノイズシェーパ４は、直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を施して第１のビット圧縮データを生成する。同時に、第２のノイズシェーパ１３は、直流オフセットのみに対してビット圧縮処理を施して第２のビット圧縮データを生成する。

そして、減算器７は、第１のノイズシェーパ４から出力される第１のビット圧縮データから、第２のノイズシェーパ１３から出力される第２のビット圧縮データを減算し、パルス変換部５は、減算器７の出力を１ビットデータに変換する。パルス変換部５から出力される１ビットデータは、ローパスフィルタ６においてアナログ信号に変換される。

このように本実施形態のデジタル／アナログ変換回路によれば、第１のノイズシェーパ４の後段で第２のノイズシェーパ１３から出力されるデジタルデータを減算して直流オフセット成分をキャンセルすることにより、第１のノイズシェーパ４の安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

（実施の形態５）
図５は、本発明の実施の形態５を説明するためのデジタル／アナログ変換回路の概略構成を示すブロック図である。本実施形態のデジタル／アナログ変換回路は、入力デジタルデータが供給されるデジタルフィルタ１と、直流オフセットを生成するオフセットデータ発生回路３と、デジタルフィルタ１の出力に直流オフセットを加算する加算器２と、時分割制御信号を生成する時分割制御部１７と、時分割制御信号に応じて、直流オフセットまたは加算器２の出力のいずれかを選択して出力する選択スイッチ１４と、選択スイッチ１４の出力に応じて、直流オフセットが加算された入力デジタルデータをビット圧縮処理した第１の時分割データと、直流オフセットのみをビット圧縮処理した第２の時分割データを交互に出力する時分割ノイズシェーパ１５と、時分割制御信号に応じて、第１と第２の時分割データの位相を合わせて第１と第２のビット圧縮データを生成する時分割データ位相合わせ部１６と、時分割データ位相合わせ部１６から出力される第１のビット圧縮データから第２のビット圧縮データを減算する減算器７と、減算器７から出力されるデジタルデータを１ビットデータに変換するパルス変換部５と、パルス変換部５から出力される１ビットデータをアナログ信号に変換するローパスフィルタ６とを備える。

本実施形態のデジタル／アナログ変換回路において、選択スイッチ１４は、時分割制御部１７から出力される時分割制御信号に応じて、加算器２の出力とオフセットデータ発生回路３から出力されるオフセットデータを選択して出力し、その出力を時分割処理ノイズシェーパ１５に供給する。

時分割処理ノイズシェーパ１５は、オフセットデータが加算されたデータをビット圧縮したデータとオフセットデータのみをビット圧縮したデータとを交互に出力する。

時分割データ位相合わせ部１６は、時分割処理ノイズシェーパ１５から出力されるデータの位相を合わせ、減算器７は、オフセットデータが加算されたデータからオフセットデータのみを減算し、その出力をパルス変換部５に供給する。パルス変換部５の出力は無音時においては、デューティ比が５０％となり、直流オフセット成分がキャンセルされる。

以下、本実施形態の動作について説明する。本実施形態において、まず、加算器２は、デジタルフィルタ１から出力される入力デジタルデータに、オフセットデータ発生回路３で生成された直流オフセットを加算する。

次に、選択スイッチ１４は、時分割制御信号に応じて、直流オフセットが加算された入力デジタルデータまたは直流オフセットのいずれかを選択して出力する。時分割ノイズシェーパ１５は、直流オフセットが加算された入力デジタルデータをビット圧縮処理した第１の時分割データと、直流オフセットのみをビット圧縮処理した第２の時分割データを交互に出力する。

時分割データ位相合わせ部１６は、時分割制御信号に応じて、第１と第２の時分割データの位相を合わせて第１と第２のビット圧縮データを生成する。減算器７は、第１のビット圧縮データから第２のビット圧縮データを減算し、パルス変換部５は、減算器７の出力を１ビットデータに変換する。パルス変換部５から出力される１ビットデータは、ローパスフィルタ６においてアナログ信号に変換される。

このように本実施形態のデジタル／アナログ変換回路によれば、時分割ノイズシェーパ１５の出力の後段で、第１のビット圧縮データから第２のビット圧縮データを減算して直流オフセット成分をキャンセルすることにより、時分割ノイズシェーパ１５の安定化を図るとともに、クリック音などのノイズのないスムーズなミュート状態への切り換えを行うことができる。

本発明の１ビット方式デジタル／アナログ変換回路は、ミュート時にクリック音などのノイズのないスムーズなミュート状態への切り換えが可能な１ビット方式デジタル／アナログ変換回路として有用である。

本発明の実施の形態１を説明するためのデジタル／アナログ変換回路の概略構成を示す回路図 本発明の実施の形態２を説明するためのデジタル／アナログ変換回路の概略構成を示す回路図 本発明の実施の形態３を説明するためのデジタル／アナログ変換回路の概略構成を示す回路図 本発明の実施の形態４を説明するためのデジタル／アナログ変換回路の概略構成を示す回路図 本発明の実施の形態５を説明するためのデジタル／アナログ変換回路の概略構成を示す回路図 従来のデジタル／アナログ変換回路の構成の一例を示す回路図 クリック音発生のメカニズムを説明するための図

符号の説明

１ デジタルフィルタ
２ 加算器
３ オフセットデータ発生回路
４，１３ ノイズシェーパ
５ パルス変換部
６ ローパスフィルタ
７ 減算器
８ 記憶装置
９ オフセットデータ選択信号
１０ モード選択信号
１１ 周期検出部
１２ 制御装置
１４ 選択スイッチ
１５ 時分割処理ノイズシェーパ
１６ 時分割データ位相合わせ部
１７ 時分割制御部
１８ 選択スイッチ

Claims (5)

1. 直流オフセットを生成する直流オフセット発生手段と、
   入力デジタルデータに前記直流オフセットを加算する加算手段と、
   前記直流オフセットが加算された前記入力デジタルデータに対してビット圧縮処理を行うノイズシェーパと、
   前記ノイズシェーパに前記直流オフセットのみを入力した場合に、前記ノイズシェーパから出力される周期性信号を記憶する記憶手段と、
   前記ビット圧縮処理を行ったデジタルデータから前記記憶装置に記憶された前記周期性信号を減算する減算手段と、
   前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段と、
   を備えるデジタル／アナログ変換回路。
2. 請求項１記載のデジタル／アナログ変換回路であって、
   前記直流オフセット発生手段は、オフセットデータ選択信号に応答して第１または第２の直流オフセットを生成し、
   前記記憶装置は、前記第１および第２の直流オフセットに対応して記憶する第１および第２の周期性信号を前記オフセットデータ選択信号により選択して前記減算手段に出力するデジタル／アナログ変換回路。
3. 直流オフセットを生成する直流オフセット発生手段と、
   初期化モードの場合に零データを選択し、実動作モードの場合に入力デジタルデータを選択する選択スイッチと、
   前記選択スイッチの出力に前記直流オフセットを加算する加算手段と、
   前記直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を行うノイズシェーパと、
   前記初期化モードの場合に、前記ノイズシェーパの出力に含まれる周期情報を検出する周期検出手段と、
   前記初期化モードの場合に、前記周期検出部で検出された前記周期情報に基づき、前記ノイズシェーパの１周期分の出力データを記憶する記憶手段と、
   前記実動作モードの場合に、前記記憶装置から、前記初期化モードにおける前記ノイズシェーパの１周期分の出力データを出力させる制御を行う制御手段と、
   前記実動作モードの場合に、前記ビット圧縮処理が行われたデジタルデータから前記記憶手段から出力される前記初期化モードにおける前記ノイズシェーパの１周期分の出力データを減算する減算手段と、
   前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段と、
   を備えるデジタル／アナログ変換回路。
4. 直流オフセットを生成する直流オフセット発生手段と、
   入力デジタルデータに前記直流オフセットを加算する加算手段と、
   前記直流オフセットが加算された入力デジタルデータに対してビット圧縮処理を行う第１のノイズシェーパと、
   前記直流オフセットに対してビット圧縮処理を行う第２のノイズシェーパと、
   前記第１のノイズシェーパから出力されるデジタルデータから、前記第２のノイズシェーパから出力されるデジタルデータを減算する減算手段と、
   前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段と、を備えるデジタル／アナログ変換回路。
5. 直流オフセットを生成する直流オフセット発生手段と、
   入力デジタルデータに前記直流オフセットを加算する加算手段と、
   時分割制御信号に応じて前記直流オフセットまたは前記加算手段の出力を選択する選択スイッチと、
   前記選択スイッチの出力に対して前記直流オフセットが加算された前記入力デジタルデータをビット圧縮処理した第１の時分割データと、前記直流オフセットのみをビット圧縮処理した第２の時分割データとを交互に出力する時分割ノイズシェーパと、
   前記時分割制御信号に応じて、前記第１と第２の時分割データの位相を合わせて第１と第２のビット圧縮データを生成する時分割データ位相合わせ手段と、
   前記第１のビット圧縮データから前記第２のビット圧縮データを減算する減算手段と、
   前記減算手段から出力されるデジタルデータを１ビットデータに変換する変換手段と、
   を備えるデジタル／アナログ変換回路。

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