TWI737078B - 深度學習人工神經網路中的類比神經記憶體中用於將神經元電流轉換為基於神經元電流的時間脈衝之系統 - Google Patents

深度學習人工神經網路中的類比神經記憶體中用於將神經元電流轉換為基於神經元電流的時間脈衝之系統 Download PDF

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Abstract

揭示了用於將由一向量乘矩陣乘法(VMM)陣列輸出之神經元電流轉換為基於神經元電流之時間脈衝且提供此類脈衝作為一人工神經網路內之另一VMM陣列之一輸入的眾多具體例。揭示了用於在該VMM陣列需要一類比輸入之情況下將該等基於神經元電流之時間脈衝轉換為類比電流或電壓值的眾多具體例。

Description

深度學習人工神經網路中的類比神經記憶體中用於將神經元電流轉換為基於神經元電流的時間脈衝之系統
[優先權主張]本申請案主張2019年3月6日申請且標題為「深度學習人工神經網路中的類比神經記憶體中用於將神經元電流轉換為基於神經元電流的時間脈衝之系統(System for Converting Neuron Current Into Neuron Current-Based Time Pulses in an Analog Neural Memory in a Deep Learning Artificial Neural Network)」之美國臨時申請案第62/814,813號、2019年1月18日申請且標題為「深度學習人工神經網路中的類比神經記憶體中用於將神經元電流轉換為基於神經元電流的時間脈衝之系統(System for Converting Neuron Current Into Neuron Current-Based Time Pulses in an Analog Neural Memory in a Deep Learning Artificial Neural Network)」之美國臨時申請案第62/794,492號及2019年3月14日申請且標題為「深度學習人工神經網路中的類比神經記憶體中用於將神經元電流轉換為基於神經元電流的時間脈衝之系統(System for Converting Neuron Current Into Neuron Current-Based Time Pulses in an Analog Neural Memory in a Deep Learning Artificial Neural Network)」之美國專利申請案第16/353,830號的優先權。
揭示了用於將由一向量乘矩陣乘法(VMM)陣列輸出之神經元電流轉換為基於神經元電流之時間脈衝且提供此類脈衝作為一人工神經網路內之另一VMM陣列之一輸入的眾多具體例。
人工神經網路模擬生物神經網路(動物之中樞神經系統，特定言之，大腦)且用於估計或估算可取決於大量輸入且通常未知的功能。人工神經網路通常包括彼此之間交換訊息之互連「神經元」層。
圖1例示人工神經網路，其中圓形表示輸入或神經元層。連接(稱為突觸)由箭頭表示，且具有可基於經驗進行調節之數值權重。此使得神經網路適應於輸入且能夠學習。通常，神經網路包括多個輸入之層。通常存在一或多個中間神經元層及提供神經網路之輸出的輸出神經元層。每一層級處之神經元基於自突觸所接收之資料而個別地或共同地形成決策。
用於高效能資訊處理之人工神經網路之發展中的主要挑戰之一在於缺乏充分的硬體技術。實際上，切實可行的神經網路依賴於極大數目之突觸，從而實現神經元之間的高連接性，亦即，極高計算並行性。原則上，此複雜性可利用數位超級電腦或專用圖形處理單元叢集來達成。然而，除了高成本之外，此等方法與生物網路相比亦受中等能效困擾，生物網路消耗少得多的能量，主要因為其執行低精確度類比計算。CMOS類比電路已用於人工神經網路，但鑒於需要大量神經元及突觸，故大多數CMOS實施之突觸已過於龐大。
申請人先前在公開為美國專利公開案第2017/0337466號之美國專利申請案第15/594,439號中揭示了一種人工(類比)神經網路，其利用一或多個非揮發性記憶體陣列作為突觸，該美國專利公開案以引用之方式併入。非揮發性記憶體陣列作為類比神經形態記憶體操作。神經網路構件包括第一複數個突觸，該第一複數個突觸經組構以接收第一複數個輸入且自該第一複數個輸入產生第一複數個輸出，且第一複數個神經元經組構以接收第一複數個輸出。第一複數個突觸包括複數個記憶體胞元，其中該等記憶體胞元中之每一者包括：形成於半導體基板中之間隔開的源極區及汲極區，其中通道區在源極區與汲極區之間延伸；浮動閘極，其裝設於通道區之第一部分上方且與該第一部分絕緣；及非浮動閘極，其裝設於通道區之第二部分上方且與該第二部分絕緣。複數個記憶體胞元中之每一者經組構以儲存對應於浮動閘極上之電子數目的權重值。複數個記憶體胞元經組構以使第一複數個輸入乘以所儲存權重值以產生第一複數個輸出。
在類比神經形態記憶體系統中使用之每一非揮發性記憶體胞元必須經抹除及程式化以在浮動閘極中保持極特定且精確的電荷量，亦即，電子數目。舉例而言，每一浮動閘極必須保持N個不同值中之一者，其中N為可由每一胞元指示之不同權重之數目。N之實施例包括16、32、64、128及256。
利用VMM陣列之系統中之一個挑戰為準確量測VMM陣列之輸出及將彼輸出傳送至另一級(諸如另一VMM陣列之輸入區塊)的能力。眾多方法係已知的，但每一方法具有某些缺陷，諸如由於洩漏電流之資訊損失。
需要用於量測VMM陣列之輸出電流且將輸出電流轉換成更適合於傳送至電子裝置之另一級的形式。
揭示了用於將由一向量乘矩陣乘法(VMM)陣列輸出之神經元電流轉換為基於神經元電流之時間脈衝且提供此類脈衝作為一人工神經網路內之另一VMM陣列之一輸入的眾多具體例。
本發明之人工神經網路利用CMOS技術與非揮發性記憶體陣列之組合。 非揮發性記憶體胞元
數位非揮發性記憶體為熟知的。舉例而言，以引用之方式併入本文中的美國專利5,029,130 (「'130專利」)揭示了一種分離閘式非揮發性記憶體胞元陣列，其為一種類型之快閃記憶體胞元。此類記憶體胞元210顯示於圖2中。每一記憶體胞元210包括形成於半導體基板12中之源極區14及汲極區16，其中通道區18在源極區14與汲極區16之間。浮動閘極20形成於通道區18之第一部分上方且與該第一部分絕緣(且控制該第一部分之導電性)，且在源極區14之一部分上方。字線端子22 (其通常耦接至字線)具有裝設於通道區18之第二部分上方且與該第二部分絕緣(且控制該第二部分之導電性)的第一部分，及向上且在浮動閘極20上方延伸之第二部分。浮動閘極20及字線端子22藉由閘極氧化物與基板12絕緣。位元線24耦接至汲極區16。
記憶體胞元210係藉由將高正電壓置於字線端子22上而抹除(其中電子自浮動閘極移除)，此使浮動閘極20上之電子經由富爾-諾罕(Fowler-Nordheim)穿隧自浮動閘極20穿過中間絕緣材料穿隧至字線端子22。
記憶體胞元210係藉由將正電壓置於字線端子22上且將正電壓置於源極區14上而程式化(其中電子置於浮動閘極上)。電子電流將自源極區14朝向汲極區16流動。電子在達到字線端子22與浮動閘極20之間的間隙時將加速且變熱。經加熱電子中之一些將經由閘極氧化物注入至浮動閘極20上，此係歸因於來自浮動閘極20之靜電引力。
記憶體胞元210係藉由將正讀取電壓置於汲極區16及字線端子22上而讀取(此接通通道區18之在字線端子下方的部分)。若浮動閘極20帶正電荷(亦即，電子被抹除)，則通道區18之在浮動閘極20下方的部分亦被接通，且電流將流過通道區18，此被感測為抹除或「1」狀態。若浮動閘極20帶負電荷(亦即，用電子程式化)，則通道區之在浮動閘極20下方的部分大部分或完全斷開，且電流將不流過(或將有極少電流流過)通道區18，此被感測為經程式化或「0」狀態。
表1描繪可應用於記憶體胞元110之端子以用於執行讀取、抹除及程式化操作的典型電壓範圍： 表1：圖2之快閃記憶體胞元210之操作
  WL BL SL
讀取 2-3V 0.6-2V 0V
抹除 ~11-13V 0V 0V
程式化 1-2V 1-3μA 9-10V
圖3顯示記憶體胞元310，其類似於圖2之記憶體胞元210，但增加了控制閘極(CG) 28。控制閘極28在程式化中被偏壓為高電壓，例如10V，在抹除中被偏壓為低或負電壓，例如0v/-8V，在讀取中被偏壓為低或中間範圍電壓，例如0v/2.5V。其他端子以類似於圖2之方式偏壓。
圖4描繪四閘極記憶體胞元410，其包含源極區14、汲極區16、在通道區18之第一部分上方的浮動閘極20、在通道區18之第二部分上方的選擇閘極22 (通常耦接至字線WL)、在浮動閘極20上方之控制閘極28，及在源極區14上方之抹除閘極30。此組構描繪於美國專利6,747,310中，其出於所有目的以引用之方式併入本文中。此處，除浮動閘極20以外，所有閘極皆為非浮動閘極，此意謂該等閘極電連接或可電連接至電壓源。程式化係藉由來自通道區18之經加熱電子將自身注入至浮動閘極20上來執行。抹除係藉由電子自浮動閘極20穿隧至抹除閘極30來執行。
表2描繪可應用於記憶體胞元310之端子以用於執行讀取、抹除及程式化操作的典型電壓範圍： 表2：圖4之快閃記憶體胞元410之操作
  WL/SG BL CG EG SL
讀取 1.0-2V 0.6-2V 0-2.6V 0-2.6V 0V
抹除 -0.5V/0V 0V 0V/-8V 8-12V 0V
程式化 1V 1μA 8-11V 4.5-9V 4.5-5V
圖5顯示記憶體胞元510，其類似於圖4之記憶體胞元410，不同之處在於記憶體胞元510不含有抹除閘極EG。抹除係藉由將基板18偏壓至高電壓且將控制閘極CG 28偏壓至低或負電壓來執行。替代地，抹除係藉由將字線22偏壓至正電壓且將控制閘極28偏壓至負電壓來執行。程式化及讀取類似於圖4之程式化及讀取。
圖6描繪三閘極記憶體胞元610，其為另一類型之快閃記憶體胞元。記憶體胞元610與圖4之記憶體胞元410相同，不同之處在於記憶體胞元610不具有單獨控制閘極。抹除操作(藉此經由使用抹除閘極來進行抹除)及讀取操作類似於圖4之抹除操作及讀取操作，不同之處在於未施加控制閘極偏壓。程式化操作亦在無控制閘極偏壓之情況下進行，且因此，在程式化操作期間必須在源極線上施加較高電壓以補償缺少控制閘極偏壓。
表3描繪可應用於記憶體胞元610之端子以用於執行讀取、抹除及程式化操作的典型電壓範圍： 表3：圖6之快閃記憶體胞元610之操作
  WL/SG BL EG SL
讀取 0.7-2.2V 0.6-2V 0-2.6V 0V
抹除 -0.5V/0V 0V 11.5V 0V
程式化 1V 2-3μA 4.5V 7-9V
圖7描繪堆疊閘極記憶體胞元710，其為另一類型之快閃記憶體胞元。記憶體胞元710類似於圖2之記憶體胞元210，不同之處在於浮動閘極20在整個通道區18上方延伸，且控制閘極22 (其在此處將耦接至字線)在浮動閘極20上方延伸，浮動閘極20與控制閘極22藉由絕緣層(圖中未示)分離。抹除、程式化及讀取操作以與先前針對記憶體胞元210所描繪之方式類似的方式操作。
表4描繪可應用於記憶體胞元710之端子及基板12以用於執行讀取、抹除及程式化操作的典型電壓範圍： 表4：圖7之快閃記憶體胞元710之操作
  CG BL SL 基板
讀取 2-5V 0.6 - 2V 0V 0V
抹除 -8至-10V/0V FLT FLT 8-10V / 15-20V
程式化 8-12V 3-5V 0V 0V
為了利用包含上文在人工神經網路中所描繪之非揮發性記憶體胞元類型中之一者的記憶體陣列，進行兩個修改。首先，線經組構以使得每一記憶體胞元可個別地程式化、抹除及讀取而不會不利地影響陣列中之其他記憶體胞元之記憶體狀態，如下文進一步解釋。其次，記憶體胞元之連續(類比)程式化經提供。
具體言之，陣列中之每一記憶體胞元之記憶體狀態(亦即，浮動閘極上之電荷)可連續地自完全抹除狀態改變為完全程式化狀態，其方式為獨立的且對其他記憶體胞元之干擾最少。在另一具體例中，陣列中之每一記憶體胞元之記憶體狀態(亦即，浮動閘極上之電荷)可連續地自完全程式化狀態改變為完全抹除狀態，且反之亦然，其方式為獨立的且對其他記憶體胞元之干擾最少。此意謂胞元儲存為類比的，或至少可儲存許多離散值(諸如16或64個不同值)中之一者，此允許對記憶體陣列中之所有胞元進行極精確且個別的調節，且此使得記憶體陣列對於儲存神經網路之突觸權重及對該等突觸權重進行精細調節調整係理想的。
本文中所描繪之方法及手段可適用於其他非揮發性記憶體技術，諸如SONOS (氧化矽-氧化物-氮化物-氧化物-矽，氮化物中之電荷捕捉)、MONOS (金屬-氧化物-氮化物-氧化物-矽，氮化物中之金屬電荷捕捉)、ReRAM (電阻式ram)、PCM (相變記憶體)、MRAM (磁性ram)、FeRAM (鐵電ram)、OTP (雙層級或多層級一次性可程式化)、CeRAM (相關電子ram)等。本文中所描繪之方法及手段可適用於用於神經網路之揮發性記憶體技術，諸如SRAM、DRAM及/或揮發性突觸胞元，但不限於此。 採用非揮發性記憶體胞元陣列之神經網路
圖8在概念上例示利用本具體例之非揮發性記憶體陣列的神經網路之非限制性具體例。此實施例將非揮發性記憶體陣列神經網路用於面部辨識應用，但任何其他適當應用皆可使用基於非揮發性記憶體陣列之神經網路來實施。
S0為輸入層，對於此實施例為具有5位元精確度之32×32像素RGB影像(亦即，三個32×32像素陣列，一個陣列針對每一色彩R、G及B，每一像素為5位元精確度)。自輸入層S0行進至層C1之突觸CB1在一些情況下施加不同權重集合且在其他情況下共用權重，且用3×3像素重疊濾波器(核心)掃描輸入影像，使濾波器移位1個像素(或多於1個像素，如由模型指定)。具體言之，影像(亦即，被稱作濾波器或核心)之3×3部分中之9個像素的值經提供至突觸CB1，其中使此9個輸入值乘以適當權重，且在對彼乘法之輸出求和之後，判定單一輸出值且由第一突觸CB1提供該單一輸出值以用於產生特徵圖C1之層中之一者的像素。3×3濾波器接著在輸入層S0內向右移位一個像素(亦即，在右側上增加三個像素之行，且在左側上丟棄三個像素之行)，藉此將此新定位濾波器中之9個像素值提供至突觸CB1，其中使該等像素值乘以相同權重，且藉由相聯結突觸判定第二單一輸出值。此程序針對所有三個色彩且針對所有位元(精確度值)繼續，直至3×3濾波器跨越輸入層S0之整個32×32像素影像掃描。該程序接著使用不同權重集合來重複以產生不同特徵圖C1，直至層C1之所有特徵圖皆已計算。
在本實施例中，在層C1中存在16個特徵圖，每一特徵圖具有30×30個像素。每一像素為自輸入與核心相乘提取之新特徵像素，且因此每一特徵圖為二維陣列，且因此在此實施例中，層C1構成二維陣列之16個層(應謹記，本文中所提及之層及陣列為邏輯關係，未必為實體關係，亦即，陣列未必定向於實體二維陣列中)。層C1中之16個特徵圖中之每一者由施加至濾波器掃描之十六個不同突觸權重集合中的一者產生。C1特徵圖可皆針對同一影像特徵之不同態樣，諸如邊界識別。舉例而言，第一圖(使用第一權重集合產生，對於用以此第一圖之所有掃描為共用的)可識別圓形邊緣，第二圖(使用不同於第一權重集合之第二權重集合產生)可識別矩形邊緣或某些特徵之縱橫比等等。
在自層C1行進至層S1之前應用激發函數P1 (共用(pooling))，該激發函數共用來自每一特徵圖中之連續、不重疊2×2區的值。共用函數之目的為使附近位置達到平均數(或亦可使用最大函數)，以例如降低邊緣位置之相依性且在進入下一階段之前縮減資料大小。在層S1處，存在16個15×15特徵圖(亦即，各自具有15×15像素之十六個不同陣列)。自層S1行進至層C2之突觸CB2用4×4濾波器掃描S1中之圖，其中濾波器移位1個像素。在層C2處，存在22個12×12特徵圖。在自層C2行進至層S2之前應用激發函數P2 (共用)，該激發函數共用來自每一特徵圖中之連續不重疊2×2區的值。在層S2處，存在22個6×6特徵圖。激發函數(共用)應用於自層S2行進至層C3之突觸CB3處，其中層C3中之每一神經元經由各別突觸CB3連接至層S2中之每一圖。在層C3處，存在64個神經元。自層C3行進至輸出層S3之突觸CB4將C3完全連接至S3，亦即，層C3中之每一神經元連接至層S3中之每一神經元。S3處之輸出包括10個神經元，其中最高輸出神經元判定類別。此輸出可例如指示原始影像之內容之識別或分類。
每一突觸層係使用非揮發性記憶體胞元之陣列或陣列之一部分來實施。
圖9為可用於彼目的之陣列的方塊圖。向量乘矩陣乘法(VMM)陣列32包括非揮發性記憶體胞元，且用作一個層與下一層之間的突觸(諸如圖6中之CB1、CB2、CB3及CB4)。具體言之，VMM陣列32包括非揮發性記憶體胞元陣列33、抹除閘極及字線閘極解碼器34、控制閘極解碼器35、位元線解碼器36及源極線解碼器37，該等構件對非揮發性記憶體胞元陣列33之各別輸入進行解碼。至VMM陣列32之輸入可來自抹除閘極及字線閘極解碼器34或來自控制閘極解碼器35。在此實施例中，源極線解碼器37亦對非揮發性記憶體胞元陣列33之輸出進行解碼。替代地，位元線解碼器36可對非揮發性記憶體胞元陣列33之輸出進行解碼。
非揮發性記憶體胞元陣列33用於兩個目的。首先，其儲存將由VMM陣列32使用之權重。其次，非揮發性記憶體胞元陣列33有效地使輸入乘以儲存於非揮發性記憶體胞元陣列33中之權重，且按輸出線(源極線或位元線)將結果相加以產生輸出，該輸出將為至下一層之輸入或至最終層之輸入。藉由執行乘法及加法函數，非揮發性記憶體胞元陣列33消除對分開的乘法及加法邏輯電路之需要，且歸因於其原位記憶體計算亦為功率高效的。
將非揮發性記憶體胞元陣列33之輸出供應至差分求和器(諸如求和運算放大器或求和電流鏡) 38，該差分求和器對非揮發性記憶體胞元陣列33之輸出求和以創建用於彼卷積之單一值。差分求和器38經配置以執行正權重及負權重之求和。
差分求和器38之總計輸出值接著被供應至對輸出進行整流之激發函數電路39。激發函數電路39可提供S型(sigmoid)、雙曲正切(tanh)或線性整流(ReLU)函數。激發函數電路39之經整流輸出值變成下一層(例如，圖8中之C1)之特徵圖之元素，且接著應用於下一突觸以產生下一特徵圖層或最終層。因此，在此實施例中，非揮發性記憶體胞元陣列33構成複數個突觸(其自前一神經元層或自諸如影像資料庫之輸入層接收該等突觸之輸入)，且求和器38及激發函數電路39構成複數個神經元。
至圖9中之VMM陣列32的輸入(WLx、EGx、CGx且選擇地BLx及SLx)可為類比層級、二進位層級、數位脈衝(在此情況下，可能需要脈衝至類比轉換器PAC以將脈衝轉換至適當輸入類比層級)或數位位元(在此情況下，提供DAC以將數位位元轉換至適當輸入類比層級)，且輸出可為類比層級、二進位層級、數位脈衝或數位位元(在此情況下，提供輸出ADC以將輸出類比層級轉換成數位位元)。
圖10為描繪VMM陣列32 (此處標記為VMM陣列32a、32b、32c、32d及32e)之眾多層之使用的方塊圖。如圖10中所示，表示為Inputx之輸入由數位至類比轉換器31自數位轉換至類比，且經提供至輸入VMM陣列32a。經轉換之類比輸入可為電壓或電流。第一層之輸入D/A轉換可藉由使用函數或LUT (查找表)來進行，該函數或LUT將輸入Inputx映射至適用於輸入VMM陣列32a之矩陣乘法器的類比層級。輸入轉換亦可由類比至類比(A/A)轉換器進行以將外部類比輸入轉換為至輸入VMM陣列32a之經映射類比輸入。輸入轉換亦可由數位至數位脈衝(D/P)轉換器進行以將外部數位輸入轉換為至輸入VMM陣列32a之一或多個經映射數位脈衝。
由輸入VMM陣列32a產生之輸出提供為至下一VMM陣列(隱藏層級1) 32b之輸入，該輸入又產生提供為至下一VMM陣列(隱藏層級2) 32c之輸入的輸出，等等。VMM陣列32之各種層充當卷積神經網路(CNN)之不同突觸層及神經元層。每一VMM陣列32a、32b、32c、32d及32e可為獨立、實體非揮發性記憶體陣列，或多個VMM陣列可利用同一實體非揮發性記憶體陣列之不同部分，或多個VMM陣列可利用同一實體非揮發性記憶體陣列之重疊部分。每一VMM陣列32a、32b、32c、32d及32e亦可針對其陣列或神經元之各種部分進行時間多工。圖10中所示之實施例含有五個層(32a、32b、32c、32d、32e)：一個輸入層(32a)、兩個隱藏層(32b、32c)及兩個完全連接層(32d、32e)。熟悉本技藝者將瞭解，此僅為例示性的，且系統替代地可包含多於兩個隱藏層及多於兩個完全連接層。 向量乘矩陣乘法(VMM)陣列
圖11描繪神經元VMM陣列1100，其尤其適合於如圖3中所示之記憶體胞元310，且用作輸入層與下一層之間的突觸及神經元部分。VMM陣列1100包含非揮發性記憶體胞元之記憶體陣列1101及非揮發性參考記憶體胞元之參考陣列1102 (在陣列之頂部處)。替代地，另一參考陣列可置於底部處。
在VMM陣列1100中，控制閘極線，諸如控制閘極線1103在豎直方向上延行(因此，列方向中之參考陣列1102與控制閘極線1103正交)，且抹除閘極線，諸如抹除閘極線1104在水平方向上延行。此處，至VMM陣列1100之輸入設置於控制閘極線(CG0、CG1、CG2、CG3)上，且VMM陣列1100之輸出出現於源極線(SL0、SL1)上。在一個具體例中，僅偶數列被使用，且在另一具體例中，僅奇數列被使用。置於每一源極線(分別為SL0、SL1)上之電流對來自連接至彼特定源極線之記憶體胞元的所有電流執行求和函數。
如本文中針對神經網路所描繪，VMM陣列1100之非揮發性記憶體胞元，亦即，VMM陣列1100之快閃記憶體，較佳經組構以在次臨限區中操作。
本文中所描繪之非揮發性參考記憶體胞元及非揮發性記憶體胞元在弱倒轉(weak inversion)中經偏壓：
Figure 02_image001
， 其中
Figure 02_image003
對於使用記憶體胞元(諸如參考記憶體胞元或周邊記憶體胞元)或電晶體將輸入電流轉換成輸入電壓之I至V對數轉換器：
Figure 02_image005
此處，wp為參考或周邊記憶體胞元之w。
對於用作向量矩陣乘法器VMM陣列之記憶體陣列，輸出電流為：
Figure 02_image007
，亦即
Figure 02_image009
Figure 02_image011
此處，wa=記憶體陣列中之每一記憶體胞元的w。
字線或控制閘極可用作用於輸入電壓之記憶體胞元之輸入。
替代地，本文中所描繪之VMM陣列之快閃記憶體胞元可經組構以在線性區中操作： Ids = β * (Vgs-Vth)*Vds；β = u*Cox*W/L W = α (Vgs-Vth)
字線或控制閘極或位元線或源極線可用作在線性區中操作之記憶體胞元的輸入。位元線或源極線可用作記憶體胞元之輸出。
對於I至V線性轉換器，記憶體胞元(諸如，參考記憶體胞元或周邊記憶體胞元)或在線性區中操作之電晶體或電阻器可用以將輸入/輸出電流線性地轉換成輸入/輸出電壓。
用於圖9之VMM陣列32的其他具體例描繪於美國專利申請案第15/826,345號中，該案以引用之方式併入本文中。如彼申請案中所描繪，源極線或位元線可用作神經元輸出(電流求和輸出)。替代地，本文中所描繪之VMM陣列之快閃記憶體胞元可經組構以在飽和區中操作： Ids = α1 /2 * β * (Vgs-Vth)2 ；β = u*Cox*W/L W = α (Vgs-Vth)2
字線、控制閘極或抹除閘極可用作在飽和區中操作之記憶體胞元的輸入。位元線或源極線可用作輸出神經元之輸出。
替代地，本文中所描繪之VMM陣列之快閃記憶體胞元可用於所有區或其組合(次臨限、線性或飽和)中。
圖12描繪神經元VMM陣列1200，其尤其適合於如圖2中所示之記憶體胞元210，且用作輸入層與下一層之間的突觸。VMM陣列1200包含非揮發性記憶體胞元之記憶體陣列1203、第一非揮發性參考記憶體胞元之參考陣列1201及第二非揮發性參考記憶體胞元之參考陣列1202。配置於陣列之行方向上的參考陣列1201及1202用以將流動至端子BLR0、BLR1、BLR2及BLR3中之電流輸入轉換成電壓輸入WL0、WL1、WL2及WL3。實際上，第一及第二非揮發性參考記憶體胞元為二極體連接之貫穿多工器(diode-connected through multiplexor) 1214 (僅部分描繪)，其中電流輸入流動至該等多工器中。參考胞元經調節(例如，程式化)至目標參考層級。目標參考層級由參考迷你陣列矩陣(圖中未示)提供。
記憶體陣列1203用於兩個目的。首先，記憶體陣列1203在其各別記憶體胞元上儲存將由VMM陣列1200使用之權重。其次，記憶體陣列1203有效地使輸入(亦即，在端子BLR0、BLR1、BLR2及BLR3中提供之電流輸入，其由參考陣列1201及1202轉換成輸入電壓以供應至字線WL0、WL1、WL2及WL3)乘以儲存於記憶體陣列1203中之權重，且接著將所有結果(記憶體胞元電流)相加以在各別位元線(BL0至BLN)上產生輸出，該輸出將為至下一層之輸入或至最終層之輸入。藉由執行乘法及加法函數，記憶體陣列1203消除對分開的乘法及加法邏輯電路之需要，且亦為功率高效的。此處，電壓輸入設置於字線WL0、WL1、WL2及WL3上，且輸出在讀取(推理)操作期間出現於各別BL0至BLN上。置於位元線BL0至BLN中之每一者上之電流對來自連接至彼特定位元線之所有非揮發性記憶體胞元的電流執行求和函數。
表5描繪用於VMM陣列1200之操作電壓。表中之行指示置於以下各者上之電壓：選定胞元之字線、未選定胞元之字線、選定胞元之位元線、未選定胞元之位元線、選定胞元之源極線及未選定胞元之源極線。列指示讀取、抹除及程式化之操作。 表5：圖12之VMM陣列1200之操作：
  WL WL-未選定 BL BL-未選定 SL SL-未選定
讀取 1-3.5V -0.5V/0V 0.6-2V (Ineuron) 0.6V-2V/0V 0V 0V
抹除 ~5-13V 0V 0V 0V 0V 0V
程式化 1-2V -0.5V/0V 0.1-3 uA Vinh ~2.5V 4-10V 0-1V/FLT
圖13描繪神經元VMM陣列1300，其尤其適合於如圖2中所示之記憶體胞元210，且用作輸入層與下一層之間的突觸及神經元部分。VMM陣列1300包含非揮發性記憶體胞元之記憶體陣列1303、第一非揮發性參考記憶體胞元之參考陣列1301及第二非揮發性參考記憶體胞元之參考陣列1302。參考陣列1301及1302在VMM陣列1300之列方向上延行。VMM陣列類似於VMM 1000，但在VMM陣列1300中，字線在豎直方向上延行。此處，輸入設置於字線(WLA0、WLB0、WLA1、WLB1、WLA2、WLB2、WLA3、WLB3)上，且輸出在讀取操作期間出現於源極線(SL0、SL1)上。置於每一源極線上之電流對來自連接至彼特定源極線之記憶體胞元的所有電流執行求和函數。
表6描繪用於VMM陣列1300之操作電壓。表中之行指示置於以下各者上之電壓：選定胞元之字線、未選定胞元之字線、選定胞元之位元線、未選定胞元之位元線、選定胞元之源極線及未選定胞元之源極線。列指示讀取、抹除及程式化之操作。 表6：圖13之VMM陣列1300之操作
  WL WL-未選定 BL BL-未選定 SL SL-未選定
讀取 1-3.5V -0.5V/0V 0.6-2V 0.6V-2V/0V ~0.3-1V (Ineuron) 0V
抹除 ~5-13V 0V 0V 0V 0V SL-禁止(~4-8V)
程式化 1-2V -0.5V/0V 0.1-3 uA Vinh ~2.5V 4-10V 0-1V/FLT
圖14描繪神經元VMM陣列1400，其尤其適合於如圖3中所示之記憶體胞元310，且用作輸入層與下一層之間的突觸及神經元部分。VMM陣列1400包含非揮發性記憶體胞元之記憶體陣列1403、第一非揮發性參考記憶體胞元之參考陣列1401及第二非揮發性參考記憶體胞元之參考陣列1402。參考陣列1401及1402用以將流動至端子BLR0、BLR1、BLR2及BLR3中之電流輸入轉換成電壓輸入CG0、CG1、CG2及CG3。實際上，第一及第二非揮發性參考記憶體胞元為二極體連接之貫穿多工器(diode-connected through multiplexor) 1412 (僅部分顯示)，其中電流輸入經由BLR0、BLR1、BLR2及BLR3流動至該等多工器中。多工器1412各自包括各別多工器1405及串疊(cascoding)電晶體1404以確保在讀取操作期間第一及第二非揮發性參考記憶體胞元中之每一者之位元線(諸如BLR0)上的恆定電壓。參考胞元經調節至目標參考層級。
記憶體陣列1403用於兩個目的。首先，其儲存將由VMM陣列1400使用之權重。其次，記憶體陣列1403有效地使輸入(提供至端子BLR0、BLR1、BLR2及BLR3之電流輸入，其中參考陣列1401及1402將此等電流輸入轉換成輸入電壓以供應至控制閘極(CG0、CG1、CG2及CG3)乘以儲存於該記憶體陣列中之權重，且接著將所有結果(胞元電流)相加以產生輸出，該輸出出現於BL0至BLN上，且將為至下一層之輸入或至最終層之輸入。藉由執行乘法及加法函數，記憶體陣列消除對分開的乘法及加法邏輯電路之需要，且亦為功率高效的。此處，輸入設置於控制閘極線(CG0、CG1、CG2及CG3)上，且輸出在讀取操作期間出現於位元線(BL0至BLN)上。置於每一位元線上之電流對來自連接至彼特定位元線之記憶體胞元的所有電流執行求和函數。
VMM陣列1400對記憶體陣列1403中之非揮發性記憶體胞元實施單向調節。亦即，每一非揮發性記憶體胞元經抹除且接著經部分程式化，直至達到浮動閘極上之所需電荷。此可例如使用下文所描繪之精確度程式化技術來執行。若過多電荷被置於浮動閘極上(使得錯誤值儲存於胞元中)，則胞元必須被抹除且部分程式化操作之序列必須重新開始。如所示，共用相同抹除閘極(諸如EG0或EG1)之兩個列需要一起抹除(其被稱為頁面抹除)，且此後，每一胞元經部分程式化，直至達到浮動閘極上之所需電荷。
表7描繪用於VMM陣列1400之操作電壓。表中之行指示置於以下各者上之電壓：選定胞元之字線、未選定胞元之字線、選定胞元之位元線、未選定胞元之位元線、選定胞元之控制閘極、與選定胞元相同的扇區中之未選定胞元之控制閘極、與選定胞元不同的扇區中之未選定胞元之控制閘極、選定胞元之抹除閘極、未選定胞元之抹除閘極、選定胞元之源極線及未選定胞元之源極線。列指示讀取、抹除及程式化之操作。 表7：圖14之VMM陣列1400之操作
  WL WL- 未選定 BL BL- 未選定 CG CG-未選定 相同扇區 CG- 未選定 EG EG- 未選定 SL SL- 未選定
讀取 1.0-2V -0.5V/ 0V 0.6-2V (Ineuron) 0V 0-2.6V 0-2.6V 0-2.6V 0-2.6V 0-2.6V 0V 0V
抹除 0V 0V 0V 0V 0V 0-2.6V 0-2.6V 5-12V 0-2.6V 0V 0V
程式化 0.7-1V -0.5V/ 0V 0.1-1uA Vinh (1-2V) 4-11V 0-2.6V 0-2.6V 4.5-5V 0-2.6V 4.5-5V 0-1V
圖15描繪神經元VMM陣列1500，其尤其適合於如圖3中所示之記憶體胞元310，且用作輸入層與下一層之間的突觸及神經元部分。VMM陣列1500包含非揮發性記憶體胞元之記憶體陣列1503、第一非揮發性參考記憶體胞元之參考陣列1501及第二非揮發性參考記憶體胞元之參考陣列1502。EG線EGR0、EG0、EG1及EGR1豎直地延行，而CG線CG0、CG1、CG2及CG3以及SL線WL0、WL1、WL2及WL3水平地延行。VMM陣列1500類似於VMM陣列1400，不同之處在於VMM陣列1500實施雙向調節，其中歸因於單獨EG線之使用，每一個別胞元可視需要經完全抹除、部分程式化及部分抹除以達到浮動閘極上之所需電荷量。如所示，參考陣列1501及1502將端子BLR0、BLR1、BLR2及BLR3中之輸入電流轉換成待在列方向上施加至記憶體胞元之控制閘極電壓CG0、CG1、CG2及CG3 (經由二極體連接之參考胞元經由多工器1514進行之動作)。電流輸出(神經元)在位元線BL0至BLN中，其中每一位元線對來自連接至彼特定位元線之非揮發性記憶體胞元的所有電流進行求和。
表8描繪用於VMM陣列1500之操作電壓。表中之行指示置於以下各者上之電壓：選定胞元之字線、未選定胞元之字線、選定胞元之位元線、未選定胞元之位元線、選定胞元之控制閘極、與選定胞元相同的扇區中之未選定胞元之控制閘極、與選定胞元不同的扇區中之未選定胞元之控制閘極、選定胞元之抹除閘極、未選定胞元之抹除閘極、選定胞元之源極線及未選定胞元之源極線。列指示讀取、抹除及程式化之操作。 表8：圖15之VMM陣列1500之操作
  WL WL- 未選定 BL BL- 未選定 CG CG- 未選定 相同扇區 CG- 未選定 EG EG- 未選定 SL SL- 未選定
讀取 1.0-2V -0.5V/ 0V 0.6-2V (Ineuron) 0V 0-2.6V 0 -2.6 V 0-2.6V 0-2.6V 0-2.6V 0V 0V
抹除 0V 0V 0V 0V 0V 4-9V 0-2.6V 5-12V 0-2.6V 0V 0V
程式化 0.7-1V -0.5V/ 0V 0.1-1uA Vinh (1-2V) 4-11V 0-2.6V 0-2.6V 4.5-5V 0-2.6V 4.5-5V 0-1V
圖24描繪神經元VMM陣列2400，其尤其適合於如圖2中所示之記憶體胞元210，且用作輸入層與下一層之間的突觸及神經元部分。在VMM陣列2400中，輸入INPUT0 、...、INPUTN 分別在位元線BL0 、...、BLN 上經接收，且輸出OUTPUT1 、OUTPUT2 、OUTPUT3 及OUTPUT4 分別產生於源極線SL0 、SL1 、SL2 及SL3 上。
圖25描繪神經元VMM陣列2500，其尤其適合於如圖2中所示之記憶體胞元210，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、INPUT1 、INPUT2 及INPUT3 分別在源極線SL0 、SL1 、SL2 及SL3 上經接收，且輸出OUTPUT0 、...、OUTPUTN 產生於位元線BL0 、...、BLN 上。
圖26描繪神經元VMM陣列2600，其尤其適合於如圖2中所示之記憶體胞元210，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、...、INPUTM 分別在字線WL0 、...、WLM 上經接收，且輸出OUTPUT0 、...、OUTPUTN 產生於位元線BL0 、...、BLN 上。
圖27描繪神經元VMM陣列2700，其尤其適合於如圖3中所示之記憶體胞元310，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、...、INPUTM 分別在字線WL0 、...、WLM 上經接收，且輸出OUTPUT0 、...、OUTPUTN 產生於位元線BL0 、...、BLN 上。
圖28描繪神經元VMM陣列2800，其尤其適合於如圖4中所示之記憶體胞元410，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、...、INPUTn 分別在位元線BL0 、...、BLN 上經接收，且輸出OUTPUT1 及OUTPUT2 產生於抹除閘極線EG0 及EG1 上。
圖29描繪神經元VMM陣列2900，其尤其適合於如圖4中所示之記憶體胞元410，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、...、INPUTN 分別在位元線控制閘極2901-1、2901-2、...、2901-(N-1)及2901-N之閘極上經接收，該等位元線控制閘極分別耦接至位元線BL0 、...、BLN 。例示性輸出OUTPUT1 及OUTPUT2 產生於抹除閘極線SL0 及SL1 上。
圖30描繪神經元VMM陣列3000，其尤其適合於如圖3中所示之記憶體胞元310、如圖5中所示之記憶體胞元510及如圖7中所示之記憶體胞元710，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、...、INPUTM 在字線WL0 、...、WLM 上經接收，且輸出OUTPUT0 、...、OUTPUTN 分別產生於位元線BL0 、...、BLN 上。
圖31描繪神經元VMM陣列3100，其尤其適合於如圖3中所示之記憶體胞元310、如圖5中所示之記憶體胞元510及如圖7中所示之記憶體胞元710，且用作輸入層與下一層之間的突觸及神經元部分。在此實施例中，輸入INPUT0 、...、INPUTM 在控制閘極線CG0 、...、CGM 上經接收。輸出OUTPUT0 、...、OUTPUTN 分別產生於源極線SL0 、...、SLN 上，其中每一源極線SLi 耦接至行i中之所有記憶體胞元之源極線端子。
圖32描繪VMM系統3200。VMM系統3200包含VMM陣列3201 (其可基於先前所論述之VMM設計中之任一者，諸如VMM 900、1000、1100、1200及1320，或其他VMM設計)、低電壓列解碼器3202、高電壓列解碼器3203、參考胞元低電壓列解碼器3204 (在行方向上顯示，意謂其提供列方向上之輸入至輸出轉換)、位元線多工器3205、控制邏輯3206、類比電路系統3207、神經元輸出區塊3208、輸入VMM電路區塊3209、預解碼器3210、測試電路3211、抹除-程式化控制邏輯EPCTL 3212、類比及高電壓產生電路系統3213、位元線PE驅動器3214、冗餘陣列3215及3216、NVR扇區3217及參考扇區3218。輸入電路區塊3209充當自外部輸入至記憶體陣列之輸入端子的介面。神經元輸出區塊3208充當自記憶體陣列輸出至外部介面之介面。
低電壓列解碼器3202為讀取及程式化操作提供偏壓且為高電壓列解碼器3203提供解碼信號。高電壓列解碼器3203為程式化及抹除操作提供高電壓偏壓信號。參考胞元低電壓列解碼器3204為參考胞元提供解碼功能。位元線PE驅動器3214在程式化、驗證及抹除操作期間為位元線提供控制功能。類比及高電壓產生電路系統3213為提供各種程式化、抹除、程式化驗證及讀取操作所需之多個電壓的共用偏壓區塊。冗餘陣列3215及3216提供陣列冗餘以用於替換有缺陷之陣列部分。NVR (非揮發性暫存器，亦被稱作資訊扇區)扇區3217為用以儲存使用者資訊、構件ID、密碼、安全密鑰、微調位元(trimbit)、組構位元、製造資訊之陣列扇區，但不限於此。
圖33描繪類比神經記憶體系統3300。類比神經記憶體系統3300包含：巨型區塊3301a、3301b、3301c、3301d、3301e、3301f、3301g及3301h；神經元輸出(諸如求和器電路及採樣保持S/H電路)區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h；及輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3304h。巨型區塊3301a、3301b、3301c、3301d、3301e及3301f中之每一者為含有VMM陣列之VMM子系統，該VMM陣列包含諸如快閃記憶體胞元之非揮發性記憶體胞元的列及行。神經記憶體子系統3333包含巨型區塊3301、輸入區塊3303及神經元輸出區塊3302。神經記憶體子系統3333可具有其自身之數位控制區塊。
類比神經記憶體系統3300進一步包含系統控制區塊3304、類比低電壓區塊3305、高電壓區塊3306及時序控制電路3670，如下文關於圖36進一步詳細論述。
系統控制區塊3304可包括諸如ARM/MIPS/RISC_V核心之一或多個微控制器核心以處置通用控制功能及算術運算。系統控制區塊3304亦可包括SIMD (單指令多資料)單元以用單一指令對多個資料進行操作。其可包括DSP核心。其可包括用於執行諸如以下各者之函數的硬體或軟體：共用、求平均值、最小、最大、柔性最大(softmax)、加法、減法、乘法、除法、對數、反對數、線性整流、S型、雙曲正切及資料壓縮，但不限於此。其可包括用以執行諸如激發近似器(approximator)/量化器/正規化器(normalizer)之函數的硬體或軟體。其可包括執行諸如輸入資料近似器/量化器/正規化器之函數的能力。其可包括用以執行激發近似器/量化器/正規化器之函數的硬體或軟體。神經記憶體子系統3333之控制區塊可包括系統控制區塊3304之類似元件，諸如微控制器核心、SIMD核心、DSP核心及其他函數單元。
在一個具體例中，神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h各自包括緩衝器(例如，運算放大器)低阻抗輸出型電路，其可驅動長的可組構互連件。在一個具體例中，輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3303h各自提供求和之高阻抗電流輸出。在另一具體例中，神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h各自包括激發電路，在此情況下需要額外低阻抗緩衝器以驅動輸出。
在另一實施例中，神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h各自包含輸出數位位元而非類比信號之類比至數位轉換區塊。在此具體例中，輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3303h各自包含自各別神經元輸出區塊接收數位位元且將數位位元轉換成類比信號之數位至類比轉換區塊。
因此，神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h自巨型區塊3301a、3301b、3301c、3301d、3301e及3301f接收輸出電流，且選擇地將彼輸出電流轉換成類比電壓、數位位元或一或多個數位脈衝，其中每一脈衝之寬度或脈衝之數目回應於輸出電流之值而變化。類似地，輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3303h選擇地接收類比電流、類比電壓、數位位元或數位脈衝，其中每一脈衝之寬度或脈衝之數目回應於輸出電流之值而變化且將類比電流提供至巨型區塊3301a、3301b、3301c、3301d、3301e及3301f。輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3303h選擇地包含電壓至電流轉換器、用於對輸入信號中之數位脈衝之數目或輸入信號中之數位脈衝之寬度之長度進行計數的類比或數位計數器，或數位至類比轉換器。 長短期記憶
先前技術包括被稱為長短期記憶(LSTM)之概念。LSTM單元常常用於神經網路中。LSTM允許神經網路在預定任意時間間隔內記住資訊且在後續操作中使用彼資訊。習知LSTM單元包含胞元、輸入閘極、輸出閘極及遺忘閘極。三個閘極調節資訊進入及離開胞元之流動及在LSTM中記住資訊的時間間隔。VMM尤其適用於LSTM單元。
圖16描繪例示性LSTM 1600。在此實施例中，LSTM 1600包含胞元1601、1602、1603及1604。胞元1601接收輸入向量x0 ，且產生輸出向量h0 及胞元狀態向量c0 。胞元1602接收輸入向量x1 、來自胞元1601之輸出向量(隱藏狀態) h0 及來自胞元1601之胞元狀態c0 ，且產生輸出向量h1 及胞元狀態向量c1 。胞元1603接收輸入向量x2 、來自胞元1602之輸出向量(隱藏狀態) h1 及來自胞元1602之胞元狀態c1 ，且產生輸出向量h2 及胞元狀態向量c2 。胞元1604接收輸入向量x3 、來自胞元1603之輸出向量(隱藏狀態) h2 及來自胞元1603之胞元狀態c2 ，且產生輸出向量h3 。可使用額外胞元，且具有四個胞元之LSTM僅為實施例。
圖17描繪LSTM胞元1700之例示性實施，其可用於圖16中之胞元1601、1602、1603及1604。LSTM胞元1700接收輸入向量x(t)、來自前述胞元之胞元狀態向量c(t-1)及來自前述胞元之輸出向量h(t-1)，且產生胞元狀態向量c(t)及輸出向量h(t)。
LSTM胞元1700包含S型函數構件1701、1702及1703，其中之每一者應用0與1之間的數字以控制輸入向量中之每一分量被允許傳遞至輸出向量之量。LSTM胞元1700亦包含用以將雙曲正切函數應用於輸入向量之雙曲正切構件1704及1705、用以將兩個向量相乘在一起之乘法器構件1706、1707及1708，及用以將兩個向量相加在一起之加法構件1709。輸出向量h(t)可提供至系統中之下一LSTM胞元，或其可經存取以用於其他目的。
圖18描繪LSTM胞元1800，其為LSTM胞元1700之實施的實施例。為方便讀者，與LSTM胞元1700相同之編號用於LSTM胞元1800中。S型函數構件1701、1702及1703以及雙曲正切構件1704各自包含多個VMM陣列1801及激發電路區塊1802。因此，可見VMM陣列特別適用於在某些神經網路系統中使用之LSTM胞元。乘法器構件1706、1707及1708以及加法構件1709係以數位方式或類比方式實施。激發函數區塊1802可以數位方式或以類比方式實施。
LSTM胞元1800之替代(及LSTM胞元1700之實施之另一實施例)顯示於圖19中。在圖19中，S型函數構件1701、1702及1703以及雙曲正切構件1704以時間多工方式共用相同實體硬體(VMM陣列1901及激發函數區塊1902)。LSTM胞元1900亦包含用以將兩個向量相乘在一起之乘法器構件1903、用以將兩個向量相加在一起之加法構件1908、雙曲正切構件1705 (其包含激發電路區塊1902)、用以在值i(t)自S型功能區塊1902輸出時儲存i(t)之暫存器1907、用以在值f(t) * c(t-1)經由多工器1910自乘法器構件1903輸出時儲存彼值之暫存器1904、用以在值i(t) * u(t)經由多工器1910自乘法器構件1903輸出時儲存彼值之暫存器1905，及用以在值o(t) * c~(t)經由多工器1910及多工器1909自乘法器構件1903輸出時儲存彼值之暫存器1906。
鑒於LSTM胞元1800含有VMM陣列1801及各別激發函數區塊1802之多個集合，LSTM胞元1900僅含有VMM陣列1901及激發函數區塊1902之一個集合，該等VMM陣列及激發函數區塊用以表示LSTM胞元1900之具體例中的多個層。LSTM胞元1900將需要相較於LSTM 1800較少的空間，此係因為LSTM胞元1900相比於LSTM胞元1800將需要1/4之空間用於VMM及激發函數區塊。
可進一步瞭解，LSTM單元將通常包含多個VMM陣列，其中之每一者需要由VMM陣列外部之某些電路區塊(諸如求和器及激發電路區塊及高電壓產生區塊)提供的功能性。為每一VMM陣列提供單獨電路區塊將需要半導體構件內之大量空間且將略微低效。 閘控循環單元
類比VMM實施可用於GRU (閘控循環單元)系統。GRU為循環神經網路中之閘控機構。GRU類似於LSTM，不同之處在於GRU胞元通常含有少於LSTM胞元之分量。
圖20描繪例示性GRU 2000。在此實施例中，GRU 2000包含胞元2001、2002、2003及2004。胞元2001接收輸入向量x0 ，且產生輸出向量h0 。胞元2002接收輸入向量x1 、來自胞元2001之輸出向量h0 ，且產生輸出向量h1 。胞元2003接收輸入向量x2 及來自胞元2002之輸出向量(隱藏狀態) h1 ，且產生輸出向量h2 。胞元2004接收輸入向量x3 及來自胞元2003之輸出向量(隱藏狀態) h2 ，且產生輸出向量h3 。可使用額外胞元，且具有四個胞元之GRU僅為實施例。
圖21描繪GRU胞元2100之例示性實施，其可用於圖20之胞元2001、2002、2003及2004。GRU胞元2100接收輸入向量x(t)及來自前述GRU胞元之輸出向量h(t-1)，且產生輸出向量h(t)。GRU胞元2100包含S型函數構件2101及2102，其中之每一者將0與1之間的數字應用於來自輸出向量h(t-1)及輸入向量x(t)之分量。GRU胞元2100亦包含用以將雙曲正切函數應用於輸入向量之雙曲正切構件2103、用以將兩個向量相乘在一起之複數個乘法器構件2104、2105及2106、用以將兩個向量相加在一起之加法構件2107，及用以自1減去輸入以產生輸出之互補構件2108。
圖22描繪GRU胞元2200，其為GRU胞元2100之實施的實施例。為方便讀者，與GRU胞元2100相同之編號用於GRU胞元2200中。如圖22中可見，S型函數構件2101及2102以及雙曲正切構件2103各自包含多個VMM陣列2201及激發函數區塊2202。因此，可見VMM陣列特別用於在某些神經網路系統中使用之GRU胞元。乘法器構件2104、2105及2106、加法構件2107以及互補構件2108係以數位方式或類比方式實施。激發函數區塊2202可以數位方式或以類比方式實施。
GRU胞元2200之替代(及GRU胞元2300之實施之另一實施例)顯示於圖23中。在圖23中，GRU胞元2300利用VMM陣列2301及激發函數區塊2302，該激發函數區塊在經組構為S型函數時應用0與1之間的數字以控制輸入向量中之每一分量被允許傳遞至輸出向量之量。在圖23中，S型函數構件2101及2102以及雙曲正切構件2103以時間多工方式共用相同實體硬體(VMM陣列2301及激發函數區塊2302)。GRU胞元2300亦包含用以將兩個向量相乘在一起之乘法器構件2303、用以將兩個向量相加在一起之加法構件2305、用以自1減去輸入以產生輸出之互補構件2309、多工器2304、用以在值h(t-1) * r(t)經由多工器2304自乘法器構件2303輸出時保持彼值之暫存器2306、用以在值h(t-1) *z(t)經由多工器2304自乘法器構件2303輸出時保持彼值之暫存器2307，及用以在值h^(t) * (1-z(t))經由多工器2304自乘法器構件2303輸出時保持彼值之暫存器2308。
鑒於GRU胞元2200含有VMM陣列2201及激發函數區塊2202之多個集合，GRU胞元2300僅含有VMM陣列2301及激發函數區塊2302之一個集合，該等VMM陣列及激發函數區塊用以表示GRU胞元2300之具體例中的多個層。GRU胞元2300將需要相較於GRU胞元2200較少的空間，此係因為GRU胞元2300相比於GRU胞元2200將需要1/3之空間用於VMM及激發函數區塊。
可進一步瞭解，GRU系統將通常包含多個VMM陣列，其中之每一者需要由VMM陣列外部之某些電路區塊(諸如求和器及激發電路區塊及高電壓產生區塊)提供的功能性。為每一VMM陣列提供單獨電路區塊將需要半導體構件內之大量空間且將略微低效。
至VMM陣列之輸入可為類比層級、二進位層級或數位位元(在此情況下，需要DAC以將數位位元轉換至適當輸入類比層級)，且輸出可為類比層級、二進位層級或數位位元(在此情況下，需要輸出ADC以將輸出類比層級轉換成數位位元)。
對於VMM陣列中之每一記憶體胞元，每一權重w可由單一記憶體胞元或由差分胞元或由兩個混合(blend)記憶體胞元(2個胞元之平均值)實施。在差分胞元情況下，需要兩個記憶體胞元以將權重w實施為差分權重(w = w+ - w-)。在兩個混合記憶體胞元中需要兩個記憶體胞元以將權重w實施為兩個胞元之平均值。 輸出電路系統
圖34A描繪應用於輸出神經元INEU 3406以將輸出神經元電流轉換成數位脈衝或數位輸出位元之積分雙混合斜率類比至數位轉換器(ADC) 3400。
在一個具體例中，ADC 3400將神經元輸出區塊(諸如圖32中之神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h)中之類比輸出電流轉換成數位脈衝，該數位脈衝之寬度與神經元輸出區塊中之類比輸出電流之量值成比例地變化。包含積分運算放大器3401及積分電容器3402之積分器積分記憶體陣列電流INEU 3406 (其為輸出神經元電流)對參考電流IREF 3407。
選擇地，IREF 3407可包含溫度係數為0或溫度係數追蹤神經元電流INEU 3406之帶隙濾波器。後者選擇地可自含有在測試階段期間判定之值的參考陣列獲得。
選擇地，校準步驟可在電路處於或高於操作溫度時執行以使存在於陣列或控制電路內之任何洩漏電流偏移，且彼偏移值此後可自圖34B或圖35B中之Ineu減去。
在初始化階段期間，開關3408閉合。Vout 3403及至運算放大器3401之負極端子的輸入接著將變成VREF。其後，如圖34B中所示，開關3408打開，且在固定時間段tref期間，神經元電流INEU 3406上積分。在固定時間段tref期間，Vout上升，且其斜率隨神經元電流改變而改變。此後，在時段tmeas期間，恆定參考電流IREF在時間段tmeas內下積分(Vout在此時段期間下降)，其中tmeas為將Vout下積分至VREF所需之時間。
輸出EC 3405在VOUT > VREFV時將為高且否則將為低。EC 3405因此產生脈衝，該脈衝之寬度反射時段tmeas，時段tmeas又與電流INEU 3406成正比。在圖34B中，EC 3405顯示為tmeas = Ineu1之實施例中之波形3410及tmeas = Ineu2之實施例中之波形3412。因此，輸出神經元電流INEU 3406被轉換成數位脈衝EC 3405，其中數位脈衝EC 3405之寬度與輸出神經元電流INEU 3406之量值成比例地變化。
電流INEU 3406 = tmeas/tref* IREF。舉例而言，對於所需輸出位元解析度10位元，tref為等於1024個時脈循環之時間段。時段tmeas取決於INEU 3406之值及Iref之值自等於0之時段至1024個時脈循環變化。圖34B顯示INEU 3406之兩個不同值的實施例，一個值為INEU 3406 = Ineu1且一個值為INEU 3406 = Ineu2。因此，神經元電流INEU 3406影響充電速率及斜率。
選擇地，輸出脈衝EC 3405可轉換成均一時段之一系列脈衝以傳輸至電路系統之下一級，諸如另一VMM陣列之輸入區塊。在時段tmeas開始時，輸出EC 3405與參考時脈3441一起輸入至及閘3440中。在VOUT > VREF之時段期間，輸出將為脈衝串3442 (其中脈衝串3442中之脈衝之頻率與時脈3441之頻率相同)。脈衝之數目與時段tmeas成正比，時段tmeas與電流INEU 3406成正比。
選擇地，脈衝串3443可輸入至計數器3420，該計數器將對脈衝串3442中之脈衝之數目進行計數且將產生計數值3421，該計數值為脈衝串3442中之脈衝之數目的數位計數，該數位計數與神經元電流INEU 3406成正比。計數值3421包含一組數位位元。在另一具體例中，積分雙斜率ADC 3400可將神經元電流INEU 3407轉換成脈衝，其中脈衝之寬度與神經元電流INEU 3407之量值成反比。此反相可以數位或類比方式進行，且轉換成一系列脈衝或數位位元以供輸出從而跟隨電路系統。
圖35A顯示積分雙混合斜率ADC 3500，其應用於輸出神經元INEU 3504以將胞元電流轉換成具有不同寬度之數位脈衝或轉換成一系列數位輸出位元。舉例而言，ADC 3500可用以將神經元輸出區塊(諸如圖32中之神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h)中之類比輸出電流轉換成一組數位輸出位元。包含積分運算放大器3501及積分電容器3502之積分器積分神經元電流INEU 3504對參考電流IREF 3503。開關3505可閉合以重設VOUT。
在初始化階段期間，開關3505閉合，且VOUT充電至電壓VBIAS 。此後，如圖35B中所示，開關3505打開，且在固定時間tref期間，胞元電流INEU 3504經上積分。此後，參考電流IREF 3503在時間tmeas內下積分，直至Vout降至接地。電流INEU 3504 = tmeas Ineu/tref* IREF。舉例而言，對於10位元之所需輸出位元解析度，tref為等於1024個時脈循環之時間段。時段tmeas取決於INEU 3504及Iref之值自等於0之時段至1024個時脈循環變化。圖35B顯示兩個不同Ineu值之實施例，一個值為電流Ineu1且一個值為電流Ineu2。因此，神經元電流INEU 3504影響充電及放電之速率及斜率。
輸出3506在VOUT > VREF時將為高且否則將為低。輸出3506因此產生脈衝，該脈衝之寬度反射時段tmeas，時段tmeas又與電流INEU 3404成正比。在圖35B中，輸出3506顯示為tmeas = Ineu1之實施例中之波形3512及tmeas = Ineu2之實施例中之波形3515。因此，輸出神經元電流INEU 3504被轉換成脈衝輸出3506，其中脈衝之寬度與輸出神經元電流INEU 3504之量值成比例地變化。
選擇地，輸出3506可轉換成均一時段之一系列脈衝以傳輸至電路系統之下一級，諸如另一VMM陣列之輸入區塊。在時段tmeas開始時，輸出3506與參考時脈3507一起輸入至及閘3508中。在VOUT > VREF之時段期間，輸出將為脈衝串3509 (其中脈衝串3509中之脈衝之頻率與參考時脈3507之頻率相同)。脈衝之數目與時段tmeas成正比，時段tmeas與電流INEU 3504成正比。
選擇地，脈衝串3509可輸入至計數器3510，該計數器將對脈衝串3509中之脈衝之數目進行計數且將產生計數值3511，該計數值為脈衝串3509中之脈衝之數目的數位計數，該數位計數與神經元電流INEU 3504成正比，如由波形3514、3517所例示。計數值3511包含一組數位位元。
在另一具體例中，積分雙斜率ADC 3500可將神經元電流INEU 3504轉換成脈衝，其中脈衝之寬度與神經元電流INEU 3504之量值成反比。此反相可以數位或類比方式進行，且轉換成一或多個脈衝或數位位元以供輸出從而跟隨電路系統。
圖35B針對INEU 3504分別描繪兩個神經元電流值Ineu1及Ineu2之計數值3511 (數位位元)。
圖36A及圖36B描繪與在操作期間在VMM中執行之例示性方法3600及3650相聯結的波形。在每一方法3600及3650中，字線WL0、WL1及WL2接收多種不同輸入，該等輸入選擇地可轉換成類比電壓波形以施加至字線。在此等實施例中，電壓VC表示圖34A及圖35A中分別在第一VMM之輸出區塊中之ADC 3400或3500中之積分電容器3402或3502上的電壓，且OT脈衝(=「1」)表示使用積分雙斜率ADC 3400或3500來捕獲神經元之輸出(與神經元之值成正比)的時段。如參看圖34及圖35所描繪，輸出區塊之輸出可為具有與第一VMM之輸出神經元電流成比例地變化之寬度的脈衝，或其可為具有均一寬度之一系列脈衝，其中脈衝之數目與第一VMM之神經元電流成比例地變化。彼等脈衝接著可作為輸入施加至第二VMM。
在方法3600期間，脈衝串(諸如脈衝串3442或脈衝串3509)或自脈衝串導出之類比電壓被施加至第二VMM陣列之字線中。替代地，脈衝串或自脈衝串導出之類比電壓可施加至第二VMM陣列內之胞元之控制閘極。脈衝(或時脈循環)之數目直接對應於輸入之量值。在此特定實施例中，WL1上之輸入之量值為WL0上之輸入之量值的4倍(4個脈衝對1個脈衝)。
在方法3650期間，具有不同寬度之單脈衝(諸如EC 3405或輸出3506)或自單脈衝導出之類比電壓被施加至第二VMM陣列之字線中，但脈衝具有可變脈寬。替代地，脈衝或自脈衝導出之類比電壓可施加至控制閘極。單脈衝之寬度直接對應於輸入之量值。舉例而言，WL1上之輸入之量值為WL0上之輸入之量值的4倍(WL1脈衝寬度為WL0之4倍)。
此外，參看圖36C，時序控制電路3670可用以藉由管理VMM陣列之輸出及輸入介面及依序分離各種輸出或各種輸入之轉換來管理VMM系統之功率。圖56描繪功率管理方法5600。第一步驟為接收用於向量乘矩陣乘法陣列之複數個輸入(步驟5601)。第二步驟為將複數個輸入組織成複數個輸入集合(步驟5602)。第三步驟為依序將複數個輸入集合中之每一者提供至陣列(步驟5603)。
功率管理方法5600之具體例如下。至VMM系統之輸入(諸如VMM陣列之字線或控制閘極)可隨時間依序施加。舉例而言，對於具有512個字線輸入之VMM陣列，字線輸入可分成4個群組：WL0至127、WL128至255、WL256至383及WL383至511。每一群組可在不同時間啟用且輸出讀取操作可針對對應於字線之四個群組中之一者的群組執行(將神經元電流轉換成數位位元)，諸如由圖34至圖36中之輸出積分電路。輸出數位位元結果接著在依序讀取四個群組中之每一者之後組合在一起。此操作可由時序控制電路3670控制。
在另一具體例中，時序控制電路3670在向量乘矩陣乘法系統(諸如圖33中之類比神經記憶體系統3300)中執行功率管理。時序控制電路3670可使輸入隨時間依序施加至VMM子系統3333，諸如藉由在不同時間啟用輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3303h。類似地，時序控制電路3670可使得隨時間依序讀取來自VMM子系統333之輸出，諸如藉由在不同時間啟用神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h。
圖57描繪功率管理方法5700。第一步驟為自向量乘矩陣乘法陣列接收複數個輸出(步驟5701)。下一步驟為將來自陣列之複數個輸出組織成複數個輸出集合(步驟5702)。下一步驟為依序將複數個輸出集合中之每一者提供至轉換器電路(步驟5703)。
功率管理方法5700之具體例如下。功率管理可由時序控制電路3670藉由在不同時間連續讀取神經元輸出之群組，亦即，藉由跨越多個神經元輸出(位元線)對輸出電路(諸如輸出ADC電路)進行多工來實施。位元線可置於不同群組中，且輸出電路在時序控制電路3670之控制下以依序方式一次在一個群組上操作。
圖58描繪功率管理方法5800。在包含複數個陣列之向量乘矩陣乘法系統中，第一步驟為接收複數個輸入。下一步驟為依序使複數個陣列中之一或多個能夠接收複數個輸入之一些或所有(步驟5802)。
功率管理方法5800之具體例如下。時序控制電路3670可一次在一個神經網路上操作。舉例而言，若一個神經網路層表示於第一VMM陣列中且第二神經網路層表示於第二VMM陣列中，則輸出讀取操作(諸如其中神經元輸出轉換成數位位元)可依序一次在一個VMM陣列上執行，藉此管理VMM系統之功率。
在另一具體例中，時序控制電路3670可藉由依序啟用如圖33中所示之複數個神經記憶體子系統3333或複數個巨集3301來操作。
在另一具體例中，時序控制電路3670可藉由依序啟用如圖33中所示之複數個神經記憶體子系統3333或複數個巨集3301來操作，而在不活動時段期間(意謂在接通與斷開連續啟用之間的斷開時間時段)不對陣列偏壓(例如，在用於控制閘極CG之字線WL及/或位元線BL上作為輸入及位線BL上作為輸出的偏壓)放電。此將節省對陣列偏壓進行不必要放電及再次充電之功率，該等陣列偏壓將在一或多個讀取操作期間(例如，在推斷或分類操作期間)多次使用。
圖37至圖44描繪可用於VMM輸入區塊(諸如圖33中之輸入電路區塊3303a、3303b、3303c、3303d、3303e、3303f、3303g及3303h)或神經元輸出區塊(諸如圖33中之神經元輸出區塊3302a、3302b、3302c、3302d、3302e、3302f、3302g及3302h)之各種電路。
圖37描繪脈衝至電壓轉換器3700，其選擇地可用以將由積分雙斜率ADC 3400或3500產生之數位脈衝轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的電壓。脈衝至電壓轉換器3700包含產生參考電流IREF之參考電流產生器3701、電容器3702及開關3703。輸入用以控制開關3703。當脈衝在輸入上經接收時，開關閉合，且電荷累積於電容器3702上，使得電容器3702之電壓在輸入信號完成之後將指示所接收脈衝之數目。電容器選擇地可為字線或控制閘極電容。
圖38描繪電流至電壓轉換器3800，其選擇地可用以將神經元輸出電流轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的電壓。電流至電壓轉換器3800包含此處表示所接收神經元電流ineu (或Iin)之電流產生器3801及可變電阻器3802。輸出Vout之大小將隨著神經元電流增大而增大。可變電阻器3802可經調整以按需要增大或減小Vout之最大範圍。
圖39描繪電流至電壓轉換器3900，其選擇地可用以將神經元輸出電流轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的電壓。電流至電壓轉換器3900包含運算放大器3901、電容器3902、開關3903、開關3904及在此處表示神經元電流ICELL之電流源3905。在操作期間，開關3903將打開，且開關3904將閉合。輸出Vout之振幅將與神經元電流ICELL 3905之量值成比例地增大。
圖40描繪電流至對數電壓轉換器4000，其選擇地可用以將神經元輸出電流轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的對數電壓。電流至對數電壓轉換器4000包含記憶體胞元4001、開關4002 (其將記憶體胞元4001之字線端子選擇性地連接至產生Vout之節點)及此處表示神經元電流IiN之電流源4003。在操作期間，開關4002將閉合，且輸出Vout之振幅將與神經元電流iIN之量值成比例地增大。
圖41描繪電流至對數電壓轉換器4100，其選擇地可用以將神經元輸出電流轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的對數電壓。電流至對數電壓轉換器4100包含記憶體胞元4101、開關4102 (其將記憶體胞元4101之控制閘極端子選擇性地連接至產生Vout之節點)及電流源此處表示神經元電流IiN之4103。在操作期間，開關4102將閉合，且輸出Vout之振幅將與神經元電流IiN之量值成比例地增大。
圖42描繪數位資料至電壓轉換器4200，其選擇地可用以將數位資料(亦即，0及1之數位資料)轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的電壓。數位資料至電壓轉換器4200包含電容器4201、可調整電流源4202 (其在此處為來自記憶體胞元之參考陣列的電流)及開關4203。數位資料控制開關4203。舉例而言，開關4203可在數位資料為「1」時閉合且在數位資料為「0」時打開。累積於電容器4201上之電壓將為輸出OUT且將對應於數位資料之值。選擇地，電容器可為字線或控制閘極電容。
圖43描繪數位資料至電壓轉換器4300，其選擇地可用以將數位資料(亦即，0及1之數位資料)轉換成例如可作為VMM記憶體陣列之輸入(例如，在WL或CG線上)施加的電壓。數位資料至電壓轉換器4300包含可變電阻器4301、可調整電流源4302 (其在此處為來自記憶體胞元之參考陣列的電流)及開關4303。數位資料控制開關4303。舉例而言，開關4303可在數位資料為「1」時閉合且在數位資料為「0」時打開。輸出電壓將對應於數位資料之值。
圖44描繪參考陣列4400，其可用以提供圖42及圖43中之可調整電流源4202及4302之參考電流。
圖45至圖47描繪用於在程式化操作之後驗證VMM中之快閃記憶體胞元含有對應於意欲儲存於彼快閃記憶體胞元中之W個值之適當電荷的分量。
圖45描繪數位比較器4500，其自數個經程式化快閃記憶體胞元接收作為數位輸入之W個值之參考集合及所感測之W個數位值。若存在不匹配，則數位比較器4500產生旗標，該旗標將指示一或多個快閃記憶體胞元尚未經正確值程式化。
圖46描繪來自圖45之與轉換器4600協作的數位比較器4500。所感測之W個值由轉換器4600之多個例示提供。轉換器4600自快閃記憶體胞元接收胞元電流ICELL且將該胞元電流轉換成可使用先前所描繪之轉換器(諸如ADC 3400或3500)中之一或多者提供至數位比較器4500的數位資料。
圖47描繪類比比較器4700，其自數個經程式化快閃記憶體胞元接收作為類比輸入之W個值之參考集合及所感測之W個類比值。若存在不匹配，則類比比較器4700產生旗標，該旗標將指示一或多個快閃記憶體胞元尚未經正確值程式化。
圖48描繪來自圖47之與轉換器4800協作的類比比較器4700。所感測之W個值由轉換器4800提供。轉換器4800接收所感測之W個值之數位值且將其轉換成可使用先前所描繪之轉換器(諸如脈衝至電壓轉換器3700、數位資料至電壓轉換器4200或數位資料至電壓轉換器4300)中之一或多者提供至類比比較器4700的類比信號。
圖49描繪輸出電路4900。可瞭解，若神經元之輸出經數位化(諸如藉由使用先前所描繪之積分雙斜率ADC 3400或3500)，則可能仍需要對神經元輸出執行激發函數。圖49描繪激發發生在神經元輸出被轉換成具有可變寬度之脈衝或脈衝串之前的具體例。輸出電路4900包含激發電路4901及電流至脈衝轉換器4902。激發電路自各種快閃記憶體胞元接收Ineuron值且產生Ineuron_act，Ineuron_act為所接收Ineuron值之和。電流至脈衝轉換器4902接著將Ineuron_act轉換成一系列數位脈衝及/或表示一系列數位脈衝之計數的數位資料。先前所描繪之其他轉換器(諸如積分雙斜率ADC 3400或3500)可用於代替轉換器4902。
在另一具體例中，激發可發生在數位脈衝產生之後。在彼具體例中，數位輸出位元使用由激發映射單元5010實施之激發映射表或函數映射至數位位元之新集合。此類映射之實施例以圖形方式顯示於圖50及圖51中。激發數位映射可模擬S型、雙曲正切、線性整流或任何激發函數。另外，激發數位映射可量化輸出神經元。
圖52描繪電荷求和器5200之實施例，其可用以在程式化操作之後的驗證操作期間對VMM之輸出求和，以獲得表示輸出之單一類比值，且該值可選擇地接著轉換成數位位元值。電荷求和器5200包含電流源5201及採樣保持電路，該採樣保持電路包含開關5202及採樣保持(S/H)電容器5203。如針對4位元數位值之實施例所示，存在用以保持來自4個評估脈衝之值的4個S/H電路，其中該等值在程序結束時相加。S/H電容器5203經選擇有與彼S/H電容器之2^n*DINn位元位置相聯結的比率；例如，C_DIN3 = x8 Cu，C_DIN2 = x4 Cu，C_DIN1 = x2 Cu，DIN0 = x1 Cu。電流源5201亦相應地比率化(ratioed)。
圖53描繪電流求和器5300，其可用以在程式化操作之後的驗證操作期間對VMM之輸出求和。電流求和器5300包含電流源5301、開關5302、開關5303及5304以及開關5305。如針對4位元數位值之實施例所示，存在用以保持來自4個評估脈衝之值的電流源電路，其中該等值程序結束時相加。電流源係基於2^n*DINn位元位置而比率化；例如，I_DIN3 = x8 Icell單元，I_DIN2 = x4 Icell單元，I_DIN1 = x2 Icell單元，I_DIN0 = x1 Icell單元。
圖54描繪數位求和器5400，其接收複數個數位值，將其相加且產生表示輸入之總和的輸出DOUT。數位求和器5400可在程式化操作之後的驗證操作期間使用。如針對4位元數位值之實施例所示，存在用以保持來自4個評估脈衝之值的數位輸出位元，其中該等值在程序結束時相加。數位輸出係基於2^n*DINn位元位置用數位方式按比例調整；例如，DOUT3 = x8 DOUT0，_DOUT2 = x4 DOUT1，I_DOUT1 = x2 DOUT0，I_DOUT0 = DOUT0。
圖55A及圖55B描繪待在輸入區塊、列解碼器或輸出區塊內使用之數位位元至脈衝寬度轉換器5500。自數位位元至脈衝寬度轉換器5500輸出之脈衝寬度與其值成正比，如上文關於圖36B所描繪。數位位元至脈衝寬度轉換器包含二進位計數器5501。二進位計數器5501之狀態Q [N:0]可由連續或並行資料以載入序列載入。列控制邏輯5510輸出電壓脈衝，該電壓脈衝之脈衝寬度與自區塊(諸如圖34及圖35中之積分ADC)提供之數位資料輸入之值成正比。
圖55B顯示輸出脈衝寬度之波形，該波形具有與其數位位元值成正比之寬度。首先，所接收數位位元中之資料反相，且經反相數位位元連續或並行地載入至計數器5501中。接著，列脈衝寬度由列控制邏輯5510藉由以二進位方式計數直至該列脈衝寬度達到最大計數器值而產生，如波形5520中所示。
選擇地，脈衝串至脈衝轉換器可用以將包含脈衝串之輸出(諸如圖34B中之信號3411或3413及圖35B中之信號3513或3516)轉換成單脈衝，該單脈衝之寬度與脈衝串中之脈衝(諸如圖36B中之信號WL0、WL1及WLe)之數目成比例地變化以用作至VMM陣列之輸入，該輸入將施加至VMM陣列內之字線或控制閘極。脈衝串至脈衝轉換器之實施例為具有控制邏輯之二進位計數器。
4位元數位輸入之實施例顯示於表9中： 表9：數位輸入位元與輸出脈衝寬度
DIN >3:0> 計數 載入至計數器中之 經反相DIN>3:0> 輸出脈衝寬度 = # clks
0000 0 1111 0
0001 1 1110 1
0010 2 1101 2
0011 3 1100 3
0100 4 1011 4
0101 5 1010 5
0110 6 1001 6
0111 7 1000 7
1000 8 0111 8
1001 9 0110 9
1010 10 0101 10
1011 11 0100 11
1100 12 0011 12
1101 13 0010 13
1110 14 0001 14
1111 15 0000 15
另一具體例使用上二進位計數器(up binary counter)及數位比較邏輯。亦即，輸出脈衝寬度係藉由對上二進位計數器進行計數直至二進位計數器之數位輸出與數位輸入位元相同而產生。
另一具體例使用下二進位計數器(down binary counter)。首先，下二進位計數器與數位資料輸入圖案連續或並行地載入。接著，輸出脈衝寬度係藉由對下二進位計數器進行降序計數直至二進位計數器之數位輸出達到最小值(亦即「0」邏輯狀態)而產生。
應注意，如本文中所使用，術語「在…上方」及「在…上」兩者包括「直接在…上」(其間未裝設有中間材料、元件或空間)及「間接地在…上」(其間裝設有中間材料、元件或空間)。同樣，術語「鄰近」包括「直接鄰近」(其間未裝設有中間材料、元件或空間)及「間接鄰近」(其間裝設有中間材料、元件或空間)，「安裝至」包括「直接安裝至」(其間未裝設有中間材料、元件或空間)及「間接安裝至」(其間裝設有中間材料、元件或空間)，且「電耦接」包括「直接電耦接至」(其間無將元件電連接在一起的中間材料或元件)及「間接電耦接至」(其間具有將元件電連接在一起的中間材料或元件)。舉例而言，「在基板上方」形成元件可包括直接在基板上形成元件而其間無中間材料/元件，以及間接地在基板上形成元件，其間具有一或多種中間材料/元件。
12:半導體基板 14:源極區 16:汲極區 18:通道區 20:浮動閘極 22:字線端子 24:位元線 28:控制閘極 30:抹除閘極 31:數位至類比轉換器 32:向量乘矩陣乘法(VMM)陣列 32a:輸入VMM陣列/輸入層 32b:VMM陣列/隱藏層 32c:VMM陣列/隱藏層 32d:VMM陣列/完全連接層 32e:VMM陣列/完全連接層 33:非揮發性記憶體胞元陣列 34:抹除閘極及字線閘極解碼器 35:控制閘極解碼器 36:位元線解碼器 37:源極線解碼器 38:差分求和器 39:激發函數電路 210:記憶體胞元 310:記憶體胞元 410:記憶體胞元 510:記憶體胞元 610:三閘極記憶體胞元 710:記憶體胞元 1100:神經元VMM陣列 1101:記憶體陣列 1102:參考陣列 1103:控制閘極線 1104:抹除閘極線 1200:神經元VMM陣列 1201:參考陣列 1202:參考陣列 1203:記憶體陣列 1214:二極體連接之貫穿多工器 1300:神經元VMM陣列 1301:參考陣列 1302:參考陣列 1303:記憶體陣列 1400:神經元VMM陣列 1401:參考陣列 1402:參考陣列 1403:記憶體陣列 1404:串疊電晶體 1405:多工器 1412:二極體連接之貫穿多工器 1500:神經元VMM陣列 1501:參考陣列 1502:參考陣列 1503:記憶體陣列 1514:多工器 1600:長短期記憶體(LSTM) 1601:胞元 1700:LSTM胞元 1701:S型函數構件 1702:S型函數構件 1703:S型函數構件 1704:雙曲正切構件 1705:雙曲正切構件 1706:乘法器構件 1707:乘法器構件 1708:乘法器構件 1709:加法構件 1800:LSTM胞元 1801:VMM陣列 1802:激發電路區塊 1900:LSTM胞元 1901:VMM陣列 1902:S型功能區塊/激發電路區塊 1903:乘法器構件 1904:暫存器 1905:暫存器 1906:暫存器 1907:暫存器 1908:加法構件 1909:多工器 1910:多工器 2000:GRU(閘控循環單元) 2001:胞元 2002:胞元 2003:胞元 2004:胞元 2100:GRU胞元 2101:S型函數構件 2102:S型函數構件 2103:雙曲正切構件 2104:乘法器構件 2105:乘法器構件 2106:乘法器構件 2107:加法構件 2108:互補構件 2200:LSTM胞元 2201:VMM陣列 2202:激發函數區塊 2300:GRU胞元 2301:VMM陣列 2302:激發函數區塊 2303:乘法器構件 2304:多工器 2305:加法構件 2306:暫存器 2307:暫存器 2308:暫存器 2309:互補構件 2400:神經元VMM陣列 2500:神經元VMM陣列 2600:神經元VMM陣列 2700:神經元VMM陣列 2800:神經元VMM陣列 2900:神經元VMM陣列 2901-1:位元線控制閘極 2901-2:位元線控制閘極 2901-(N-1):位元線控制閘極 2901-N:位元線控制閘極 3000:神經元VMM陣列 3100:神經元VMM陣列 3200:VMM系統 3201:VMM陣列 3202:低電壓列解碼器 3203:高電壓列解碼器 3204:參考胞元低電壓列解碼器 3205:位元線多工器 3206:控制邏輯 3207:類比電路系統 3208:神經元輸出區塊 3209:輸入VMM電路區塊 3210:預解碼器 3211:測試電路 3212:抹除-程式化控制邏輯EPCTL 3213:類比及高電壓產生電路系統 3214:位元線PE驅動器 3215:冗餘陣列 3216:冗餘陣列 3217:NVR扇區 3218:參考扇區 3300:類比神經記憶體系統 3301a:巨型區塊 3301b:巨型區塊 3301c:巨型區塊 3301d:巨型區塊 3301e:巨型區塊 3301f:巨型區塊 3301g:巨型區塊 3301h:巨型區塊 3302a:神經元輸出區塊 3302b:神經元輸出區塊 3302c:神經元輸出區塊 3302d:神經元輸出區塊 3302e:神經元輸出區塊 3302f:神經元輸出區塊 3302g:神經元輸出區塊 3302h:神經元輸出區塊 3303a:輸入電路區塊 3303b:輸入電路區塊 3303c:輸入電路區塊 3303d:輸入電路區塊 3303e:輸入電路區塊 3303f:輸入電路區塊 3303g:輸入電路區塊 3303h:輸入電路區塊 3304:系統控制區塊 3305:類比低電壓區塊 3306:高電壓區塊 3333:神經記憶體子系統 3400:積分雙混合斜率類比至數位轉換器(ADC) 3401:積分運算放大器 3402:積分電容器 3404:電流 3405:輸出/數位脈衝 3406:輸出神經元電流/記憶體陣列電流 3407:神經元電流/參考電流 3408:開關 3410:波形 3411:信號 3412:波形 3413:信號 3420:計數器 3421:計數值 3440:及閘 3441:參考時脈 3442:脈衝串 3500:積分雙混合斜率ADC 3501:積分運算放大器 3502:積分電容器 3503:參考電流 3504:神經元電流 3505:開關 3506:輸出 3507:參考時脈 3508:及閘 3509:脈衝串 3510:計數器 3511:計數值 3512:波形 3513:信號 3514:波形 3515:波形 3516:信號 3517:波形 3600:方法 3650:方法 3670:時序控制電路 3700:脈衝至電壓轉換器 3701:參考電流產生器 3702:電容器 3703:開關 3800:電流至電壓轉換器 3801:電流產生器 3802:可變電阻器 3900:電流至電壓轉換器 3901:運算放大器 3902:電容器 3903:開關 3904:開關 3905:神經元電流 4000:電流至對數電壓轉換器 4001:記憶體胞元 4002:開關 4003:電流源 4100:電流至對數電壓轉換器 4101:記憶體胞元 4102:開關 4103:神經元電流 4200:數位資料至電壓轉換器 4201:電容器 4202:可調整電流源 4203:開關 4300:數位資料至電壓轉換器 4301:可變電阻器 4302:可調整電流源 4303:開關 4400:參考陣列 4500:數位比較器 4600:轉換器 4700:類比比較器 4800:轉換器 4900:輸出電路 4901:激發電路 4902:電流至脈衝轉換器 5010:激發映射單元 5200:電荷求和器 5201:電流源 5202:開關 5203:採樣保持(S/H)電容器 5300:電流求和器 5301:電流源 5302:開關 5303:開關 5304:開關 5305:開關 5400:數位求和器 5500:數位位元至脈衝寬度轉換器 5501:二進位計數器 5510:列控制邏輯 5520:波形 5600:功率管理方法 5601:步驟 5602:步驟 5603:步驟 5700:功率管理方法 5701:步驟 5702:步驟 5703:步驟 5800:功率管理方法 5802:步驟 BL0:位元線 BL1:位元線 BL2:位元線 BL3:位元線 BLN:位元線 BLR0:端子 BLR1:端子 BLR2:端子 BLR3:端子 c(t):胞元狀態向量 c(t-1):胞元狀態向量 c0:胞元狀態向量 c1:胞元狀態向量 C1:層 c2:胞元狀態向量 C2:層 c3:胞元狀態向量 C3:層 CB1:第一突觸 CB2:突觸 CB3:突觸 CB4:突觸 CG0:電壓輸入/控制閘極/控制閘極線 CG1:電壓輸入/控制閘極/控制閘極線 CG2:電壓輸入/控制閘極/控制閘極線 CG3:電壓輸入/控制閘極/控制閘極線 CGM :控制閘極線 DOUT:輸出 EG0:抹除閘極 EG1:抹除閘極 h(t):輸出向量 h(t-1):輸出向量 h0:輸出向量 h1:輸出向量 h2:輸出向量 h3:輸出向量 INPUT0:輸入 INPUT1:輸入 INPUT2:輸入 INPUT3:輸入 INPUTM:輸入 INPUTN:輸入 Inputx:輸入 OUTPUT1:輸出 OUTPUT2:輸出 OUTPUT3:輸出 OUTPUT4:輸出 OUTPUTN:輸出 P1:激發函數 P2:激發函數 S0:輸入層 S1:層 S2:層 S3:層 SL0:源極線 SL1:源極線 tmeas:時段 tref:固定時間段 WL0:電壓輸入/字線 WL1:電壓輸入/字線 WL2:電壓輸入/字線 WL3:電壓輸入/字線 WLM:字線 WLA0:字線 WLA1:字線 WLA2:字線 WLA3:字線 WLB0:字線 WLB1:字線 WLB2:字線 WLB3:字線 x0:輸入向量 x1:輸入向量 x2:輸入向量 x3:輸入向量 x(t):輸入向量
圖1為例示先前技術人工神經網路之圖式。
圖2描繪先前技術分離閘式快閃記憶體胞元。
圖3描繪另一先前技術分離閘式快閃記憶體胞元。
圖4描繪另一先前技術分離閘式快閃記憶體胞元。
圖5描繪另一先前技術分離閘式快閃記憶體胞元。
圖6描繪另一先前技術分離閘式快閃記憶體胞元。
圖7描繪先前技術堆疊閘極快閃記憶體胞元。
圖8為例示利用一或多個非揮發性記憶體陣列之例示性人工神經網路之不同層級的圖式。
圖9為例示向量乘矩陣乘法系統之方塊圖。
圖10為例示利用一或多個向量乘矩陣乘法系統之例示性人工神經網路的方塊圖。
圖11描繪向量乘矩陣乘法系統之另一具體例。
圖12描繪向量乘矩陣乘法系統之另一具體例。
圖13描繪向量乘矩陣乘法系統之另一具體例。
圖14描繪向量乘矩陣乘法系統之另一具體例。
圖15描繪向量乘矩陣乘法系統之另一具體例。
圖16描繪先前技術長短期記憶系統。
圖17描繪用於長短期記憶系統中之例示性胞元。
圖18描繪圖17之例示性胞元的具體例。
圖19描繪圖17之例示性胞元的另一具體例。
圖20描繪先前技術閘控循環單元系統。
圖21描繪用於閘控循環單元系統中之例示性胞元。
圖22描繪圖21之例示性胞元的具體例。
圖23描繪圖21之例示性胞元的另一具體例。
圖24描繪向量乘矩陣乘法系統之另一具體例。
圖25描繪向量乘矩陣乘法系統之另一具體例。
圖26描繪向量乘矩陣乘法系統之另一具體例。
圖27描繪向量乘矩陣乘法系統之另一具體例。
圖28描繪向量乘矩陣乘法系統之另一具體例。
圖29描繪向量乘矩陣乘法系統之另一具體例。
圖30描繪向量乘矩陣乘法系統之另一具體例。
圖31描繪向量乘矩陣乘法系統之另一具體例。
圖32描繪VMM系統。
圖33描繪快閃類比神經記憶體系統。
圖34A描繪積分類比至數位轉換器。
圖34B描繪圖34A之積分類比至數位轉換器之電壓特性。
圖35A描繪積分類比至數位轉換器。
圖35B描繪圖35A之積分類比至數位轉換器之電壓特性。
圖36A及圖36B描繪圖34A及圖35A之模數轉換器之操作之實施例的波形。
圖36C描繪時序控制電路。
圖37描繪脈衝至電壓轉換器。
圖38描繪電流至電壓轉換器。
圖39描繪電流至電壓轉換器。
圖40描繪電流至對數電壓轉換器。
圖41描繪電流至對數電壓轉換器。
圖42描繪數位資料至電壓轉換器。
圖43描繪數位資料至電壓轉換器。
圖44描繪參考陣列。
圖45描繪數位比較器。
圖46描繪轉換器及數位比較器。
圖47描繪類比比較器。
圖48描繪轉換器及類比比較器。
圖49描繪輸出電路。
圖50描繪在數位化之後激發之輸出的態樣。
圖51描繪在數位化之後激發之輸出的態樣。
圖52描繪電荷求和器電路。
圖53描繪電流求和器電路。
圖54描繪數位求和器電路。
圖55A及圖55B分別描繪數位位元至脈衝列轉換器及波形。
圖56描繪功率管理方法。
圖57描繪另一功率管理方法。
圖58描繪另一功率管理方法。
C1:層
C2:層
C3:層
CB1:第一突觸
CB2:突觸
CB3:突觸
CB4:突觸
P1:激發函數
P2:激發函數
S0:輸入層
S1:層
S2:層
S3:層

Claims (60)

  1. 一種向量乘矩陣乘法系統，其包含：一非揮發性記憶體胞元陣列，其配置成列及行，各個非揮發性記憶體胞元包含一浮動閘極、一位元線端子、一字線端子、一控制閘極端子及一源極線端子；一輸入區塊，其耦接至該陣列以用於在一向量矩陣乘法器操作期間接收一或多個輸入脈衝、將該一或多個輸入脈衝轉換成一類比電壓且將該類比電壓施加至該陣列中耦接至一列非揮發性記憶體胞元之字線端子的一字線或耦接至一列非揮發性記憶體胞元之控制閘極端子的一控制閘極線；及一輸出區塊，其耦接至該陣列以用於回應於由該陣列中之一或多條位元線在該向量矩陣乘法器操作期間汲取之一神經元電流而產生一組數位位元，該一或多條位元線中之每一者耦接至一行非揮發性記憶體胞元之位元線端子。
  2. 如請求項1之向量乘矩陣乘法系統，其中，該組數位位元係在汲取該神經元電流之一時段之後產生。
  3. 如請求項1之向量乘矩陣乘法系統，其中，該輸出區塊包含：一第一運算放大器，其包含一反相輸入端子、一非反相輸入端子及一輸出端子；一參考電流源，其用於在一輸出處產生一參考電流；一第一開關，其將該參考電流源之該輸出選擇性地耦接至該第一運算 放大器之該反相輸入端子；一第二開關，其將來自該一或多條位元線之該神經元電流選擇性地耦接至該第一運算放大器之該反相輸入端子；一電容器，其耦接於該第一運算放大器之該反相輸入端子與該第一運算放大器之該輸出端子之間；一第三開關，其選擇性地耦接該第一運算放大器之該反相輸入端子及該第一運算放大器之該輸出端子；及一第二運算放大器，其包含用於接收該第一運算放大器之輸出的一非反相輸入端子、一反相輸出端子及用於回應於該神經元電流而產生一數位脈衝之一輸出端子。
  4. 如請求項3之向量乘矩陣乘法系統，其進一步包含經配置以接收該第二運算放大器之輸出的一閘極及用於產生一系列脈衝之一時脈。
  5. 如請求項4之向量乘矩陣乘法系統，其進一步包含一計數器，該計數器用於對由該閘極輸出之該系列脈衝進行計數以用於產生包含該等數位位元之一計數值。
  6. 如請求項1之向量乘矩陣乘法系統，其中，該輸出區塊包含：一運算放大器，其包含一反相輸入端子、一非反相輸入端子及一輸出端子；一參考電流源，其用於自耦接至該運算放大器之該非反相輸入端子的一節點汲取一參考電流； 一電容器，其耦接於該運算放大器之該非反相輸入端子與接地之間；一開關，其將該運算放大器之非反相輸入選擇性地耦接至一偏壓電壓源；及一邏輯電路，其耦接至該運算放大器之輸出；其中該神經元電流經提供至該運算放大器之該非反相輸入，且該一或多個脈衝由該邏輯電路提供。
  7. 如請求項1之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含一單脈衝。
  8. 如請求項1之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含一系列脈衝。
  9. 如請求項1之向量乘矩陣乘法系統，其中，該輸入區塊包含一數位至類比轉換器。
  10. 如請求項9之向量乘矩陣乘法系統，其中，該數位至類比轉換器包含一脈衝至電壓轉換器。
  11. 如請求項1之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一分離閘極快閃記憶體胞元。
  12. 如請求項1之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一堆疊閘極快閃記憶體胞元。
  13. 一種向量乘矩陣乘法系統，其包含：一非揮發性記憶體胞元陣列，其配置成列及行，各個非揮發性記憶體 胞元包含一浮動閘極、一位元線端子、一字線端子、一控制閘極端子及一源極線端子；一輸入區塊，其耦接至該陣列以用於在一向量矩陣乘法器操作期間接收一第一組數位位元且將該第一組數位位元轉換成一類比電壓且將該類比電壓施加至該陣列中耦接至一列非揮發性記憶體胞元之字線端子的一字線或耦接至一列非揮發性記憶體胞元之控制閘極端子的一控制閘極線；及一輸出區塊，其耦接至該陣列以用於回應於由該陣列中之一或多條位元線在該向量矩陣乘法器操作期間汲取之神經元電流而產生一第二組數位輸出位元，該一或多條位元線中之每一者耦接至一行非揮發性記憶體胞元之位元線端子。
  14. 如請求項13之向量乘矩陣乘法系統，其中，該輸出區塊包含：一積分類比至數位轉換器，其用於回應於該神經元電流而產生一輸出脈衝；及邏輯，其用於將該輸出脈衝轉換成一脈衝串且對該脈衝串中之脈衝進行計數以產生該等數位輸出位元。
  15. 如請求項13之向量乘矩陣乘法系統，其中，該輸入區塊包含：一數位至類比轉換器。
  16. 如請求項15之向量乘矩陣乘法系統，其中，該數位至類比轉換器包含一數位資料至電壓轉換器。
  17. 如請求項13之向量乘矩陣乘法系統，其中，該非揮發 性記憶體胞元陣列中之每一非揮發性記憶體胞元為一分離閘極快閃記憶體胞元。
  18. 如請求項13之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一堆疊閘極快閃記憶體胞元。
  19. 如請求項13之向量乘矩陣乘法系統，其中，該輸出區塊包含一電路，該電路用於使用一映射函數或映射表將一或多個數位脈衝映射至一組數位位元。
  20. 如請求項19之向量乘矩陣乘法系統，其中，該映射函數或該映射表各自模擬一S型函數。
  21. 如請求項19之向量乘矩陣乘法系統，其中，該映射函數或該映射表各自模擬一雙曲正切函數。
  22. 如請求項19之向量乘矩陣乘法系統，其中，該映射函數或該映射表各自模擬一線性整流函數。
  23. 如請求項19之向量乘矩陣乘法系統，其中，該映射函數或該映射表各自模擬一激發函數。
  24. 如請求項19之向量乘矩陣乘法系統，其中，該映射函數或該映射表量化該等數位脈衝。
  25. 如請求項19之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一分離閘極快閃記憶體胞元。
  26. 如請求項19之向量乘矩陣乘法系統，其中，該非揮發 性記憶體胞元陣列中之每一非揮發性記憶體胞元為一堆疊閘極快閃記憶體胞元。
  27. 一種向量乘矩陣乘法系統，其包含：一非揮發性記憶體胞元陣列，其配置成列及行，各個非揮發性記憶體胞元包含一浮動閘極、一位元線端子、一字線端子、一控制閘極端子及一源極線端子；一輸入區塊，其耦接至該陣列以用於接收包含一或多個輸入脈衝之一輸入且用於在一向量矩陣乘法器操作期間將該輸入施加至該陣列中耦接至一列或一行非揮發性記憶體胞元之一輸入線；及一輸出區塊，其耦接至來自該陣列之一輸出線以用於回應於在該向量矩陣乘法器操作期間該輸出線上之一輸出而產生一組數位位元。
  28. 如請求項27之向量乘矩陣乘法系統，其中，該輸出為電流。
  29. 如請求項27之向量乘矩陣乘法系統，其中，該輸出為電壓。
  30. 如請求項27之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之位元線端子的一位元線。
  31. 如請求項27之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之源極線端子的一源極線。
  32. 如請求項27之向量乘矩陣乘法系統，其中，該輸出線 為耦接至該陣列中之複數個非揮發性記憶體胞元之字線端子的一字線。
  33. 如請求項27之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之控制閘極端子的一控制閘極線。
  34. 如請求項27之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含與神經元電流成正比之一單脈衝。
  35. 如請求項27之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含一系列脈衝，其中該系列脈衝中之脈衝之數目與神經元電流成正比。
  36. 如請求項27之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一分離閘極快閃記憶體胞元。
  37. 如請求項27之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一堆疊閘極快閃記憶體胞元。
  38. 一種向量乘矩陣乘法系統，其包含：一非揮發性記憶體胞元陣列，其配置成列及行，各個非揮發性記憶體胞元包含一浮動閘極、一位元線端子、一字線端子、一控制閘極端子及一源極線端子；一輸入區塊，其耦接至該陣列以用於接收包含一或多個輸入脈衝之一輸入且用於在一向量矩陣乘法器操作期間將該輸入施加至該陣列中耦接至一列或一行非揮發性記憶體胞元之一輸入線；及 一輸出區塊，其耦接至來自該陣列之一輸出線。
  39. 如請求項38之向量乘矩陣乘法系統，其中，該輸出區塊回應於在該向量矩陣乘法器操作期間該輸出線上之一輸出而產生一組數位位元。
  40. 如請求項38之向量乘矩陣乘法系統，其中，該輸出線輸出一電流信號。
  41. 如請求項38之向量乘矩陣乘法系統，其中，該輸出線輸出一電壓信號。
  42. 如請求項38之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之位元線端子的一位元線。
  43. 如請求項38之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之源極線端子的一源極線。
  44. 如請求項38之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之字線端子的一字線。
  45. 如請求項38之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之控制閘極端子的一控制閘極線。
  46. 如請求項38之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含與神經元電流成正比之一單脈衝。
  47. 如請求項38之向量乘矩陣乘法系統，其中，該一或多 個輸入脈衝包含一系列脈衝，其中該系列脈衝中之脈衝之數目與神經元電流成正比。
  48. 如請求項38之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一分離閘極快閃記憶體胞元。
  49. 如請求項38之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一堆疊閘極快閃記憶體胞元。
  50. 一種向量乘矩陣乘法系統，其包含：一非揮發性記憶體胞元陣列，其配置成列及行，各個非揮發性記憶體胞元包含一浮動閘極、一位元線端子、一字線端子、一控制閘極端子及一源極線端子；一輸入區塊，其耦接至該陣列以用於接收包含數位輸入位元之一輸入且用於在一向量矩陣乘法器操作期間將該輸入施加至該陣列中耦接至一列非揮發性記憶體胞元或一行非揮發性記憶體胞元之一輸入線；及一輸出區塊，其耦接至來自該陣列之一輸出線且用於在該向量矩陣乘法器操作期間產生一或多個脈衝。
  51. 如請求項50之向量乘矩陣乘法系統，其中，該輸出線輸出一電流信號。
  52. 如請求項50之向量乘矩陣乘法系統，其中，該輸出線輸出一電壓信號。
  53. 如請求項50之向量乘矩陣乘法系統，其中，該輸出線 為耦接至該陣列中之複數個非揮發性記憶體胞元之位元線端子的一位元線。
  54. 如請求項50之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之源極線端子的一源極線。
  55. 如請求項50之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之字線端子的一字線。
  56. 如請求項50之向量乘矩陣乘法系統，其中，該輸出線為耦接至該陣列中之複數個非揮發性記憶體胞元之控制閘極端子的一控制閘極線。
  57. 如請求項50之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含與神經元電流成正比之一單脈衝。
  58. 如請求項50之向量乘矩陣乘法系統，其中，該一或多個輸入脈衝包含一系列脈衝，其中該系列脈衝中之脈衝之數目與神經元電流成正比。
  59. 如請求項50之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一分離閘極快閃記憶體胞元。
  60. 如請求項50之向量乘矩陣乘法系統，其中，該非揮發性記憶體胞元陣列中之每一非揮發性記憶體胞元為一堆疊閘極快閃記憶體胞元。
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