JP7465797B2 - リザーバー計算機 - Google Patents

Description

本発明は、リザーバー計算機に関する。

国内外で、老朽化したインフラ設備、工場の機器、配管などのメンテナンスが課題になっている。人手不足から、これらの設備や機器の異常や異常の予兆を検知したり、寿命を予測したりすることが重要になっている。設備や機器の異常や予兆を検知するためには、振動センサやガスセンサなどを設備や機器、あるいは、それらの周辺の環境に取り付けて、時系列のセンシング信号を取得し、それに、時系列処理用のＡＩ（Artificial Intelligence）を適用することが有効と考えらえる。

近年、ディープラーニングによるＡＩの進展がめざましい。時系列信号用のディープラーニングとして、ＲＮＮ（Recurrent neural network）やＬＳＴＭ（Long short-term memory）などが知られている。これらは、音声認識や翻訳に有効に適用されているが、従来から、学習に工夫を必要としており、設備や機器のごくわずかな異常や予兆を検知できるＡＩを実現するのは、容易でなかった。

一方、時系列信号用のＡＩとして、脳を模倣したリザーバー計算も知られている。リザーバー計算は、脳を模倣したニューロモルフィック計算の一種である。リザーバー計算機は、リザーバー部と出力層により構成される。リザーバー部は、ランダムな重みで互いに結合された多数のニューロン回路から構成され、各ニューロン回路は、他のニューロン回路の出力や自分の出力にもとづいて、出力を更新する。また、出力層は、リザーバー部の各ニューロン回路の出力を受け、積和演算を行うことで、ＡＩの結果を得て出力する。

ＲＮＮやＬＳＴＭなどのディープラーニングの場合は、ＢＰＴＴ（Backpropagation through time）などにより、過去にさかのぼった各時間帯の状態を取り入れて学習する必要があるため、時系列信号に対する高い精度のタスクを学習させるのは容易ではない。しかし、リザーバー計算では、一層の出力層のパラメータだけを学習すればよいため、異常や予兆の検知を高い精度で実行できるＡＩを実現できると期待される。

従来のリザーバー計算機としては、例えば、特許文献１で、デジタル回路によるリザーバー計算機が示されている。また、ＦＰＧＡ（Field Programable Gate Array）を用いたリザーバー計算機のデジタル回路実装技術が知られている。

特開2018－67913号公報

しかし、従来のデジタル回路によるリザーバー計算機の実装は、高精度の演算を行えるものの、消費電力は大きい。そのため、高い精度の時系列ＡＩを実装する場合、バッテリー動作が困難になるほど消費電力が大きくなるという課題がある。

一方、従来より、いわゆる物理リザーバー計算も知られている。物理リザーバー計算機は、光やスピンなどによる物理現象を有効に活用した効率のよいリザーバー計算機であるが、計算機の小型化や低コスト化などに関して課題がある。

これらに対して、リザーバー計算機をアナログ集積回路を用いて実装できれば、低消費電力化、小型化、低コスト化を同時に実現できると考えられる。しかしながら、アナログ集積回路を用いるリザーバー計算機の場合、アナログ回路やアナログデジタル変換回路の雑音により、タスクの精度が劣化する。そのため、これらの雑音を十分に低減する必要があるが、雑音を低減しようとすると回路の実装面積が大きくなり、必要な数のニューロン回路を実装できないため、やはり、タスクの精度が劣化する。このように、アナログ集積回路を用いたリザーバー計算機には、精度面での課題がある。

そこで、本発明の課題は、アナログ集積回路を用いたリザーバー計算機において、精度を維持しつつ回路の実装面積の低減を実現することにある。

本発明の好ましい一側面は、複数のニューロン回路を備えるリザーバー部と、出力層を備えるリザーバー計算機である。前記ニューロン回路は、複数の入力と、アナログ出力と、デジタル出力を備える。前記複数の入力の各々には、他のいずれかのニューロン回路の前記アナログ出力、または、自らの前記アナログ出力、または、外部からのアナログ入力信号が供給される。前記ニューロン回路は、容量回路、アンプ、容量メモリ回路、バッファ回路、アナログデジタル変換回路を備える。前記容量回路は、前記複数の入力と単一の出力の間に複数の容量を備え、前記アンプとともに、前記複数の入力に供給されたアナログ信号に対する積和演算を行う。前記アンプの飽和特性を用いて、前記積和演算の結果に対して非線形演算を行う。前記容量メモリ回路は、それぞれが保持用の容量とスイッチを備えたレーンを２つ備えている。前記レーンのそれぞれは、前記アンプが出力する前記非線形演算の結果をサンプリングして、前記保持用の容量に電荷として保持するサンプリングと、保持された電荷にもとづく電圧を、前記バッファ回路に供給する電圧供給が可能である。前記容量メモリ回路は、２つの前記レーンの前記サンプリングと前記電圧供給の役割を交互に切り換える。前記バッファ回路の出力は、前記ニューロン回路の前記アナログ出力である。前記アナログデジタル変換回路は、前記バッファ回路の出力に対して、アナログデジタル変換を行い、前記アナログデジタル変換の結果が、前記ニューロン回路の前記デジタル出力である。前記デジタル出力は、前記出力層に入力され、前記出力層が計算結果を出力する。

アナログ集積回路を用いたリザーバー計算機において、精度を維持しつつ回路の実装面積の低減を実現することができる。

第一の実施例のリザーバーニューロン回路を説明するブロック図面である。 第一の実施例の容量アレー回路部を説明する回路図面である。 第一の実施例の容量メモリ部を説明する回路図面である。 第一の実施例のリザーバー計算機全体を説明するブロック図面である。 第二の実施例を説明するブロック図面である。 第二の実施例の容量アレー回路部を説明する回路図面である。 第三の実施例を説明するブロック図面である。 第四の実施例を説明するブロック図面である。 第五の実施例を説明する回路図面である。 第六の実施例を説明するブロック図面である。 第六の実施例の減衰回路を説明する回路図面である。

実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。

以下に説明する実施例の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。

同一あるいは同様な機能を有する要素が複数ある場合には、同一の符号に異なる添字を付して説明する場合がある。ただし、複数の要素を区別する必要がない場合には、添字を省略して説明する場合がある。

本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。

図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。

本明細書で引用した刊行物、特許および特許出願は、そのまま本明細書の説明の一部を構成する。

本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。

以下の実施例で説明される代表例は、アナログ集積回路によるリザーバー部とデジタル集積回路による出力層を備えるリザーバー計算機である。リザーバー部はニューロン回路を複数備えており、ニューロン回路は、容量アレー、スイッチアレー、アンプを用いて実装する。ニューロン回路の入力信号に対する容量アレーを用いた積和動作と、アンプの飽和特性にともなう非線形動作により、アナログ電圧を生成する。このアナログ電圧を、アンプに後続する容量メモリに電荷として保持し、保持された電荷にもとづく電圧を、他のニューロン回路や自らに入力するとともに、アナログデジタル変換によりデジタル値に変換して出力層に入力する。さらなる手段として、アナログデジタル変換は、容量アレーとアンプを流用し、サイクリック型、または、逐次比較型の変換を行うことで回路面積を圧縮する。また、アナログデジタル変換のデジタル補正を、容量アレーとアンプを流用して生成した電圧を用いて行う。

第一の実施例を、図１から図４を用いて説明する。
図１は、実施例のリザーバー計算機におけるリザーバー部のニューロン回路の構成を示している。ニューロン回路はアナログ集積回路により実装している。例えばＦＰＧＡなどの半導体技術を適用した回路を利用できる。また、電源ラインやグランドの雑音への耐性を高める目的と、信号振幅を２倍にして信号対雑音比を良くする目的で、差動回路として実装している。ただし、条件によっては、差動構成としなくてもよい場合もある。

容量アレー回路部（ＣＡＰＡＲＹ）１０１には複数のアナログ差動信号が入力される。入力信号は、他のニューロン回路のアナログ出力信号や、自らのアナログ出力信号や、外部からのアナログ入力信号である。入力信号の数には制限はないが、本実施例では、例えば、３つの差動信号（ＩＮＰ１，ＩＮＮ１）、（ＩＮＰ２，ＩＮＮ２）、（ＩＮＰ３，ＩＮＮ３）が容量アレー回路部１０１に入力される。

容量アレー回路部１０１は積和演算を行う。容量アレー回路部１０１の出力は、非線形アンプ（ＮＬＡ）１０２に入力される。非線形アンプ１０２は一般的な差動アンプであり、小さな入力電圧に対しては線形に増幅するが、入力電圧が大きくなるにつれて、アンプの飽和特性により、出力電圧の増加はゆるやかになる。つまり、非線形な増幅を行う。

非線形アンプ１０２の差動出力は、後続する容量メモリ部１０３、１０４により、電荷として保持される。さらに、前記保持された電荷にもとづく差動電圧は、バッファ１０５を介して出力される。

バッファ１０５は、容量メモリ部１０３、１０４からの差動出力と同じ差動出力（ただし直流レベルは異なってもよい）を出力する。バッファ１０５により、容量メモリ部１０３、１０４を直接容量アレー回路部１０１に接続することを避けることができる。容量メモリ部１０３、１０４の容量と容量アレー回路部１０１の容量が直接接続されると、容量中の電荷が分配されてしまう。バッファ１０５の入力インピーダンスを無限大とすれば、容量メモリ部１０３、１０４が理想的に電荷を保持することができる。

バッファ１０５の差動出力（ＡＯＰ，ＡＯＮ）は、ニューロン回路のアナログ出力であり、他のニューロン回路や自らに入力される。同時に、バッファ１０５の差動出力電圧は、アナログデジタル変換回路１０６によりデジタル値（ＤＯ）に変換され、ニューロン回路のデジタル出力として出力され、出力層に入力される。なお、アナログデジタル変換回路１０６は、変換誤差を低減するために、十分に高い有効ビット数（ENOB: Effective number of bits）が必要である。

図２は、容量アレー回路部１０１の構成を示している。図１と同様に、３つの差動信号が入力される場合の例である。差動信号（ＩＮＰ１，ＩＮＮ１）は、容量２０１、２０２に入力され、差動信号（ＩＮＰ２，ＩＮＮ２）は、容量２０３、２０４に入力され、差動信号（ＩＮＰ３，ＩＮＮ３）は、容量２０５、２０６に入力される。

各容量には、スイッチ２０７から２１２を介して、差動信号が入力される。また、各容量の入力側は、スイッチ２１３から２１８により、直流電圧ＶＣＭ１に接続できる。また、各容量の出力側は短絡され、スイッチ２１９、２２０により、直流電圧ＶＣＭ２に接続できる。

リザーバー計算機の演算中は、スイッチ２０７から２１２を常時オンに、スイッチ２１３から２１８とスイッチ２１９、２２０を常時オフにしておく。アナログデジタル変換回路やスイッチトキャパシタ回路のような容量へのサンプリング動作は行わない。スイッチ２０７から２１２をオンオフするサンプリング動作を行うと、サンプリング雑音が生じるため、これを低減するには、大きな容量値の容量が必要となり、回路の小型化を阻害する。つまり、本実施例の容量アレー回路部１０１は、離散時間動作にせず、連続時間動作にすることで、サンプリング雑音の発生を回避している。

容量アレー回路部１０１の差動出力ノードには、各差動入力信号に対する積和演算結果（すなわち、各入力信号にそれぞれの重み係数を乗算し、それらの乗算結果の総和を求めた結果と等価な出力信号）が生成される。

差動入力信号（ＩＮＰ１，ＩＮＮ１）に対する重み係数は、容量２０１、２０２の容量値で設定する。また、差動入力信号（ＩＮＰ２，ＩＮＮ２）に対する重み係数は、容量２０３、２０４の容量値で設定する。差動入力信号（ＩＮＰ３，ＩＮＮ３）に対する重み係数は、容量２０５、２０６の容量値で設定する。重み係数は、例えば設計時にランダムに定めて設定し、その後は変更しないでよい。

なお、積和演算の重み係数の値を、さらに一律に大きくする必要がある場合には、後続する非線形アンプ１０２の利得により大きくすることができる。すなわち、ニューロン回路の積和演算の重み係数値は、容量アレー回路部１０１における積和演算の重み係数値に、非線形アンプ１０２の利得を乗算した値で設定することができる。

なお、容量の代わりに抵抗を用いて積和演算を実装する場合は、抵抗の雑音が問題となる。抵抗の雑音を低減するために、抵抗値を小さくすると、バッファ１０５の負荷が重くなるため、バッファ１０５の消費電力が大きくなり、アナログ集積回路で実装する電力面でのメリットが、弱くなってしまう。したがって、前記の通り、容量を用いた積和演算を行うことが望ましい。

なお、出力ノードに保持される電荷の総和（すなわち、容量の電荷の総和）を一定に保つことが、積和演算の安定動作や精度確保のために必要である。出力ノードは、非線形アンプ１０２の入力に接続されているため、非線形アンプ１０２は、入力インピーダンスがハイインピーダンス（または、容量性のインピーダンス）の構成とする。

例えば、一般的な差動アンプであるソース接地型差動アンプは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ対のゲートを入力とするため、入力インピーダンスがハイインピーダンスであり、適している。しかしながら、それでも、ＭＯＳトランジスタのゲートリークなどの要因で、出力ノードにリーク電流が生じ、出力ノードに保持される電荷の総和が時間とともに徐々に変化する。

そのため、前記スイッチ２０７から２１２とスイッチ２１９、２２０を、同時にオンにして容量２０１～２０６に電荷をチャージし、その後オフにすることで、出力ノードに保持される電荷の総和をリセットする。リセットされる電荷の総和は、前記ＶＣＭ１、ＶＣＭ２に依存する。例えば、ＶＣＭ１をバッファ１０５の出力同相電圧（すなわち、出力直流電圧レベル）と等しく選ぶと、容量アレー回路部１０１の出力、すなわち、非線形アンプ１０２の入力の同相電圧（直流電圧レベル）は、ＶＣＭ２程度となる。したがって、例えば、ＶＣＭ１をバッファ１０５の出力同相電圧（出力直流電圧レベル）の設計値程度に選び、ＶＣＭ２を非線形アンプ１０２の入力同相電圧（入力直流電圧レベル）の設計値程度に選ぶとよい。

前記のリセット動作は、リークの程度により必要な任意のタイミングで行えばよい。リザーバー計算機の演算中は、リークにより、前記電荷の総和が少しずつ減少、または、増加するため、電荷の総和が許容範囲を逸脱したタイミング、すなわち、タスク精度に影響が出る程度となるタイミングにおいて、リセット動作を行う。タイミングは例えば実験により必要なタイミングを調べ、予め定めておけばよい。リセット動作中は、リザーバー計算機の演算を行えないため、計算を一時的に中断し、リセット後に、計算を再開する。

スイッチ２１９、２２０は、前記の通り、リセット動作に必要であるが、それ自体がリークの要因にもなる。すなわち、リザーバー計算機の演算中は、スイッチ２１９、２２０はオフになっているが、スイッチはＭＯＳトランジスタにより実装するため、ＭＯＳトランジスタのサブスレショルドリーク電流により、前記電荷の総和を変化させる。このようなリークが少ないほど、リセット動作の頻度を減らせるため、一つのリセット動作から次のリセット動作までの連続的な演算期間が長くなる。したがって、時系列信号に対するタスクをより長く連続的に実行できる。例えば、スイッチ２１９、２２０を、他のスイッチ２０７～２１２などよりしきい値電圧の高いＭＯＳトランジスタを用いて実装することで、リーク電流を低減し、連続的な演算期間を長くしてもよい。

スイッチ２０７から２１２は、リセット動作時にオフにすることで、差動入力信号をアイソレーションする。リザーバー計算機の演算中は、入力信号を各容量に入力するために、スイッチ２０７から２１２をオンにしているため、これらのスイッチのオン抵抗による熱雑音の影響を低減する必要がある。したがって、スイッチを実装するＭＯＳトランジスタのゲート幅を必要な程度に大きくして、オン抵抗を小さくする。これに加えて、前記の通りサンプリング動作を行わないことで、スイッチ２０７から２１２に起因する熱雑音の影響を低減できる。

図３に、容量メモリ部１０３の構成を示す（容量メモリ部１０４の構成も同一である）。図のように、容量メモリ部は、一つの容量と２つのスイッチを「Ｔ字型」に配置した構成を２レーン備える。すなわち、第一のレーンは、容量３０１、スイッチ３０２、３０３により構成され、第二のレーンは、容量３０４、スイッチ３０５、３０６により構成される。

２つのレーンのうちの一方は、非線形アンプ１０２の出力電圧をサンプリングして、電荷として保持するために、もう一方は、保持された電荷にもとづく電圧を、バッファ１０５の入力に供給するために、使用される。２つのレーンが、たとえば１クロックごとにスイッチを切り替えて役割を交代することにより、容量メモリ部１０３は入力信号をいったん保持する機能を奏する。

第一のレーンがサンプリングを行う場合、スイッチ３０２をオンにし、スイッチ３０３をオフにする。また、第二のレーンがサンプリングを行う場合、スイッチ３０５をオンにし、スイッチ３０６をオフにする。第一のレーンが電圧の供給を行う場合、スイッチ３０２をオフにし、スイッチ３０３をオンにする。また、第二のレーンが電圧の供給を行う場合、スイッチ３０５をオフにし、スイッチ３０６をオンにする。

第一のレーンがサンプリングを行い、第二のレーンがバッファ１０５への電圧供給を行った場合、次のサンプリングは、第二のレーンが行い、第一のレーンは、直前にサンプリングした電荷にもとづく電圧を、バッファ１０５に供給する。さらに次のサンプリングは、第一のレーンが行い、第二のレーンは、直前にサンプリングした電荷にもとづく電圧を、バッファ１０５に供給する。

このように、第一のレーンと第二のレーンが交互に役割を切り替えることで、非線形アンプ１０２の出力電圧のサンプリングと、バッファ１０５の入力への電圧の供給を、シームレスに継続できる。なお、非線形アンプ１０２の差動出力に対応して、２つの容量メモリ部１０３、１０４を備えている。

また、容量３０１、３０４は、非線形アンプ１０２の出力ノードに接続されるため、非線形アンプ１０２の周波数帯域を狭めるフィルタの役割も果たしている。なお、非線形アンプ１０２の周波数帯域は、その出力の過渡応答が毎回のサンプリングにおいて収束できる程度には、広くしておく必要がある。必要最小限の周波数帯域まで狭めるために、追加の容量を非線形アンプ１０２の出力に常時接続しておいてもよい。非線形アンプ１０２の周波数帯域を狭めることで、容量アレー回路部１０１の前記スイッチ２０７から２１２で発生する広帯域の雑音を、非線形アンプ１０２において十分に帯域制限することができる。これらのスイッチによる雑音は、非線形アンプ１０２の利得で増幅されているため、前記帯域制限による雑音低減は重要である。

図４に、本実施例のリザーバー計算機の全体構成を示す。リザーバー計算機は、リザーバー部（ＲＳＶ）４０１、および、それに後続する出力層（ＦＩＮＡＬ）４０２を備えている。この図では、リザーバー部４０１へのアナログ入力が２系統、出力層４０２からの出力が４系統だが、この例に限るものではない。

リザーバー部４０１は、前記のニューロン回路（図１）を多数備えている。前記の通り、各ニューロン回路はアナログ出力とデジタル出力を備えており、アナログ出力（図４では図示しない）は、他のニューロン回路または自らに入力される。また、デジタル出力４０３は、出力層４０２に入力される。アナログ出力とデジタル出力は、基本的に同じ値である必要があるので、高精度のアナログデジタル変換が求められる。

リザーバー部４０１は、多数のニューロン回路を備えているので、低消費電力化のために、前記の通りアナログ集積回路で実装する。ＭＯＳトランジスタ、容量などの回路素子の製造バラツキや、温度変動や、電源電圧変動による、リザーバー部４０１のニューロン回路の特性変化は、出力層４０２のニューロン回路の重み係数値により補償される。

出力層４０２は、前記の補償を高精度に行う必要があるため、デジタル集積回路で実装する。出力層４０２のニューロン回路数は、リザーバー部４０１のニューロン回路数より少ないため、出力層４０２の消費電力は、デジタル集積回路で実装しても十分に小さい。出力層４０２の構成は、リザーバー計算機の公知の構成を踏襲してよい。

図１から図３で説明した構成と動作により、リザーバー部４０１の各ニューロン回路を、低雑音かつ小実装面積かつ低消費電力で実装できる。その結果、リザーバー部４０１に、低雑音のニューロン回路を多数集積することができる。したがって、本実施例により、高い精度の時系列ＡＩを実行可能な、小型、低コスト、低消費電力のリザーバー計算機を実現できる。

第二の実施例を、図５と図６を用いて説明する。
図５は、本実施例のリザーバー計算機におけるリザーバー部のニューロン回路の構成を示している。本実施例では、第一の実施例におけるアナログデジタル変換回路１０６として、サイクリック型アナログデジタル変換回路を適用しており、それを、容量アレー回路部、非線形アンプ、バッファを流用して構成している。

第一の実施例と同様に、複数の差動信号が容量アレー回路部５０１に入力され、容量アレー回路部５０１は、それらの入力に対する積和演算結果を出力する。容量アレー回路部５０１の出力は、非線形アンプ兼バッファ（ＮＬＢＦ）５０２に入力される。

非線形アンプ兼バッファ５０２は、まず、非線形アンプとして機能し、その動作は第一の実施例で説明した通りである。非線形アンプ兼バッファ５０２の非線形アンプとしての差動出力は、容量メモリ部５０３、５０４に接続されている。

容量メモリ部５０３、５０４は、第一の実施例と同じく、図３で示された構成であり、同様の動作を行う。すなわち、非線形アンプの差動出力電圧をサンプリングし、電荷として保存する一方、前記電荷にもとづく電圧をバッファ５０５の入力に供給する。

バッファ５０５は、まず、アナログデジタル変換回路を駆動する役割を果たす。アナログデジタル変換回路は、１ビットアナログデジタル変換部（1b A/D）５０６、流用した前記容量アレー回路部５０１、流用した前記非線形アンプ兼バッファ５０２、容量５０７、５０８、スイッチ５０９から５１２、流用した前記バッファ５０５、デジタル補正部（ＣＡＬ）５１３を用いて構成され、サイクリック型のアナログデジタル変換を行う。

サイクリック型アナログデジタル変換は、例えば、特開2015－198432号公報「アナログデジタル変換器、診断用プローブおよび医療診断システム」に示されているように、上位ビットから、１サイクルに１ビットずつ変換していく。その場合、各サイクルでは、各サイクルの入力に対する１ビットのアナログデジタル変換、前記入力に対するサンプリング、前記１ビットのアナログデジタル変換結果にもとづく残差増幅（residue amplification）を行う。

残差増幅とは、サンプリングにより得たアナログ原信号とアナログデジタル変換によって求めた１ビットのデジタル値に対応する電圧との間の残差（差分）を増幅することであり、残差増幅の結果を次のアナログ原信号としてサンプリングし、1ビットのアナログデジタル変換を繰り返すことにより、複数ビットの変換を行う。

本実施例では、１ビットのアナログデジタル変換を１ビットアナログデジタル変換部５０６で行い、また、前記サンプリングと前記残差増幅は、容量アレー回路部５０１で行う。そのために、例えば、特開2015－198432号公報に示された電圧増幅が可能な容量回路構成を、容量アレー回路部５０１に適用する。

以下、本実施例のサイクリック型アナログデジタル変換の詳細を説明する。前記の通り、容量メモリ部５０３、５０４から供給される電圧が、バッファ５０５を介して、アナログデジタル変換回路に入力される。

最初のサイクルでは、バッファ５０５の差動出力電圧が、１ビットアナログデジタル変換部５０６により、２値（１、または、－１）のデジタル値に変換される。また、前記差動出力電圧は、容量アレー回路部５０１によりサンプリングされる。サンプリング完了後、容量メモリ部５０３、５０４内のスイッチ３０３（または、３０６）をオフにする。これにより、容量３０１（または、３０４）に保持された電荷を維持できる。

続いて、容量アレー回路部５０１は、１ビットアナログデジタル変換部５０６から出力された前記デジタル値にもとづいて、残差増幅を行い、その結果を差動出力電圧として出力する。

非線形アンプ兼バッファ５０２は、今度はバッファとして動作し、前記差動出力電圧と等しい電圧を差動出力する。この時、スイッチ５０９、５１０はオンに、スイッチ５１１、５１２はオフにしておく。したがって、非線形アンプ兼バッファ５０２のバッファとしての差動出力は、スイッチ５０９、５１０を介して、容量５０７、５０８に接続され、これらの容量が充電される。

容量の充電が完了後、スイッチ５０９、５１０をオフにして、容量５０７、５０８上に電荷がサンプリングされる。また、スイッチ５１１、５１２をオンにして、前記サンプリングされた電荷にもとづく電圧が、バッファ５０５に入力される。

以上により、最初のサイクルが完了する。次のサイクルで、バッファ５０５の出力（残差増幅結果）は、容量アレー回路部５０１にフィードバックされ、サンプリングされる。以降、アナログデジタル変換回路の必要なビット数に応じて、同様のサイクルを繰り返す。各サイクルで１ビットアナログデジタル変換部５０６が出力する２値のデジタル値は、デジタル補正部５１３に供給される。なお、アナログデジタル変換中のバッファ５０５の出力は、ニューロン回路からのアナログ出力とはしない。

デジタル補正部５１３は、デジタル集積回路として実装されており、前記デジタル値を用いて、一般的に知られた方法により補正演算を行い、その結果（ＤＯ）は、アナログデジタル変換回路の出力として、出力層に入力される。

アナログデジタル変換の完了後、容量メモリ部５０３、５０４内のスイッチ３０３（または、３０６）を再びオンにする。これにより、容量３０１（または、３０４）に保持された電荷にもとづく差動電圧が、バッファ５０５を介して出力される。バッファ５０５の差動出力（ＡＯＰ，ＡＯＮ）は、ニューロン回路のアナログ出力であり、他のニューロン回路や自らに入力される。

図６に、容量アレー回路部５０１の構成を示す。第一の実施例と同様に、サンプリング動作は行わず、連続時間動作により積和演算を行う。すなわち、演算中はスイッチ６０７～６１２は常時オンである。また、第一の実施例と同様にリセット動作を行う。

第一の実施例の容量アレー回路部１０１とは異なり、同一の小さな容量値の容量（単位容量）を多数備える（単位容量６０１から６０６）。また、対応して多数の差動入力ノードを備える（（ＩＰ１，ＩＮ１）から（ＩＰＭ，ＩＮＭ））。

各単位容量６０１から６０６は、各スイッチ６０７から６１２を介して、各入力ノードに接続される。また、各単位容量６０１から６０６は、スイッチ６１３から６１８を介して、出力ノードに接続される。

各単位容量６０１から６０６の両端には、バッファ５０５の差動出力電圧（ＡＯＰ，ＡＯＮ）や、アナログデジタル変換のための基準電圧（例えば、電源電圧とグランド電圧）や、リセット動作用の直流電圧を接続することができる。これらの接続は、接続制御部（ＣＮＣＴ）６１９により制御される。接続制御部６１９は、前記のアナログデジタル変換の際、１ビットアナログデジタル変換部５０６が出力する前記デジタル値にもとづいて、接続を制御する。

前記のように、単位容量とその前後のスイッチを備えた構成を、多数並列に備えることで、容量アレー回路部５０１を、積和演算とアナログデジタル変換に共用することができる。すなわち、積和演算の重み係数値に応じて、他のニューロン回路のアナログ出力、または、自らのアナログ出力、または、外部からのアナログ入力を、必要な数の差動入力ノードに接続しておくことで、容量アレー回路部１０１（図２）と同様の回路構成になるため、同様に積和演算を行うことができる。

また、サイクリック型アナログデジタル変換の各サイクルにおいて行う、バッファ５０５の差動出力電圧のサンプリングは、接続制御部６１９が、各単位容量に前記差動出力電圧（ＡＯＰ，ＡＯＮ）を接続し、容量アレーを一つの容量として利用することで行う。

また、サンプリング後に行う残差増幅は、接続制御部６１９が、１ビットアナログデジタル変換部５０６が出力するデジタル値にもとづいて、それぞれの単位容量に前記基準電圧（例えば、電源電圧とグランド電圧）のいずれかを適切に接続することにより、サンプリングされた容量からデジタル化された値を減算する。残差増幅の２倍の増幅は、容量アレー回路部５０１の容量に、バッファ５０５の差動出力をサンプリングする時に、等価的に行う。通常のサンプリングは、各容量の一方の電極に差動信号のどちらかを印加し、他方の電極にはグランドを接続する。これに対して、特許文献２にも記載されているが、本実施例の残差増幅のサンプリング時には、各容量の一方の電極に、差動信号（バッファ５０５差動出力）の正相信号を、他方の電極には、逆相信号を接続する。これにより、通常の２倍の電荷がサンプリングされるため、信号を２倍する効果が得られる。その後、先に述べたように、適切な基準電圧に容量を接続することで、残差（２倍）増幅後の出力が、容量アレー回路部５０１の差動出力に得られる。そのため、ＡＤ変換モード時は、ＮＬＢＦ５０２は利得１倍のバッファとして動作する。

リセット動作は、接続制御部６１９が、各単位容量の両端にリセット用の適切な直流電圧を接続して電荷を充電することで行う。例えば、第一の実施例における容量アレー回路部１０１と同様に、各単位容量の入力側の端子に接続する直流電圧は、バッファ５０５の出力同相電圧（出力直流電圧レベル）の設計値程度に設定し、出力側の端子に接続する直流電圧は、非線形アンプ兼バッファ５０２の入力同相電圧（入力直流電圧レベル）の設計値程度に設定する。

第一の実施例と同様に、本実施例のリザーバー計算機は、図４の通り構成される。リザーバー部４０１は、以上で説明したニューロン回路を備える。リザーバー部４０１、および、出力層４０２は第一の実施例と同様に動作する。

以上の通り、本実施例では、第一の実施例のニューロン回路におけるアナログデジタル変換回路を、容量アレー回路部と非線形アンプとバッファを流用して構成できるため、第一の実施例よりもさらに小面積でニューロン回路を実装できる。その結果、リザーバー部により多くのニューロン回路を集積できる。したがって、より高い精度の、または、より高度な時系列ＡＩを実行可能なリザーバー計算機を実現できる。

第三の実施例を、図７を用いて説明する。
図７は、本実施例のニューロン回路の構成を示す。第二の実施例と異なる点は、１ビットアナログデジタル変換部５０６を、１．５ビットアナログデジタル変換部（1.5b A/D）７０１に置換した点である。

本実施例では、例えば、特開2015-198432号公報に示された構成により、１．５ビットアナログデジタル変換部７０１を用いたサイクリック型アナログデジタル変換を行う。すなわち、バッファ５０５の差動出力電圧は、１．５ビットアナログデジタル変換部７０１により、３値（１、または、０、または、－１）のデジタル値に変換される。

容量アレー回路部５０１やデジタル補正部５１３は、前記３値のデジタル値に対応した形で、第二の実施例の容量アレー回路部やデジタル補正部と同様に動作する。また、それ以外の部分に関しても、第二の実施例と同様に動作する。

本実施例では、１．５ビットアナログデジタル変換部を適用することで、回路設計はやや複雑になるが、非線形アンプ兼バッファ５０２のバッファ動作時の消費電力や、バッファ５０５の消費電力を、１ビットアナログデジタル変換部を適用した場合より低減することができる。

図８を用いて、第四の実施例を説明する。本実施例では、第二の実施例におけるサイクリック型のアナログデジタル変換を、逐次比較型のアナログデジタル変換に置換している。そのため、第二の実施例における非線形アンプ兼バッファ５０２を、非線形アンプ兼プリアンプ８０１に置換し、さらに、その出力に、ラッチ回路８０２を接続している。

アナログデジタル変換時は、非線形アンプ兼プリアンプ８０１を、プリアンプとして動作させ、後続するラッチ回路８０３によるラッチ動作と組み合わせて、比較回路（コンパレータ）として動作する。

サイクリック型アナログデジタル変換の場合と同様に、上位ビットから順に１ビットずつ変換していき、各ビットに対する変換結果が、２値（１、または、－１）のデジタル値として、ラッチ回路８０３から出力される。この２値のデジタル値は、第二の実施例における１ビットアナログデジタル変換部５０６が出力する２値のデジタル値に相当する。

図８は、本実施例のリザーバー計算機におけるリザーバー部のニューロン回路の構成を示している。本実施例では、第一の実施例におけるアナログデジタル変換回路１０６として、前記の通り、逐次比較型アナログデジタル変換回路を適用しており、それを、容量アレー回路部、非線形アンプを流用して構成している。

第一の実施例と同様に、複数の差動信号が容量アレー回路部５０１に入力され、容量アレー回路部５０１は、それらの入力に対する積和演算結果を出力する。容量アレー回路部５０１の出力は、非線形アンプ兼プリアンプ（ＮＬＰＲ）８０１に入力される。

非線形アンプ兼プリアンプ８０１は、まず、非線形アンプとして機能し、その動作は第一の実施例で説明した通りである。非線形アンプ兼プリアンプ８０１の差動出力は、容量メモリ部５０３、５０４に接続されている。

容量メモリ部５０３、５０４は、第一の実施例と同じく、図３で示された構成であり、同様の動作を行う。すなわち、非線形アンプの差動出力電圧をサンプリングし、電荷として保存する一方、前記電荷にもとづく電圧をバッファ５０５の入力に供給する。

バッファ５０５は、ニューロン回路のアナログ出力を生成するとともに、アナログデジタル変換回路を駆動する役割を果たす。アナログデジタル変換回路は、流用した前記容量アレー回路部５０１、流用した前記非線形アンプ兼プリアンプ８０１、ラッチ回路８０２、デジタル補正部（ＣＡＬ）５１３を用いて構成され、逐次比較型のアナログデジタル変換を行う。

逐次比較型アナログデジタル変換においても、上位ビットから、１サイクルに１ビットずつ変換していく。まず最初に、アナログデジタル変換回路の入力電圧、すなわち、バッファ５０５の差動出力電圧が、容量アレー回路部５０１によりサンプリングされる。

続いて、第一のサイクルに入り、１ビット目の変換を行うために、通常の逐次比較型アナログデジタル変換にしたがい、容量アレー回路部５０１内の前記各単位容量をそれぞれ、基準電圧（例えば、電源電圧とグランド電圧）のいずれかに適切に接続する。

これにより、容量アレー回路部５０１の差動出力ノードに、１ビット目の変換用の残差電圧が生成される。逐次比較型アナログデジタル変換では、各サイクルにおいて同様に生成される前記残差電圧に対して、それが正の値であるか、負の値であるかを、比較回路により判定する必要がある。

比較回路は通常、プリアンプとそれに後続するラッチ回路により構成される。プリアンプをラッチ回路の前に備えることで、ラッチ回路の雑音や直流オフセット電圧やダイナミックオフセット電圧が前記判定に及ぼす影響を軽減できる。本実施例では、アナログデジタル変換時に、非線形アンプ兼プリアンプ８０１を、プリアンプとして動作させ、後続するラッチ回路８０２と組み合わせて、比較回路の動作を実現している。

すなわち、非線形アンプ兼プリアンプ８０１は、プリアンプとして、前記残差電圧を増幅し、差動電圧として出力する。ラッチ回路８０２は、前記差動電圧が正の値であるか、負の値であるかにもとづき、２値化された値（１または０のいずれか、あるいは、１または－１のいずれか）を出力する。

以上により、第一のサイクルが完了する。続いて、第二のサイクルに入り、２ビット目の変換を行う。そのために、第一のサイクルで得られた前記２値化された値にもとづいて、通常の逐次比較型アナログデジタル変換にしたがい、容量アレー回路部５０１内の前記各単位容量をそれぞれ、基準電圧（例えば、電源電圧とグランド電圧）のいずれかに適切に接続する。これにより、容量アレー回路部５０１の差動出力ノードに、２ビット目の変換用の残差電圧が生成される。

したがって、第一のサイクルと同様に、非線形アンプ兼プリアンプ８０１とラッチ回路８０２を用いた比較回路により、第二のサイクルに対する前記２値化された値を、ラッチ回路８０２の出力として生成する。

以降、アナログデジタル変換回路の必要なビット数に応じて、同様のサイクルを繰り返す。各サイクルに対する前記２値化された値は、デジタル補正部５１３に供給される。デジタル補正部５１３は、デジタル集積回路として実装されており、前記２値化された値を用いて、一般的に知られた方法により補正演算を行い、その結果（ＤＯ）は、アナログデジタル変換回路の出力として、出力層に入力される。

容量アレー回路部５０１は、図６のように構成され、第二の実施例と同様に、各スイッチが適切にオン、オフされることで、リセット動作、積和演算動作、アナログデジタル変換動作を実施する。

第一の実施例と同様に、本実施例のリザーバー計算機は、図４の通り構成される。リザーバー部４０１は、以上で説明したニューロン回路を備える。リザーバー部４０１、および、出力層４０２は第一の実施例と同様に動作する。

以上の通り、本実施例では、第一の実施例のニューロン回路におけるアナログデジタル変換回路を、容量アレー回路部と非線形アンプを流用して構成できるため、第一の実施例よりもさらに小面積でニューロン回路を実装できる。その結果、リザーバー部により多くのニューロン回路を集積できる。したがって、より高い精度の、または、より高度な時系列ＡＩを実行可能なリザーバー計算機を実現できる。

また、本実施例における非線形アンプ兼プリアンプ８０１のプリアンプ動作は、第二の実施例における非線形アンプ兼バッファ５０２のバッファ動作と比較して、低消費電力であるため、本実施例のニューロン回路は、第二の実施例のニューロン回路より低消費電力である。一方、回路実装面積に関しては、第二の実施例のニューロン回路のほうが小さくできる。したがって、本実施例では、より低消費電力のリザーバー計算機を実現でき、一方、第二の実施例では、さらに多数のニューロン回路を備えた、すなわち、さらに高度な時系列ＡＩを実行可能なリザーバー計算機を実現できる。

図９を用いて、第五の実施例を説明する。
本実施例では、第二の実施例における非線形アンプ兼バッファ５０２、および、バッファ５０５を、簡単なアナログ集積回路で実装している。非線形アンプ兼バッファ５０２は、非線形アンプとして動作する際は、一般的な完全差動のソース接地アンプとして動作する。また、バッファとして動作する際は、一般的な疑似差動のソースフォロワ回路として動作する。

非線形アンプ兼バッファ５０２を、ソース接地アンプとして動作させる時は、ＮＭＯＳトランジスタ９０１、９０４のソースノードを短絡するために、スイッチ９０７をオンにしておく。この時、ＮＭＯＳ電流源９０２、９０５の電流値を加算した電流値のテール（Tail）電流源による、ＮＭＯＳ入力型の完全差動ソース接地アンプとなる。

抵抗９０３、９０６はソース接地アンプの負荷である。非線形アンプ兼バッファ５０２の非線形アンプとしての出力は、ソース接地アンプの差動出力ノード、すなわち、ＮＭＯＳトランジスタ９０１、９０４のドレインノードであり、これらは、容量メモリ部５０３、５０４に接続される。

非線形アンプ兼バッファ５０２が、ソースフォロワ回路として動作する時は、スイッチ９０７をオフにしておく。この時、ＮＭＯＳトランジスタ９０１とＮＭＯＳ電流源９０２、ＮＭＯＳトランジスタ９０４とＮＭＯＳ電流源９０５により、それぞれ、シングルエンドのソースフォロワ回路が構成され、全体として、ＮＭＯＳ入力型の疑似差動ソースフォロワ回路となる。非線形アンプ兼バッファ５０２のバッファとしての出力は、ソースフォロワ回路の差動出力ノード、すなわち、ＮＭＯＳトランジスタ９０１、９０４のソースノードであり、これらは、スイッチ５０９、５１０に接続される。

ＮＭＯＳトランジスタ９０１、９０４のサイズ（ゲート長やゲート幅）、ＮＭＯＳ電流源９０２、９０５の電流値、抵抗９０３、９０６の抵抗値、容量メモリ部５０３、５０４内の容量の容量値、容量５０７、５０８の容量値などは、非線形アンプ兼バッファ５０２の、非線形アンプに要求される利得、飽和（非線形）特性、出力同相電圧（出力直流電圧レベル）、応答速度や、バッファに要求される応答速度などを考慮して、設定する。

バッファ５０５も、疑似差動のソースフォロワ回路である。非線形アンプ兼バッファ５０２のバッファ時の動作は、ＮＭＯＳ入力型のソースフォロワ回路で行うため、直流電圧降下により、出力同相電圧（出力直流電圧レベル）は低くなっている。そのため、バッファ５０５は、低い入力同相電圧（入力直流電圧レベル）に適した、ＰＭＯＳ入力型のソースフォロワ回路を適用している。

図９の通り、ＰＭＯＳトランジスタ９０８とＰＭＯＳ電流源９０９、ＰＭＯＳトランジスタ９１０とＰＭＯＳ電流源９１１により、それぞれシングルエンドのソースフォロワ回路が構成され、全体としてＰＭＯＳ入力型の疑似差動ソースフォロワ回路となる。

なお、非線形アンプ兼バッファ５０２の非線形アンプ動作時の出力同相電圧（出力直流電圧レベル）が高過ぎる、または、低過ぎる場合は、容量メモリ部５０３、５０４により同相電圧（直流電圧レベル）を調整してもよい。例えば、図３に示された容量メモリ部の構成において、容量３０１、３０４の下端を、非線形アンプ兼バッファ５０２の出力をサンプリングする時（スイッチ３０２、３０５がオンの時）は、グランド電圧より高い直流電圧に接続し、バッファ５０５の入力への電圧供給を行う時（スイッチ３０３、３０６がオンの時）は、グランド電圧に接続すれば、バッファ５０５の差動入力信号の同相電圧（直流電圧レベル）を低減することができる。

以上の通り、本実施例によれば、非線形アンプ兼バッファ５０２、および、バッファ５０５を、簡単な回路構成で実現できるため、ニューロン回路の実装面積や消費電力を低減できる。その結果、リザーバー部により多くのニューロン回路を集積できる。したがって、より高い精度の、または、より高度な時系列ＡＩを実行可能なリザーバー計算機を実現できる。 また、同様に第四の実施例における非線形アンプ兼プリアンプ８０１、および、バッファ５０５を、簡単なアナログ集積回路で実装することも可能である。非線形アンプ兼プリアンプ８０１は、構成切り換え用のスイッチを備え、構成切り換え用のスイッチを用いて、積和演算を行う時は、ソース接地アンプの構成に切り換え、アナログデジタル変換を行う時は、プリアンプの構成に切り換える。

図１０と図１１を用いて、第六の実施例を説明する。
前記の通り、リザーバー部４０１内のニューロン回路では、アナログデジタル変換を行う。サイクリック型のアナログデジタル変換を行う場合は、各サイクル毎に１ビットアナログデジタル変換部５０６から出力される２値のデジタル値を用いて、デジタル補正部５１３が補正演算を行い、アナログデジタル変換結果が得られる。補正演算では、補正用の係数のセットを用いる。本実施例では、適切な補正用の係数のセットをあらかじめ得るために、特に、WO－A1－2014/207870「アナログデジタル変換器」に開示された手段を用いる。

WO－A1－2014/207870に開示された手段では、アナログデジタル変換回路に、互いに一定の比である電圧のペアを多数、時系列に入力する。アナログデジタル変換回路は、これらの入力電圧に対して、各ビットの変換結果のデジタル値を出力する。これらのデジタル値を用いることで、適切な補正用の係数のセットを探索し、取得することができる。なお、サイクリック型アナログデジタル変換の場合、前記デジタル値は、１ビットアナログデジタル変換部５０６が出力する２値のデジタル値である。

本実施例では、前記多数の電圧のペアを、容量アレー回路部５０１と非線形アンプ兼バッファ５０２を流用して生成する。また、互いに一定の比の電圧のペアを生成するために、図１０の通り、非線形アンプ兼バッファ５０２のバッファ差動出力ノードに、減衰回路１００１を接続している。

補正用の係数のセットを求める期間中、容量アレー回路部５０１（図６）は、異なる多くの電圧を一定の時間Ｔずつ出力する。前記期間中、容量アレー回路部５０１のスイッチ６０７から６１２をオフにして、ニューロン回路の入力信号を遮断しておく。また、スイッチ６１３から６１８をオンにして、各単位容量を容量アレー回路部５０１の差動出力ノードに接続しておく。

前記期間中、接続制御部６１９により、各単位容量の入力側の端子に、基準電圧（例えば、電源電圧とグランド電圧）のいずれかを接続する。各単位容量に接続される基準電圧を切り換えることで、容量アレー回路部５０１は、前記の異なる多くの電圧を出力する。

なお、接続制御部６１９により、各単位容量の出力側の端子は、基準電圧などが接続されないようにしておく。また、前記期間の前に、第二の実施例と同様な方法で、容量アレー回路部５０１のリセット動作を行っておく。

前記期間中、非線形アンプ兼バッファ５０２は、バッファとして動作し、容量アレー回路部５０１から出力される電圧を、減衰回路１００１に供給する。

図１１に、減衰回路１００１の構成を示す。非線形アンプ兼バッファ５０２のバッファ差動出力ノードが、減衰回路１００１の差動入力ノード（ＡＴＴＩＮＰ，ＡＴＴＩＮＮ）に接続されている。

減衰回路１００１は、入力された差動電圧を、抵抗１１０１、１１０２、１１０３を用いて分圧する。抵抗１１０１の抵抗値と抵抗１１０３の抵抗値は等しく選ぶ。抵抗１１０２の両端には、分圧された差動電圧が生成される。分圧の比率は、抵抗１１０１の抵抗値と抵抗１１０２の抵抗値の比により、適切に設定する。

スイッチ１１０４から１１０７は、減衰回路１００１の差動出力ノード（ＡＴＴＯＵＴＰ，ＡＴＴＯＵＴＮ）に、減衰回路１００１の差動入力電圧を分圧せずにそのまま供給するか、分圧された差動電圧を供給するか、を選択する。すなわち、スイッチ１１０４、１１０５をオンにして、スイッチ１１０６、１１０７をオフにした時は、減衰回路１００１の差動入力電圧が、減衰回路１００１の差動出力ノードに供給され、スイッチ１１０６、１１０７をオンにして、スイッチ１１０４、１１０５をオフにした時は、分圧された差動電圧が、減衰回路１００１の差動出力ノードに供給される。

前記期間中、この切り換えを交互に行う。すなわち、前記一定の時間Ｔの時間幅において、例えば、前半の時間（Ｔ／２の時間幅）は、スイッチ１１０４、１１０５をオンにして、後半の時間（Ｔ／２の時間幅）は、スイッチ１１０６、１１０７をオンにする。

以上により、前記期間中、減衰回路１００１は、互いに一定の比である電圧のペアを多数、時系列に出力する。また、前記期間中、スイッチ５０９から５１２をオンにしておく。これにより、減衰回路１００１の差動出力は、バッファ５０５を介して、アナログデジタル変換される。デジタル補正部５１３は、１ビットアナログデジタル変換部５０６が各サイクル毎に出力する２値のデジタル値にもとづいて、特許文献３に開示された手段で、前記の補正用の係数のセットを探索し、取得する。また、デジタル補正部５１３は、リザーバー計算機の演算中、取得した補正用の係数のセットを用いて補正演算を行い、アナログデジタル変換結果（ＤＯ）を出力する。

以上のように、本実施例では、補正用の係数のセットを取得するために必要な一連の電圧を、容量アレー回路部５０１と非線形アンプ兼バッファ５０２を流用して生成することで、必要な追加の回路を削減している。これにより、ニューロン回路の実装面積を低減できる。その結果、リザーバー部により多くのニューロン回路を集積できる。したがって、より高い精度の、または、より高度な時系列ＡＩを実行可能なリザーバー計算機を実現できる。

以上説明した各実施例によれば、アナログ集積回路を用いたリザーバー計算機において、回路の雑音の低減と回路の実装面積の低減を両立し、高い精度の時系列ＡＩを実現することができる。実施例の適用により、リザーバー計算機の小型化、低コスト化、低消費電力化、高精度時系列ＡＩの実現が可能になる。

１０１： 容量アレー回路部
１０２： 非線形アンプ
１０３、１０４： 容量メモリ部
１０５： バッファ
１０６： アナログデジタル変換回路
２０１、２０２、２０３、２０４、２０５、２０６： 容量
２０７、２０８、２０９、２１０、２１１、２１２： スイッチ
２１３、２１４、２１５、２１６、２１７、２１８： スイッチ
２１９、２２０： スイッチ
３０１、３０４： 容量
３０２、３０３、３０５、３０６： スイッチ
４０１： リザーバー部
４０２： 出力層
５０１： 容量アレー回路部
５０２： 非線形アンプ兼バッファ
５０３、５０４： 容量メモリ部
５０５： バッファ
５０６： １ビットアナログデジタル変換部
５０７、５０８： 容量
５０９、５１０、５１１、５１２： スイッチ
５１３： デジタル補正部
６０１、６０２、６０３、６０４、６０５、６０６： 単位容量
６０７、６０８、６０９、６１０、６１１、６１２： スイッチ
６１３、６１４、６１５、６１６、６１７、６１８： スイッチ
６１９： 接続制御部
７０１： １．５ビットアナログデジタル変換部
８０１： 非線形アンプ兼プリアンプ
８０２： ラッチ回路
９０１、９０４： ＮＭＯＳトランジスタ
９０２、９０５： ＮＭＯＳ電流源
９０３、９０６： 抵抗
９０７： スイッチ
９０８、９１０： ＰＭＯＳトランジスタ
９０９、９１１： ＰＭＯＳ電流源
１００１： 減衰回路
１１０１、１１０２、１１０３： 抵抗
１１０４、１１０５、１１０６、１１０７： スイッチ

Claims (13)

1. 複数のニューロン回路を備えるリザーバー部と、出力層を備え、
   前記ニューロン回路は、複数の入力と、アナログ出力と、デジタル出力を備え、
   前記複数の入力の各々には、他のいずれかのニューロン回路の前記アナログ出力、または、自らの前記アナログ出力、または、外部からのアナログ入力信号が供給され、
   前記ニューロン回路は、容量回路、アンプ、容量メモリ回路、バッファ回路、アナログデジタル変換回路を備え、
   前記容量回路は、前記複数の入力と単一の出力の間に複数の容量を備え、前記アンプとともに、前記複数の入力に供給されたアナログ信号に対する積和演算を行い、
   前記アンプの飽和特性を用いて、前記積和演算の結果に対して非線形演算を行い、
   前記容量メモリ回路は、それぞれが保持用の容量とスイッチを備えたレーンを２つ備えており、
   前記レーンのそれぞれは、前記アンプが出力する前記非線形演算の結果をサンプリングして、前記保持用の容量に電荷として保持するサンプリングと、保持された電荷にもとづく電圧を、前記バッファ回路に供給する電圧供給が可能であり、
   前記容量メモリ回路は、２つの前記レーンの前記サンプリングと前記電圧供給の役割を交互に切り換え、
   前記バッファ回路の出力は、前記ニューロン回路の前記アナログ出力であり、
   前記アナログデジタル変換回路は、前記バッファ回路の出力に対して、アナログデジタル変換を行い、前記アナログデジタル変換の結果が、前記ニューロン回路の前記デジタル出力であり、
   前記デジタル出力は、前記出力層に入力され、前記出力層が計算結果を出力することを特徴とする、リザーバー計算機。
2. 前記容量回路は複数のスイッチを備え、該複数のスイッチは前記複数の入力と前記複数の容量の間にそれぞれ配置された第１のスイッチを含み、
   前記積和演算中は前記第１のスイッチは常時オンになっていることを特徴とする、請求項１に記載のリザーバー計算機。
3. 前記容量回路の前記複数のスイッチは、前記第１のスイッチよりしきい値電圧の高いＭＯＳトランジスタにより実装した第２のスイッチを含み、前記第２のスイッチを用いて、前記容量回路の前記複数の容量のうちの少なくとも一つ以上の容量の電荷をリセットすることを特徴とする、請求項２に記載のリザーバー計算機。
4. 前記アナログデジタル変換回路は、サイクリック型のアナログデジタル変換回路であることを特徴とする、請求項１に記載のリザーバー計算機。
5. 前記アンプは、バッファアンプの構成に切り換えることができ、
   前記サイクリック型のアナログデジタル変換回路は、前記容量回路の前記複数の容量のうちの少なくとも一つ以上の容量と、前記バッファアンプの構成と、前記バッファ回路と、所定ビットアナログデジタル変換器と、を用いて構成されることを特徴とする、請求項４に記載のリザーバー計算機。
6. 前記容量回路の前記複数の容量は、同一の容量値の単位容量で構成され、
   前記アンプが、バッファアンプの構成に切り換えられている間は、前記複数の容量に前記バッファ回路の出力を接続してサンプリングし、前記バッファ回路の出力を前記所定ビットアナログデジタル変換器でデジタル変換し、前記所定ビットアナログデジタル変換器の出力にもとづいて、前記単位容量のそれぞれに所定電位を接続し、
   前記容量回路の出力は、前記バッファアンプの構成を介して、アナログデジタル変換用容量を充電し、該アナログデジタル変換用容量の電荷が前記バッファ回路に入力されることを特徴とする、請求項５に記載のリザーバー計算機。
7. 前記所定ビットアナログデジタル変換器は、１ビットアナログデジタル変換器または１.５ビットアナログデジタル変換器であることを特徴とする、請求項５に記載のリザーバー計算機。
8. 前記アナログデジタル変換回路は、逐次比較型のアナログデジタル変換回路であることを特徴とする、請求項１に記載のリザーバー計算機。
9. 前記アンプは、比較回路用のプリアンプの構成に切り換えることができ、
   前記逐次比較型のアナログデジタル変換回路は、前記容量回路の前記複数の容量のうちの少なくとも一つ以上の容量と、前記プリアンプの構成と、前記アンプの出力側に備えたラッチ回路を用いて構成することを特徴とする、請求項８に記載のリザーバー計算機。
10. 前記アンプは、構成切り換え用のスイッチを備え、前記構成切り換え用のスイッチを用いて、前記積和演算を行う時は、ソース接地アンプの構成に切り換え、前記アナログデジタル変換を行う時は、前記バッファアンプの構成としてソースフォロワ回路の構成に切り換えることを特徴とする、請求項５に記載のリザーバー計算機。
11. 前記アンプは、構成切り換え用のスイッチを備え、前記構成切り換え用のスイッチを用いて、前記積和演算を行う時は、ソース接地アンプの構成に切り換え、前記アナログデジタル変換を行う時は、前記プリアンプの構成に切り換えることを特徴とする、請求項９に記載のリザーバー計算機。
12. 前記容量回路の前記複数の容量のうちの少なくとも一つ以上の容量と、前記バッファアンプの構成と、前記アンプの出力側に備えた減衰回路を用いて、一連の電圧を生成し、前記減衰回路は、複数の抵抗と複数のスイッチを備え、前記の生成された一連の電圧を用いて、前記アナログデジタル変換における補正演算を行うための係数のセットを探索することを特徴とする、請求項５に記載のリザーバー計算機。
13. 前記バッファ回路は、ソースフォロワ回路であることを特徴とする、請求項１に記載のリザーバー計算機。

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