JP3952401B2 - 線路分岐回路と線路分岐方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、線路分岐回路と線路分岐方法に関し、例えば、実装基板上に搭載された半導体集積回路装置間に伝えられるクロック信号の線路分岐回路と線路分岐方法に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ドライバから伸びる伝送線路から二つのレシーバに分岐する場合，分岐後の２つの伝送線路の特性インピーダンスを分岐前の伝送線路の特性インピーダンスの２倍の値に調整する。また、分岐後の２本の伝送線路の長さを等しくすることで，反射波の位相を揃え分岐点での再反射を打ち消す技術として、米国モトローラ社発行の「モトローラ・ＭＥＣＬシステム・デザイン・ハンドブック、第１４０頁のハイブリッド・デバイダ等（Motorola MECL System Design Handbook p140 Hybrid Divider）」に記載の等長配線がある。分岐配線との間のインピーダンス整合をとるために抵抗を挿入して信号反射の抑制を図る技術の例として、特開平１０−０６９３４２号公報、特開平１０−１２６４２５号公報がある。
【０００３】
【非特許文献１】
Motorola MECL System Design Handbook p140 Hybrid Divider
【特許文献１】
特開平１０−０６９３４２号公報
【特許文献２】
特開平１０−１２６４２５号公報
【０００４】
【発明が解決しようとする課題】
レシーバに寄生する負荷が等しければ，前記非特許文献１に記載のハイブリッドデバイダ（Hybrid Divider）は、効果的に動作する。しかし、レシーバに寄生する負荷が不均等である場合、分岐点の再反射を打ち消すことができず、寄生振動を起こし、この寄生振動は不要電磁輻射の原因の一つとなるということが本願発明者の研究によって明らかとなった。
【０００５】
つまり、実装基板上に複数の半導体集積回路装置を搭載し、中央処理装置（ＣＰＵ）のようなマスタデバイスからメモリ等の複数のスレーブデバイスにクロックを供給する場合、必然的に上記のような分岐が発生する。メモリやＡＳＩＣのような異なる機能の半導体集積回路装置は、それぞれ設計者がそれぞれの観点から使用する素子の特性等を設計するものであり、上記クロックが供給される入力端子における入力容量の容量値も様々に形成されて、上記のような負荷の不均等が発生する。高速動作化のために使用するクロックのいっそう高周波数化を促進した場合、上記分岐点の再反射による寄生振動による不要電磁輻射が無視できなくなると予測される。
【０００６】
なお、受信端側に終端抵抗を設けるようにすれば、上記入力容量の容量値の影響を軽減できるが、終端抵抗には定常的に直流電流が流れて、送信信号を形成するドライバには大きな出力電流を流すことが必要となり、低消費電力化が要求されるシステムには不向きである。
【０００７】
この発明の目的は、低消費電力化を図りつつ、分岐点での再反射の打ち消しを可能にした線路分岐回路と線路分岐方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。送信すべき出力信号を形成する出力回路の出力端子に第１伝送線路の一端を接続し、他端を分岐点とし、それぞれ一端が接続された第２と第３伝送線路を設け、上記第２伝送線路の他端に第１入力回路の入力端子を接続し、上記第３伝送線路の他端に第２入力回路の入力端子を接続し、上記分岐点において第１伝送線路の特性インピーダンスと、第２伝送線路及び第３伝送線路の合成特性インピーダンスとを整合させ、上記第２伝送線路と第３伝送線路での信号遅延時間を合わせ、上記第１入力回路の入力容量と第２入力回路の入力容量との比に対応して上記第２伝送線路の特性インピーダンスと第３伝送線路の特性インピーダンスの逆比を合わせる。
【０００９】
【発明の実施の形態】
図１には、この発明に係る線路分岐回路の一実施例の回路図が示されている。ドライバ１は、送信すべき信号を形成する。このドライバの出力インピーダンスＺＳは、伝送線路１の一端に接続される。この伝送線路１は分岐前の伝送線路を構成し、他端が分岐点１とされる。この分岐点１は分岐後の伝送線路を構成する伝送線路２と３の一端に接続される。上記伝送線路２の他端は、レシーバ１とレシーバ２の入力端子に接続される。この実施例では、低消費電力化のために上記伝送線路２と３の他端には、終端抵抗が設けられない。それ故、上記伝送線路２と３の他端には、レシーバ１と２の入力容量Ｃｒ２とＣｒ３が負荷容量として接続される。
【００１０】
上記ドライバ１の出力インピーダンスＺＳと、それが接続される伝送線路１（伝送線路２、３を含む）の特性インピーダンスＺｏ１とは整合される。そして、分岐点１において、伝送線路１の特性インピーダンスＺｏ１と、伝送線路２と３の合成特性インピーダンス（Ｚｏ２//Ｚｏ３）は同様に整合される。そして、上記伝送線路２での遅延時間Ｔｄ２と上記伝送線路３での遅延時間Ｔｄ３とは等しくなるように設定される。そして、入力容量Ｃｒ２とＣｒ３の容量比Ｃｒ２：Ｃｒ３に対して、伝送線路２と３の特性インピーダンスＺｏ２，Ｚｏ３の逆比１／Ｚｏ２：１／Ｚｏ３に設定する。
【００１１】
図２には、この発明を説明するための原理図が示されている。（ａ）単一線路モデルは、ドライバとレシーバが１つの伝送線路を通して伝えられ、分岐が存在しないために進行波と反射波及び再反射成分が発生する。つまり、分岐が存在しないために前記のような分岐点を挟んで２つのレシーバの入力端子間で通過成分が発生することもない。
【００１２】
上記のような（ａ）単一線路モデルと等価な信号伝送動作を（ｂ）分岐線路モデルにおいても実現できる。伝送線路を伝送路の途中から等価的に２倍の特性インピーダンス２Ｚｏの２つの線路に分離し、それぞれに１／２の入力容量Ｃｒを持つ２つのレシーバに接続する。この構成は、二つの並列回路により構成されるので、２Ｚｏ//２Ｚｏ＝Ｚｏとなり、Ｃｒ／２＋Ｃｒ／２＝Ｃｒとなるので、上記（ａ）単一線路モデルと等価となる。
【００１３】
上記のようにドライバには、出力インピーダンスＺＳが存在し、レシーバには、ゲート容量や寄生容量の総和である入力負荷容量Ｃｒが存在する。２個のレシーバが同等ならば、それら負荷容量も同等であると考えられる。従来からあるハイブリッドデバイダ（Hybrid Divider）と等長配線を組み合わせた方式では、伝送線路の分岐前の特性インピーダンスＺｏ１と分岐後の特性インピーダンスＺｏ２間には、下記の関係式（１）と（２）が成り立つ。
Ｚｏ１＝Ｚｏ２／２＝Ｚｏ３／２ ……（１）
Ｔｄ２＝Ｔｄ３ ……（２）
【００１４】
上記式（１）が成立した場合、分岐点１の前後でインピーダンスの不連続点が無い。そのため、図３のモデル回路において、進行波１が分岐点１に入射した場合、反射波１は、発生しない。進行波１は、分岐点１を通り進行波２，３に分かれレシーバ１と２に向け進行する。レシーバ１，２に到達した進行波２，３は、反射波２，３となって伝送線路をドライバ側に伝播する。この時上記式（２）が成立していれば、反射波２と３の透過成分２３，３２と再反射成分３，２がそれぞれ打ち消しあって、反射成分１のみが理論上残る。ＺS ＝Ｚｏ１の時ドライバ出力点においてインピーダンス整合が行われるためドライバ出力点における再反射成分は発生しない。
【００１５】
つまり、上記のように１本のドライバ出力点において整合した均質な線路を考えるとき、単一の線路であり、線路の途中でインピーダンスの不連続が無いため不整合が原因となる反射は発生しない。受端では、インピーダンスが不連続のため反射波が発生する。説明を簡単にするため、ＺＳ＝Ｚｏの条件が成り立っている場合、ドライバの出力点において整合がとれているため理論上再反射成分は存在しない。この理想的なモデルの伝送線路を電気的に等価な分岐線路に変換できれば、（ａ）単一線路モデルと同様に線路の途中での反射が発生しないはずである。(ｂ）分岐線路モデルは、上記（ａ）単一線路モデルと等価となるように分岐線路の特性インピーダンスは、分岐前の２倍の２Ｚｏ負荷容量は、分割前の半分のＣｒ／２に変換されたものである。
【００１６】
しかし、図４のモデル回路のように各分岐線路のレシーバの負荷が、Ｃｒ２, Ｃｒ３となっており、それぞれ容量値が違った場合、反射波２，３のタイミングが変わることで、反射波２，３の透過成分２３，３２と再反射成分２，３の打ち消しあいがうまくできなくなる。つまり、各分岐線路２と３の特性インピーダンスが同じで、容量値が異なるとチャージアップ又はディスチャージ時間が異なり、反射波２と３のタイミングが異なる。そのため，分岐線路間を行き来する透過成分が０にならず、振動現象が発生する。
【００１７】
ちなみに、図５には図３のモデル回路に対応したシミュレーション回路の回路図が示されている。Ｒ１は出力インピーダンスＺＳであり、５０Ωとされる。分岐前線路Ｔ１の一端（ノード２）に伝送信号が伝えられ、他端（ノード３）が分岐点とされて、分岐線路Ｔ２、Ｔ３の一端に接続される。分岐線路Ｔ２とＴ３の遅延時間は等しくされ、分岐線路Ｔ２とＴ３の他端（ノード４，５）には入力容量Ｃ１，Ｃ２として同じ１００ｐＦが設けられる。
【００１８】
図８には、上記図５のシミュレーション回路での受信信号Ｖ（４）、Ｖ（５）及び送信端信号Ｖ（２）の波形図が示されている。送信信号がロウレベルからハイレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ１の特性インピーダンスＺｏ１が整合されているので、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち上がり、かかる電圧により伝送線路Ｔ１とＴ２及びＴ３での遅延時間を経過して容量Ｃ１とＣ２のチャージアップが開始される。容量性負荷による反射によって上記送信端信号は一時的に低下した後、上記容量Ｃ１とＣ２へのチャージアンプ電圧が反射信号として送信端側に伝えられて、上記送信端信号Ｖ（２）が５Ｖに向かって変化する。
【００１９】
逆に、送信信号がハイレベルからロウレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ１の特性インピーダンスＺｏ１が整合されているので、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち下がり、かかる電圧により伝送線路Ｔ１とＴ２及びＴ３での遅延時間を経過して容量Ｃ１とＣ２のディスチャージが開始される。容量性負荷による反射によって上記送信端信号は一時的に上昇した後、上記容量Ｃ１とＣ２へのディスチャージ電圧が反射信号として送信端側に伝えられて、上記送信端信号Ｖ（２）が０Ｖに向かって変化する。
【００２０】
図６には図４のモデル回路に対応したシミュレーション回路の回路図が示されている。Ｒ２は出力インピーダンスＺＳであり、５０Ωとされる。分岐前線路Ｔ４の一端（ノード７）に伝送信号が伝えられ、他端（ノード８）が分岐点とされて、分岐線路Ｔ５、Ｔ６の一端に接続される。分岐線路Ｔ５とＴ６の遅延時間は等しくされ、分岐線路Ｔ５とＴ６の他端（ノード９，１０）の入力容量（負荷容量）Ｃ３は２０ｐＦとされ、Ｃ４は１８０ｐＦのようにアンバランスにされる。
【００２１】
図９には、上記図６のシミュレーション回路での受信信号Ｖ（９）、Ｖ（１０）及び送信端信号Ｖ（７）の波形図が示されている。送信信号がロウレベルからハイレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ４の特性インピーダンスＺｏ１が整合されているで、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち上がり、かかる電圧により伝送線路Ｔ４とＴ５及びＴ６での遅延時間を経過をして容量Ｃ１とＣ２のチャージアップが開始されるが、上記のように容量値が異なるために、容量値が２０ｐＦのように小さい場合の受信信号Ｖ（９）は早いタイミングで立ち上がるのに対し、１８０ｐＦのように大きい場合の受信信号Ｖ（１０）は遅いタイミングで立ち上がることとなる。分岐点において透過成分２３，３２と再反射成分３，２とが相殺できずに、受信信号Ｖ（９）及びＶ（１０）に共振振動が発生し、送信端信号Ｖ（７）の波形も崩れたものとなってしまう。
【００２２】
図７には図４のモデル回路の負荷容量に本願発明を適用した場合のシミュレーション回路の回路図が示されている。Ｒ３は出力インピーダンスＺＳであり、５０Ωとされる。分岐前線路Ｔ７の一端（ノード１２）に伝送信号が伝えられ、他端（ノード１３）が分岐点とされて、分岐線路Ｔ８、Ｔ９の一端に接続される。分岐線路Ｔ８とＴ９の遅延時間は等しくされ、分岐線路Ｔ８とＴ９の他端（ノード１４，１５）には、負荷容量Ｃ３として２０ｐＦが接続され、負荷容量Ｃ６として１８０ｐＦが接続されて図４のモデル回路のようにアンバランスにされる。
【００２３】
本願発明が適用された図７のシミュレーション回路と、前記図６のシミュレーション回路とは、上記のように入力容量（負荷容量）がＣ３＝Ｃ５＝２０ｐＦとされ、入力容量（負荷容量）Ｃ４＝Ｃ６＝１８０ｐＦのようにアンバランスにされることは同様であるが、分岐線路Ｔ８とＴ９の特性インピーダンスＺｏ８とＺｏ９の逆比１／Ｚｏ８：１／Ｚｏ９＝Ｃ５：Ｃ６のように設定される。
【００２４】
図１０には、上記図７のシミュレーション回路での受信信号Ｖ（１４）、Ｖ（１５）及び送信端信号Ｖ（１２）の波形図が示されている。送信信号がロウレベルからハイレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ７の特性インピーダンスＺｏ１が整合されているで、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち上がり、かかる電圧により伝送線路Ｔ７とＴ８及びＴ９での遅延時間を経過して容量Ｃ５とＣ６のチャージアップが開始される。
【００２５】
このとき、前記のように分岐線路Ｔ８とＴ９の特性インピーダンスＺｏ８とＺｏ９の逆比１／Ｚｏ８：１／Ｚｏ９＝Ｃ５：Ｃ６のように設定されているために、上記容量Ｃ５とＣ６へのチャージアンプ電圧の立ち上がりタイミングが同時となり、前記図３の回路と同様に、前記反射波２，３のタイミングが一致し、波２，３の透過成分２３，３２と再反射成分２，３の打ち消しが行われる。このような反射容量性負荷による反射によって上記送信端信号は一時的に低下した後、上記容量Ｃ５とＣ６へのチャージアンプ電圧が反射信号として送信端側に伝えられて、上記送信端信号Ｖ（１２）が５Ｖに向かって変化する。このようにして、レシーバの入力容量が異なるシステムでも、前記理想的な単一線路モデルと同様な分岐線路モデルと同様な線路分岐回路を実現することができる。
【００２６】
この実施例では、受信端に終端抵抗が設けられていない。このため、上記送信信号を形成するドライバにおいては、上記負荷容量Ｃ５，Ｃ６のチャージアンプ電流又はディスチャージ電流だけを形成すればよいから、低消費電力とすることができる。
【００２７】
図１１には、この発明を説明するための単一線路モデルを１０本に分岐した分岐線路図が示されている。つまり、同図には、前記図２の単一線路モデルを２本に分岐させたのと同様に１０本に分岐させる例が示されている。この場合、分岐線路の特性インピーダンスは、分岐前の１０倍の１０Ｚo 、負荷容量は、分割前の１／１０のＣｒ／１０に変換される。この１０本に分かれた線路のうちの任意の複数本をまとめて電気的に等価な二本の線路を考える。
【００２８】
例えば、１本と残り９本の分岐部分をそれぞれまとめると、１本の分岐部をまとめた線路の特性インピーダンスは、分岐前の１０倍の１０Ｚｏに変換され、負荷容量は分割前の１／１０のＣr ／１０に変換される。残り９本分の分岐部をまとめた線路の特性インピーダンスは、９本が並列接続されることから分岐前の１０／９倍の１０Ｚｏ／９に変換され、負荷容量は分割前の９／１０の９Ｃr ／１０に変換される。このように負荷容量のバランスが１：１以外の場合、線路の特性インピーダンスを提案のように調整することで、理論上、分岐線路の共振現象を無視することが可能となる。
【００２９】
この発明を実現するためには、プリント基板上に形成される線路のインピーダンスを上記のように分岐先の負荷容量に合わせて設定することが必要である。プリント基板上に形成する特性インピーダンスを計算するには、簡易的な実験式から求めるもの、Field Solverなどを用いて電子計算機にて計算するなど数種類の方法がある。プリント基板上に形成できる誘電体の比誘電率εr,中心導体のＷ（幅），ｔ（厚み），Ｈ（プレーン導体と中心導体の間隔），Ｂ（プレーン導体間の間隔）の寸法を変更することで、次式（１）のようにＺo を所望の値に調整させることが可能である。
【００３０】
図１２には、この発明に係る線路分岐回路に用いられるストリップ線路の断面構造図が示されている。図の黒い部分が導体であり、表面及び裏面にプレーン導体が設けられ、それに挟まれた誘電体εｒの中心部に中心導体が設けられる構造とされる。このストリップ線路の特性インピーダンスＺｏ及び伝播速度νは、下記の式３、式４の近似式で類推することが可能である。
【００３１】
【式３】
【００３２】
【式４】
【００３３】
図１３には、この発明に係る線路分岐回路に用いられるマイクロストリップ線路の断面構造図が示されている。図の黒い部分が導体であり、裏面にプレーン導体が設けられ、表面部に中心導体が設けられ、その間に誘電体εｒが設けられる。特性インピーダンスおよび伝播速度は下記の近似式で類推することが可能である。このマイクロストリップ線路の特性インピーダンスＺｏ、伝播速度ν及び伝播遅延時間ｔｐｄは、下記の式５、式６及び式７の近似式で類推することが可能である。
【００３４】
【式５】
【００３５】
【式６】
【００３６】
【式７】
【００３７】
図２０に示されるように、エンベデッドマイクロストリップ線路の特性インピーダンスＺｏ、伝播速度ν及び伝播遅延時間ｔｐｄは、下記の式８、式９及び式１０の近似式で類推することが可能である。
【００３８】
【式８】
【００３９】
【式９】
【００４０】
【式１０】
【００４１】
上記３つの線路は、プリント基板上に形成することのできる線路のうち代表的な単一線路３つについて述べたが、このほかにもインピーダンスを調整可能な線路構造があり、それらを利用するものであってもよい。
【００４２】
特性インピーダンスおよび波動速度は前記の近似式で類推することが可能である。しかしながら前述したとおり、これは線路の特性インピーダンスを類推する方法のひとつではあるが規定する方法ではない。最近ではコンピュータ上においてField Solverと呼ばれる電磁界解析を行うソフトウエアを用いて求めることが可能となっている。ＴＤＲなどの測定器を用いて実測し、その結果から類推する方法をとることもできる。
【００４３】
最近、高速な信号を伝送するためのＬＶＤＳ等に適用する差動線路に関しても本発明を適用することが可能である。やはり寸法の変更によって、この特性インピーダンスを調整することが可能である。また、上記の線路構造の一部を変更し、誘電体の一部または全部を別な誘電率の物質（たとえば空気、ポリイミドなど）に変更することで、線路全体の特性インピーダンスを変更することも可能である。さらに、上記線路の電磁的な効果が及ぶ距離に電源やグランド、信号線を配置することにより特性インピーダンスを変化させることが可能である。
【００４４】
図１４には、この発明が適用されたマイクロコンピュータシステムの一実施例のブロック図が示されている。この実施例では、中央処理装置ＣＰＵを中心にして、メモリ回路ＳＤＲＡＭと信号処理回路ＡＳＩＣがアドレスバス及びデータバスを介して接続される。また、中央処理装置ＣＰＵからメモリ回路ＳＤＲＡＭ及び信号処理回路ＡＳＩＣに向けてクロックを供給するＣＬＫ線路が設けられる。
【００４５】
ＣＰＵ（ＳＨ−４）の場合、主記憶であるメモリ回路ＳＤＲＡＭとの大きなバンド幅を確保するため、ＣＰＵとＳＤＲＡＭとは密な結合となっている。また、ブートストラップを行うためのＩＰＬなどを格納するための固定記憶としてフラッシュメモリＦＬＡＳＨを上記信号処理回路ＡＳＩＣを通して接続しているが、あまり大きなバンド幅を必要としないためＣＰＵとは疎な結合になっている。
【００４６】
本願発明が解決しようとしている問題は、ＣＰＵからメモリ回路ＳＤＲＡＭに向けて供給するクロックと、信号処理回路ＡＳＩＣに向けて供給するクロックとが分岐を有するＣＬＫ線路によって伝達される。上記メモリ回路ＳＤＲＡＭと信号処理回路ＡＳＩＣとは、それぞれ設計者がそれぞれの観点から使用する素子の特性等を設計するものであり、上記クロックが供給される入力端子における入力容量の容量値も様々に形成されて、両者が一致することは殆どあり得ない。このために、前記のような分岐部での２つの反射波タイミングが異なり分岐線路間を行き来する透過成分が０にならず振動現象が発生する可能性が高い。
【００４７】
図１５には、この発明が適用されたマイクロコンピュータシステムの一実施例の概略ブロック図が示されている。この実施例では、ＳＤＲＡＭとＡＳＩＣに向けて分岐されたクロック線路におけるシグナルインテグリティの確保を図るために、ＣＰＵから各回路ＳＤＲＡＭ及びＡＳＩＣに至る線路を単一層で単一構造による分岐線路により構成される。つまり、前記図１２又は図１３に示されているような単一層で単一構造の線路が用いられる。
【００４８】
このように単一層で単一構造の線路を適用する例では、線路上をパルスが伝播する速度は一定値をとると考えられる。分岐部での２つの反射波タイミングを一致させ分岐線路間を行き来する透過成分を０にするためには、信号の送信端（ＣＰＵクロック出力）から受端となるＳＤＲＡＭおよびＡＳＩＣに対しての伝播時間Ｔd を理想的には同一に設計する必要がある。同図のクロック線路が前記図１２又は図１３のようにプリント基板上の単一層に同一線路構造で形成されていれば、分岐点からＳＤＲＡＭおよびＡＳＩＣへの物理的な線路長Ｌ１を、図のようにどの受端に対しても同一となるようにすることにより上記理想状態に設定することができる。
【００４９】
各部の特性インピーダンスは、分岐点における反射を０とするため、下記条件式を満たすようにされる。
１／Ｚ０＝１／Ｚ１＋１／Ｚ１＋１／Ｚ２ …（１１）
Ｃｒ（ＳＤＲＡＭ）：Ｃｒ（ＡＳＩＣ）＝１／Ｚ１：１／Ｚ２ …（１２）
ここで、Ｃｒ（ＳＤＲＡＭ）はＳＤＲＡＭの入力容量であり、Ｃｒ（ＡＳＩＣ）はＡＳＩＣの入力容量である。
【００５０】
今、Ｚ０＝３０［Ω］、Ｃｒ（ＳＤＲＡＭ）＝５［ｐＦ］、Ｃｒ（ＡＳＩＣ）＝１８［ｐＦ］と仮定して、式（１１）と式（１２）を解くと、およそ、Ｚ１＝１６７．８［Ω］、Ｚ２＝４６．４［Ω］となる。
【００５１】
図１６には、図１５の分岐部の一実施例の配線パターン図が示されている。上記のようなＺ１及びＺ２のような特性インピーダンスを実現するために、単一線路構造の中心導体幅Ｗを調整するとおよそ同図のように、分岐点よりも受端側の線路幅Ｗ１，Ｗ２が、受端の容量値に応じて違った値となる。
【００５２】
それぞれの受端の容量値があまり違い過ぎると、Ｗ１、Ｗ２の差が大きくなってしまい、実装密度の低下を引き起こす。又、１００Ω以上の配線を作ることは困難であることもある。図示はしないが、両方のＳＤＲＡＭに１３ｐＦの容量を付け加え、Ｚ１＝Ｚ２＝９０Ωとすることにより、ＳＤＲＡＭとＡＳＩＣの入力容量の比に対応してＳＤＲＡＭに繋がっている線路とＡＳＩＣに繋がっている線路のインピーダンスを逆比にすることができる。そうすることにより、実装密度の低下を避けられて、又大きなインピーダンスを持った配線を作る必要も無くなる。
【００５３】
図１７には、この発明が適用されたマイクロコンピュータシステムの他の一実施例の概略ブロック図が示されている。この実施例では、ＳＤＲＡＭとＡＳＩＣに向けて分岐されたクロック線路におけるシグナルインテグリティの確保を図るために、ＣＰＵから各回路ＳＤＲＡＭ及びＡＳＩＣに至る線路、図１２、図１３のような異なる線路構造の組み合わせに構成される。
【００５４】
このように異なる線路構造の線路を適用する例では、線路上をパルスが伝播する速度が前記説明したように異なるものとされる。このような伝播速度が異なる線路を用いつつ、分岐部での２つの反射波タイミングを一致させ分岐線路間を行き来する透過成分を０にするためには、信号の送信端（ＣＰＵクロック出力）から受端となるＳＤＲＡＭおよびＡＳＩＣに対しての伝播時間Ｔd を理想的には同一に設計する必要があり、上記伝播速度の違いを補うように分岐からＳＤＲＡＭとＡＳＩＣに至る配線長Ｌ１とＬ２が異なるものとされる。
【００５５】
図１８には、図１７の分岐部の一実施例の配線パターン図が示されている。図１９には、その断面構造図が示されている。Ｌ２層とＬ５層とが前記プレーン導体とされ、Ｌ１層、Ｌ３層、Ｌ４層及びＬ６層が中心導体とされる。上記のようなＺ１及びＺ２のような特性インピーダンスを実現するために、Ｌ１層、Ｌ３層及びＬ４層の各層の線路構造の中心導体幅Ｗをおよそ同図のように、Ｗ０、Ｗ１及びＷ２のように異なるようにされ、特に受端側の線路幅Ｗ１，Ｗ２は受端の容量値に応じて違った値とし、かつ、配線長Ｌ１，Ｌ２も異なるようにされる。
【００５６】
つまり、線路の構造が違う場合、基本的には線路上をパルスが伝播する速度は、前記式５、式８で示したように線路構造ごとに、プリント基板上に形成する線路のインピーダンス調整で説明したような一定値を取る。本願発明は、前記のように信号の送信端（ＣＰＵクロック出力）から受端となるＳＤＲＡＭおよびＡＳＩＣに対しての伝播時間Ｔd を理想的には同一に設計する必要がある。
【００５７】
図１８及び図１９において、分岐点以降の線路構造が、受端がＡＳＩＣの場合マイクロストリップ構造とされ、受端がＳＤＲＡＭの場合ストリップ構造となっているため、パルスの伝播速度の違いにより分岐点以降の線路長Ｌ１≠Ｌ２とされ、おおよそストリップ線路での伝播速度は１３ｃｍ／ｎｓであり、マイクロストリップ線路での伝播速度は１７ｃｍ／ｎｓであり、Ｌ１＞Ｌ２のようにされる。そして、特性インピーダンスＺ１，Ｚ２は、前記式（１１）（１２）を解いた結果、Ｚ１＝１６７．８［Ω］、Ｚ２＝４６．４［Ω］となる。これらの特性インピーダンスを実現するために、各線路構造に応じて中心導体幅Ｗ０，Ｗ１，Ｗ２を調整することになる。
【００５８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記配線構造は、マルチチップモジュールのような実装基板（搭載基板）上に形成するものにも同様に適用できる。伝達する信号は、クロックに限定されず、分岐をもって複数のデバイスに伝えられる信号に広く利用することができる。この発明は、線路分岐回路と線路分岐方法に広く利用できる。
【００５９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。送信すべき出力信号を形成する出力回路の出力端子に第１伝送線路の一端を接続し、他端を分岐点とし、それぞれ一端が接続された第２と第３伝送線路を設け、上記第２伝送線路の他端に第１入力回路の入力端子を接続し、上記第３伝送線路の他端に第２入力回路の入力端子を接続し、上記分岐点において第１伝送線路の特性インピーダンスと、第２伝送線路及び第３伝送線路の合成特性インピーダンスとを整合させ、上記第２伝送線路と第３伝送線路での信号遅延時間を合わせ、上記第１入力回路の入力容量と第２入力回路の入力容量との比に対応して上記第２伝送線路の特性インピーダンスと第３伝送線路の特性インピーダンスの逆比を合わせ、低消費電力化を図りつつ、分岐点での再反射の打ち消しを可能にすることができる。
【図面の簡単な説明】
【図１】この発明に係る線路分岐回路の一実施例を示す回路図である。
【図２】この発明を説明するための原理図である。
【図３】この発明を説明するためのモデル回路である。
【図４】この発明を説明するための他のモデル回路である。
【図５】図３のモデル回路に対応したシミュレーション回路を示す回路図である。
【図６】図４のモデル回路に対応したシミュレーション回路を示す回路図である。
【図７】図４のモデル回路に本願発明を適用した場合のシミュレーション回路を示す回路図である。
【図８】図５のシミュレーション回路での受信信号Ｖ（４）、Ｖ（５）及び送信端信号Ｖ（２）の波形図である。
【図９】図６のシミュレーション回路での受信信号Ｖ（９）、Ｖ（１０）及び送信端信号Ｖ（７）の波形図である。
【図１０】図７のシミュレーション回路での受信信号Ｖ（１４）、Ｖ（１５）及び送信端信号Ｖ（１２）の波形図である。
【図１１】この発明を説明するための単一線路モデルを１０本に分岐した分岐線路図である。
【図１２】この発明に係る線路分岐回路に用いられるストリップ線路を示す断面構造図である。
【図１３】この発明に係る線路分岐回路に用いられるマイクロストリップ線路を示す断面構造図である。
【図１４】この発明が適用されたマイクロコンピュータシステムの一実施例を示すブロック図である。
【図１５】この発明が適用されたマイクロコンピュータシステムの一実施例を示す概略ブロック図である。
【図１６】図１５の分岐部の一実施例を示す配線パターン図である。
【図１７】この発明が適用されたマイクロコンピュータシステムの他の一実施例を示す概略ブロック図である。
【図１８】図１７の分岐部の一実施例を示す配線パターン図である。
【図１９】図１７の分岐部の断面構造図である。
【図２０】この発明に係る線路分岐回路に用いられるエンデベッドマイクロストリップ線路を示す断面図である。
【符号の説明】
ＣＰＵ…中央処理装置、ＳＤＲＡＭ…メモリ回路、ＡＳＩＣ…信号処理回路、ＦＬＡＳＨ…フラッシュメモリ。
【発明の属する技術分野】
この発明は、線路分岐回路と線路分岐方法に関し、例えば、実装基板上に搭載された半導体集積回路装置間に伝えられるクロック信号の線路分岐回路と線路分岐方法に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ドライバから伸びる伝送線路から二つのレシーバに分岐する場合，分岐後の２つの伝送線路の特性インピーダンスを分岐前の伝送線路の特性インピーダンスの２倍の値に調整する。また、分岐後の２本の伝送線路の長さを等しくすることで，反射波の位相を揃え分岐点での再反射を打ち消す技術として、米国モトローラ社発行の「モトローラ・ＭＥＣＬシステム・デザイン・ハンドブック、第１４０頁のハイブリッド・デバイダ等（Motorola MECL System Design Handbook p140 Hybrid Divider）」に記載の等長配線がある。分岐配線との間のインピーダンス整合をとるために抵抗を挿入して信号反射の抑制を図る技術の例として、特開平１０−０６９３４２号公報、特開平１０−１２６４２５号公報がある。
【０００３】
【非特許文献１】
Motorola MECL System Design Handbook p140 Hybrid Divider
【特許文献１】
特開平１０−０６９３４２号公報
【特許文献２】
特開平１０−１２６４２５号公報
【０００４】
【発明が解決しようとする課題】
レシーバに寄生する負荷が等しければ，前記非特許文献１に記載のハイブリッドデバイダ（Hybrid Divider）は、効果的に動作する。しかし、レシーバに寄生する負荷が不均等である場合、分岐点の再反射を打ち消すことができず、寄生振動を起こし、この寄生振動は不要電磁輻射の原因の一つとなるということが本願発明者の研究によって明らかとなった。
【０００５】
つまり、実装基板上に複数の半導体集積回路装置を搭載し、中央処理装置（ＣＰＵ）のようなマスタデバイスからメモリ等の複数のスレーブデバイスにクロックを供給する場合、必然的に上記のような分岐が発生する。メモリやＡＳＩＣのような異なる機能の半導体集積回路装置は、それぞれ設計者がそれぞれの観点から使用する素子の特性等を設計するものであり、上記クロックが供給される入力端子における入力容量の容量値も様々に形成されて、上記のような負荷の不均等が発生する。高速動作化のために使用するクロックのいっそう高周波数化を促進した場合、上記分岐点の再反射による寄生振動による不要電磁輻射が無視できなくなると予測される。
【０００６】
なお、受信端側に終端抵抗を設けるようにすれば、上記入力容量の容量値の影響を軽減できるが、終端抵抗には定常的に直流電流が流れて、送信信号を形成するドライバには大きな出力電流を流すことが必要となり、低消費電力化が要求されるシステムには不向きである。
【０００７】
この発明の目的は、低消費電力化を図りつつ、分岐点での再反射の打ち消しを可能にした線路分岐回路と線路分岐方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。送信すべき出力信号を形成する出力回路の出力端子に第１伝送線路の一端を接続し、他端を分岐点とし、それぞれ一端が接続された第２と第３伝送線路を設け、上記第２伝送線路の他端に第１入力回路の入力端子を接続し、上記第３伝送線路の他端に第２入力回路の入力端子を接続し、上記分岐点において第１伝送線路の特性インピーダンスと、第２伝送線路及び第３伝送線路の合成特性インピーダンスとを整合させ、上記第２伝送線路と第３伝送線路での信号遅延時間を合わせ、上記第１入力回路の入力容量と第２入力回路の入力容量との比に対応して上記第２伝送線路の特性インピーダンスと第３伝送線路の特性インピーダンスの逆比を合わせる。
【０００９】
【発明の実施の形態】
図１には、この発明に係る線路分岐回路の一実施例の回路図が示されている。ドライバ１は、送信すべき信号を形成する。このドライバの出力インピーダンスＺＳは、伝送線路１の一端に接続される。この伝送線路１は分岐前の伝送線路を構成し、他端が分岐点１とされる。この分岐点１は分岐後の伝送線路を構成する伝送線路２と３の一端に接続される。上記伝送線路２の他端は、レシーバ１とレシーバ２の入力端子に接続される。この実施例では、低消費電力化のために上記伝送線路２と３の他端には、終端抵抗が設けられない。それ故、上記伝送線路２と３の他端には、レシーバ１と２の入力容量Ｃｒ２とＣｒ３が負荷容量として接続される。
【００１０】
上記ドライバ１の出力インピーダンスＺＳと、それが接続される伝送線路１（伝送線路２、３を含む）の特性インピーダンスＺｏ１とは整合される。そして、分岐点１において、伝送線路１の特性インピーダンスＺｏ１と、伝送線路２と３の合成特性インピーダンス（Ｚｏ２//Ｚｏ３）は同様に整合される。そして、上記伝送線路２での遅延時間Ｔｄ２と上記伝送線路３での遅延時間Ｔｄ３とは等しくなるように設定される。そして、入力容量Ｃｒ２とＣｒ３の容量比Ｃｒ２：Ｃｒ３に対して、伝送線路２と３の特性インピーダンスＺｏ２，Ｚｏ３の逆比１／Ｚｏ２：１／Ｚｏ３に設定する。
【００１１】
図２には、この発明を説明するための原理図が示されている。（ａ）単一線路モデルは、ドライバとレシーバが１つの伝送線路を通して伝えられ、分岐が存在しないために進行波と反射波及び再反射成分が発生する。つまり、分岐が存在しないために前記のような分岐点を挟んで２つのレシーバの入力端子間で通過成分が発生することもない。
【００１２】
上記のような（ａ）単一線路モデルと等価な信号伝送動作を（ｂ）分岐線路モデルにおいても実現できる。伝送線路を伝送路の途中から等価的に２倍の特性インピーダンス２Ｚｏの２つの線路に分離し、それぞれに１／２の入力容量Ｃｒを持つ２つのレシーバに接続する。この構成は、二つの並列回路により構成されるので、２Ｚｏ//２Ｚｏ＝Ｚｏとなり、Ｃｒ／２＋Ｃｒ／２＝Ｃｒとなるので、上記（ａ）単一線路モデルと等価となる。
【００１３】
上記のようにドライバには、出力インピーダンスＺＳが存在し、レシーバには、ゲート容量や寄生容量の総和である入力負荷容量Ｃｒが存在する。２個のレシーバが同等ならば、それら負荷容量も同等であると考えられる。従来からあるハイブリッドデバイダ（Hybrid Divider）と等長配線を組み合わせた方式では、伝送線路の分岐前の特性インピーダンスＺｏ１と分岐後の特性インピーダンスＺｏ２間には、下記の関係式（１）と（２）が成り立つ。
Ｚｏ１＝Ｚｏ２／２＝Ｚｏ３／２ ……（１）
Ｔｄ２＝Ｔｄ３ ……（２）
【００１４】
上記式（１）が成立した場合、分岐点１の前後でインピーダンスの不連続点が無い。そのため、図３のモデル回路において、進行波１が分岐点１に入射した場合、反射波１は、発生しない。進行波１は、分岐点１を通り進行波２，３に分かれレシーバ１と２に向け進行する。レシーバ１，２に到達した進行波２，３は、反射波２，３となって伝送線路をドライバ側に伝播する。この時上記式（２）が成立していれば、反射波２と３の透過成分２３，３２と再反射成分３，２がそれぞれ打ち消しあって、反射成分１のみが理論上残る。ＺS ＝Ｚｏ１の時ドライバ出力点においてインピーダンス整合が行われるためドライバ出力点における再反射成分は発生しない。
【００１５】
つまり、上記のように１本のドライバ出力点において整合した均質な線路を考えるとき、単一の線路であり、線路の途中でインピーダンスの不連続が無いため不整合が原因となる反射は発生しない。受端では、インピーダンスが不連続のため反射波が発生する。説明を簡単にするため、ＺＳ＝Ｚｏの条件が成り立っている場合、ドライバの出力点において整合がとれているため理論上再反射成分は存在しない。この理想的なモデルの伝送線路を電気的に等価な分岐線路に変換できれば、（ａ）単一線路モデルと同様に線路の途中での反射が発生しないはずである。(ｂ）分岐線路モデルは、上記（ａ）単一線路モデルと等価となるように分岐線路の特性インピーダンスは、分岐前の２倍の２Ｚｏ負荷容量は、分割前の半分のＣｒ／２に変換されたものである。
【００１６】
しかし、図４のモデル回路のように各分岐線路のレシーバの負荷が、Ｃｒ２, Ｃｒ３となっており、それぞれ容量値が違った場合、反射波２，３のタイミングが変わることで、反射波２，３の透過成分２３，３２と再反射成分２，３の打ち消しあいがうまくできなくなる。つまり、各分岐線路２と３の特性インピーダンスが同じで、容量値が異なるとチャージアップ又はディスチャージ時間が異なり、反射波２と３のタイミングが異なる。そのため，分岐線路間を行き来する透過成分が０にならず、振動現象が発生する。
【００１７】
ちなみに、図５には図３のモデル回路に対応したシミュレーション回路の回路図が示されている。Ｒ１は出力インピーダンスＺＳであり、５０Ωとされる。分岐前線路Ｔ１の一端（ノード２）に伝送信号が伝えられ、他端（ノード３）が分岐点とされて、分岐線路Ｔ２、Ｔ３の一端に接続される。分岐線路Ｔ２とＴ３の遅延時間は等しくされ、分岐線路Ｔ２とＴ３の他端（ノード４，５）には入力容量Ｃ１，Ｃ２として同じ１００ｐＦが設けられる。
【００１８】
図８には、上記図５のシミュレーション回路での受信信号Ｖ（４）、Ｖ（５）及び送信端信号Ｖ（２）の波形図が示されている。送信信号がロウレベルからハイレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ１の特性インピーダンスＺｏ１が整合されているので、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち上がり、かかる電圧により伝送線路Ｔ１とＴ２及びＴ３での遅延時間を経過して容量Ｃ１とＣ２のチャージアップが開始される。容量性負荷による反射によって上記送信端信号は一時的に低下した後、上記容量Ｃ１とＣ２へのチャージアンプ電圧が反射信号として送信端側に伝えられて、上記送信端信号Ｖ（２）が５Ｖに向かって変化する。
【００１９】
逆に、送信信号がハイレベルからロウレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ１の特性インピーダンスＺｏ１が整合されているので、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち下がり、かかる電圧により伝送線路Ｔ１とＴ２及びＴ３での遅延時間を経過して容量Ｃ１とＣ２のディスチャージが開始される。容量性負荷による反射によって上記送信端信号は一時的に上昇した後、上記容量Ｃ１とＣ２へのディスチャージ電圧が反射信号として送信端側に伝えられて、上記送信端信号Ｖ（２）が０Ｖに向かって変化する。
【００２０】
図６には図４のモデル回路に対応したシミュレーション回路の回路図が示されている。Ｒ２は出力インピーダンスＺＳであり、５０Ωとされる。分岐前線路Ｔ４の一端（ノード７）に伝送信号が伝えられ、他端（ノード８）が分岐点とされて、分岐線路Ｔ５、Ｔ６の一端に接続される。分岐線路Ｔ５とＴ６の遅延時間は等しくされ、分岐線路Ｔ５とＴ６の他端（ノード９，１０）の入力容量（負荷容量）Ｃ３は２０ｐＦとされ、Ｃ４は１８０ｐＦのようにアンバランスにされる。
【００２１】
図９には、上記図６のシミュレーション回路での受信信号Ｖ（９）、Ｖ（１０）及び送信端信号Ｖ（７）の波形図が示されている。送信信号がロウレベルからハイレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ４の特性インピーダンスＺｏ１が整合されているで、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち上がり、かかる電圧により伝送線路Ｔ４とＴ５及びＴ６での遅延時間を経過をして容量Ｃ１とＣ２のチャージアップが開始されるが、上記のように容量値が異なるために、容量値が２０ｐＦのように小さい場合の受信信号Ｖ（９）は早いタイミングで立ち上がるのに対し、１８０ｐＦのように大きい場合の受信信号Ｖ（１０）は遅いタイミングで立ち上がることとなる。分岐点において透過成分２３，３２と再反射成分３，２とが相殺できずに、受信信号Ｖ（９）及びＶ（１０）に共振振動が発生し、送信端信号Ｖ（７）の波形も崩れたものとなってしまう。
【００２２】
図７には図４のモデル回路の負荷容量に本願発明を適用した場合のシミュレーション回路の回路図が示されている。Ｒ３は出力インピーダンスＺＳであり、５０Ωとされる。分岐前線路Ｔ７の一端（ノード１２）に伝送信号が伝えられ、他端（ノード１３）が分岐点とされて、分岐線路Ｔ８、Ｔ９の一端に接続される。分岐線路Ｔ８とＴ９の遅延時間は等しくされ、分岐線路Ｔ８とＴ９の他端（ノード１４，１５）には、負荷容量Ｃ３として２０ｐＦが接続され、負荷容量Ｃ６として１８０ｐＦが接続されて図４のモデル回路のようにアンバランスにされる。
【００２３】
本願発明が適用された図７のシミュレーション回路と、前記図６のシミュレーション回路とは、上記のように入力容量（負荷容量）がＣ３＝Ｃ５＝２０ｐＦとされ、入力容量（負荷容量）Ｃ４＝Ｃ６＝１８０ｐＦのようにアンバランスにされることは同様であるが、分岐線路Ｔ８とＴ９の特性インピーダンスＺｏ８とＺｏ９の逆比１／Ｚｏ８：１／Ｚｏ９＝Ｃ５：Ｃ６のように設定される。
【００２４】
図１０には、上記図７のシミュレーション回路での受信信号Ｖ（１４）、Ｖ（１５）及び送信端信号Ｖ（１２）の波形図が示されている。送信信号がロウレベルからハイレベルに立ち上がると、ドライバの出力インピーダンスＺＳと伝送線路Ｔ７の特性インピーダンスＺｏ１が整合されているで、送信端信号は送信信号（５Ｖ）の１／２の２．５Ｖまで立ち上がり、かかる電圧により伝送線路Ｔ７とＴ８及びＴ９での遅延時間を経過して容量Ｃ５とＣ６のチャージアップが開始される。
【００２５】
このとき、前記のように分岐線路Ｔ８とＴ９の特性インピーダンスＺｏ８とＺｏ９の逆比１／Ｚｏ８：１／Ｚｏ９＝Ｃ５：Ｃ６のように設定されているために、上記容量Ｃ５とＣ６へのチャージアンプ電圧の立ち上がりタイミングが同時となり、前記図３の回路と同様に、前記反射波２，３のタイミングが一致し、波２，３の透過成分２３，３２と再反射成分２，３の打ち消しが行われる。このような反射容量性負荷による反射によって上記送信端信号は一時的に低下した後、上記容量Ｃ５とＣ６へのチャージアンプ電圧が反射信号として送信端側に伝えられて、上記送信端信号Ｖ（１２）が５Ｖに向かって変化する。このようにして、レシーバの入力容量が異なるシステムでも、前記理想的な単一線路モデルと同様な分岐線路モデルと同様な線路分岐回路を実現することができる。
【００２６】
この実施例では、受信端に終端抵抗が設けられていない。このため、上記送信信号を形成するドライバにおいては、上記負荷容量Ｃ５，Ｃ６のチャージアンプ電流又はディスチャージ電流だけを形成すればよいから、低消費電力とすることができる。
【００２７】
図１１には、この発明を説明するための単一線路モデルを１０本に分岐した分岐線路図が示されている。つまり、同図には、前記図２の単一線路モデルを２本に分岐させたのと同様に１０本に分岐させる例が示されている。この場合、分岐線路の特性インピーダンスは、分岐前の１０倍の１０Ｚo 、負荷容量は、分割前の１／１０のＣｒ／１０に変換される。この１０本に分かれた線路のうちの任意の複数本をまとめて電気的に等価な二本の線路を考える。
【００２８】
例えば、１本と残り９本の分岐部分をそれぞれまとめると、１本の分岐部をまとめた線路の特性インピーダンスは、分岐前の１０倍の１０Ｚｏに変換され、負荷容量は分割前の１／１０のＣr ／１０に変換される。残り９本分の分岐部をまとめた線路の特性インピーダンスは、９本が並列接続されることから分岐前の１０／９倍の１０Ｚｏ／９に変換され、負荷容量は分割前の９／１０の９Ｃr ／１０に変換される。このように負荷容量のバランスが１：１以外の場合、線路の特性インピーダンスを提案のように調整することで、理論上、分岐線路の共振現象を無視することが可能となる。
【００２９】
この発明を実現するためには、プリント基板上に形成される線路のインピーダンスを上記のように分岐先の負荷容量に合わせて設定することが必要である。プリント基板上に形成する特性インピーダンスを計算するには、簡易的な実験式から求めるもの、Field Solverなどを用いて電子計算機にて計算するなど数種類の方法がある。プリント基板上に形成できる誘電体の比誘電率εr,中心導体のＷ（幅），ｔ（厚み），Ｈ（プレーン導体と中心導体の間隔），Ｂ（プレーン導体間の間隔）の寸法を変更することで、次式（１）のようにＺo を所望の値に調整させることが可能である。
【００３０】
図１２には、この発明に係る線路分岐回路に用いられるストリップ線路の断面構造図が示されている。図の黒い部分が導体であり、表面及び裏面にプレーン導体が設けられ、それに挟まれた誘電体εｒの中心部に中心導体が設けられる構造とされる。このストリップ線路の特性インピーダンスＺｏ及び伝播速度νは、下記の式３、式４の近似式で類推することが可能である。
【００３１】
【式３】
【式４】
図１３には、この発明に係る線路分岐回路に用いられるマイクロストリップ線路の断面構造図が示されている。図の黒い部分が導体であり、裏面にプレーン導体が設けられ、表面部に中心導体が設けられ、その間に誘電体εｒが設けられる。特性インピーダンスおよび伝播速度は下記の近似式で類推することが可能である。このマイクロストリップ線路の特性インピーダンスＺｏ、伝播速度ν及び伝播遅延時間ｔｐｄは、下記の式５、式６及び式７の近似式で類推することが可能である。
【００３４】
【式５】
【式６】
【式７】
図２０に示されるように、エンベデッドマイクロストリップ線路の特性インピーダンスＺｏ、伝播速度ν及び伝播遅延時間ｔｐｄは、下記の式８、式９及び式１０の近似式で類推することが可能である。
【００３８】
【式８】
【式９】
【式１０】
上記３つの線路は、プリント基板上に形成することのできる線路のうち代表的な単一線路３つについて述べたが、このほかにもインピーダンスを調整可能な線路構造があり、それらを利用するものであってもよい。
【００４２】
特性インピーダンスおよび波動速度は前記の近似式で類推することが可能である。しかしながら前述したとおり、これは線路の特性インピーダンスを類推する方法のひとつではあるが規定する方法ではない。最近ではコンピュータ上においてField Solverと呼ばれる電磁界解析を行うソフトウエアを用いて求めることが可能となっている。ＴＤＲなどの測定器を用いて実測し、その結果から類推する方法をとることもできる。
【００４３】
最近、高速な信号を伝送するためのＬＶＤＳ等に適用する差動線路に関しても本発明を適用することが可能である。やはり寸法の変更によって、この特性インピーダンスを調整することが可能である。また、上記の線路構造の一部を変更し、誘電体の一部または全部を別な誘電率の物質（たとえば空気、ポリイミドなど）に変更することで、線路全体の特性インピーダンスを変更することも可能である。さらに、上記線路の電磁的な効果が及ぶ距離に電源やグランド、信号線を配置することにより特性インピーダンスを変化させることが可能である。
【００４４】
図１４には、この発明が適用されたマイクロコンピュータシステムの一実施例のブロック図が示されている。この実施例では、中央処理装置ＣＰＵを中心にして、メモリ回路ＳＤＲＡＭと信号処理回路ＡＳＩＣがアドレスバス及びデータバスを介して接続される。また、中央処理装置ＣＰＵからメモリ回路ＳＤＲＡＭ及び信号処理回路ＡＳＩＣに向けてクロックを供給するＣＬＫ線路が設けられる。
【００４５】
ＣＰＵ（ＳＨ−４）の場合、主記憶であるメモリ回路ＳＤＲＡＭとの大きなバンド幅を確保するため、ＣＰＵとＳＤＲＡＭとは密な結合となっている。また、ブートストラップを行うためのＩＰＬなどを格納するための固定記憶としてフラッシュメモリＦＬＡＳＨを上記信号処理回路ＡＳＩＣを通して接続しているが、あまり大きなバンド幅を必要としないためＣＰＵとは疎な結合になっている。
【００４６】
本願発明が解決しようとしている問題は、ＣＰＵからメモリ回路ＳＤＲＡＭに向けて供給するクロックと、信号処理回路ＡＳＩＣに向けて供給するクロックとが分岐を有するＣＬＫ線路によって伝達される。上記メモリ回路ＳＤＲＡＭと信号処理回路ＡＳＩＣとは、それぞれ設計者がそれぞれの観点から使用する素子の特性等を設計するものであり、上記クロックが供給される入力端子における入力容量の容量値も様々に形成されて、両者が一致することは殆どあり得ない。このために、前記のような分岐部での２つの反射波タイミングが異なり分岐線路間を行き来する透過成分が０にならず振動現象が発生する可能性が高い。
【００４７】
図１５には、この発明が適用されたマイクロコンピュータシステムの一実施例の概略ブロック図が示されている。この実施例では、ＳＤＲＡＭとＡＳＩＣに向けて分岐されたクロック線路におけるシグナルインテグリティの確保を図るために、ＣＰＵから各回路ＳＤＲＡＭ及びＡＳＩＣに至る線路を単一層で単一構造による分岐線路により構成される。つまり、前記図１２又は図１３に示されているような単一層で単一構造の線路が用いられる。
【００４８】
このように単一層で単一構造の線路を適用する例では、線路上をパルスが伝播する速度は一定値をとると考えられる。分岐部での２つの反射波タイミングを一致させ分岐線路間を行き来する透過成分を０にするためには、信号の送信端（ＣＰＵクロック出力）から受端となるＳＤＲＡＭおよびＡＳＩＣに対しての伝播時間Ｔd を理想的には同一に設計する必要がある。同図のクロック線路が前記図１２又は図１３のようにプリント基板上の単一層に同一線路構造で形成されていれば、分岐点からＳＤＲＡＭおよびＡＳＩＣへの物理的な線路長Ｌ１を、図のようにどの受端に対しても同一となるようにすることにより上記理想状態に設定することができる。
【００４９】
各部の特性インピーダンスは、分岐点における反射を０とするため、下記条件式を満たすようにされる。
１／Ｚ０＝１／Ｚ１＋１／Ｚ１＋１／Ｚ２ …（１１）
Ｃｒ（ＳＤＲＡＭ）：Ｃｒ（ＡＳＩＣ）＝１／Ｚ１：１／Ｚ２ …（１２）
ここで、Ｃｒ（ＳＤＲＡＭ）はＳＤＲＡＭの入力容量であり、Ｃｒ（ＡＳＩＣ）はＡＳＩＣの入力容量である。
【００５０】
今、Ｚ０＝３０［Ω］、Ｃｒ（ＳＤＲＡＭ）＝５［ｐＦ］、Ｃｒ（ＡＳＩＣ）＝１８［ｐＦ］と仮定して、式（１１）と式（１２）を解くと、およそ、Ｚ１＝１６７．８［Ω］、Ｚ２＝４６．４［Ω］となる。
【００５１】
図１６には、図１５の分岐部の一実施例の配線パターン図が示されている。上記のようなＺ１及びＺ２のような特性インピーダンスを実現するために、単一線路構造の中心導体幅Ｗを調整するとおよそ同図のように、分岐点よりも受端側の線路幅Ｗ１，Ｗ２が、受端の容量値に応じて違った値となる。
【００５２】
それぞれの受端の容量値があまり違い過ぎると、Ｗ１、Ｗ２の差が大きくなってしまい、実装密度の低下を引き起こす。又、１００Ω以上の配線を作ることは困難であることもある。図示はしないが、両方のＳＤＲＡＭに１３ｐＦの容量を付け加え、Ｚ１＝Ｚ２＝９０Ωとすることにより、ＳＤＲＡＭとＡＳＩＣの入力容量の比に対応してＳＤＲＡＭに繋がっている線路とＡＳＩＣに繋がっている線路のインピーダンスを逆比にすることができる。そうすることにより、実装密度の低下を避けられて、又大きなインピーダンスを持った配線を作る必要も無くなる。
【００５３】
図１７には、この発明が適用されたマイクロコンピュータシステムの他の一実施例の概略ブロック図が示されている。この実施例では、ＳＤＲＡＭとＡＳＩＣに向けて分岐されたクロック線路におけるシグナルインテグリティの確保を図るために、ＣＰＵから各回路ＳＤＲＡＭ及びＡＳＩＣに至る線路、図１２、図１３のような異なる線路構造の組み合わせに構成される。
【００５４】
このように異なる線路構造の線路を適用する例では、線路上をパルスが伝播する速度が前記説明したように異なるものとされる。このような伝播速度が異なる線路を用いつつ、分岐部での２つの反射波タイミングを一致させ分岐線路間を行き来する透過成分を０にするためには、信号の送信端（ＣＰＵクロック出力）から受端となるＳＤＲＡＭおよびＡＳＩＣに対しての伝播時間Ｔd を理想的には同一に設計する必要があり、上記伝播速度の違いを補うように分岐からＳＤＲＡＭとＡＳＩＣに至る配線長Ｌ１とＬ２が異なるものとされる。
【００５５】
図１８には、図１７の分岐部の一実施例の配線パターン図が示されている。図１９には、その断面構造図が示されている。Ｌ２層とＬ５層とが前記プレーン導体とされ、Ｌ１層、Ｌ３層、Ｌ４層及びＬ６層が中心導体とされる。上記のようなＺ１及びＺ２のような特性インピーダンスを実現するために、Ｌ１層、Ｌ３層及びＬ４層の各層の線路構造の中心導体幅Ｗをおよそ同図のように、Ｗ０、Ｗ１及びＷ２のように異なるようにされ、特に受端側の線路幅Ｗ１，Ｗ２は受端の容量値に応じて違った値とし、かつ、配線長Ｌ１，Ｌ２も異なるようにされる。
【００５６】
つまり、線路の構造が違う場合、基本的には線路上をパルスが伝播する速度は、前記式５、式８で示したように線路構造ごとに、プリント基板上に形成する線路のインピーダンス調整で説明したような一定値を取る。本願発明は、前記のように信号の送信端（ＣＰＵクロック出力）から受端となるＳＤＲＡＭおよびＡＳＩＣに対しての伝播時間Ｔd を理想的には同一に設計する必要がある。
【００５７】
図１８及び図１９において、分岐点以降の線路構造が、受端がＡＳＩＣの場合マイクロストリップ構造とされ、受端がＳＤＲＡＭの場合ストリップ構造となっているため、パルスの伝播速度の違いにより分岐点以降の線路長Ｌ１≠Ｌ２とされ、おおよそストリップ線路での伝播速度は１３ｃｍ／ｎｓであり、マイクロストリップ線路での伝播速度は１７ｃｍ／ｎｓであり、Ｌ１＞Ｌ２のようにされる。そして、特性インピーダンスＺ１，Ｚ２は、前記式（１１）（１２）を解いた結果、Ｚ１＝１６７．８［Ω］、Ｚ２＝４６．４［Ω］となる。これらの特性インピーダンスを実現するために、各線路構造に応じて中心導体幅Ｗ０，Ｗ１，Ｗ２を調整することになる。
【００５８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記配線構造は、マルチチップモジュールのような実装基板（搭載基板）上に形成するものにも同様に適用できる。伝達する信号は、クロックに限定されず、分岐をもって複数のデバイスに伝えられる信号に広く利用することができる。この発明は、線路分岐回路と線路分岐方法に広く利用できる。
【００５９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。送信すべき出力信号を形成する出力回路の出力端子に第１伝送線路の一端を接続し、他端を分岐点とし、それぞれ一端が接続された第２と第３伝送線路を設け、上記第２伝送線路の他端に第１入力回路の入力端子を接続し、上記第３伝送線路の他端に第２入力回路の入力端子を接続し、上記分岐点において第１伝送線路の特性インピーダンスと、第２伝送線路及び第３伝送線路の合成特性インピーダンスとを整合させ、上記第２伝送線路と第３伝送線路での信号遅延時間を合わせ、上記第１入力回路の入力容量と第２入力回路の入力容量との比に対応して上記第２伝送線路の特性インピーダンスと第３伝送線路の特性インピーダンスの逆比を合わせ、低消費電力化を図りつつ、分岐点での再反射の打ち消しを可能にすることができる。
【図面の簡単な説明】
【図１】この発明に係る線路分岐回路の一実施例を示す回路図である。
【図２】この発明を説明するための原理図である。
【図３】この発明を説明するためのモデル回路である。
【図４】この発明を説明するための他のモデル回路である。
【図５】図３のモデル回路に対応したシミュレーション回路を示す回路図である。
【図６】図４のモデル回路に対応したシミュレーション回路を示す回路図である。
【図７】図４のモデル回路に本願発明を適用した場合のシミュレーション回路を示す回路図である。
【図８】図５のシミュレーション回路での受信信号Ｖ（４）、Ｖ（５）及び送信端信号Ｖ（２）の波形図である。
【図９】図６のシミュレーション回路での受信信号Ｖ（９）、Ｖ（１０）及び送信端信号Ｖ（７）の波形図である。
【図１０】図７のシミュレーション回路での受信信号Ｖ（１４）、Ｖ（１５）及び送信端信号Ｖ（１２）の波形図である。
【図１１】この発明を説明するための単一線路モデルを１０本に分岐した分岐線路図である。
【図１２】この発明に係る線路分岐回路に用いられるストリップ線路を示す断面構造図である。
【図１３】この発明に係る線路分岐回路に用いられるマイクロストリップ線路を示す断面構造図である。
【図１４】この発明が適用されたマイクロコンピュータシステムの一実施例を示すブロック図である。
【図１５】この発明が適用されたマイクロコンピュータシステムの一実施例を示す概略ブロック図である。
【図１６】図１５の分岐部の一実施例を示す配線パターン図である。
【図１７】この発明が適用されたマイクロコンピュータシステムの他の一実施例を示す概略ブロック図である。
【図１８】図１７の分岐部の一実施例を示す配線パターン図である。
【図１９】図１７の分岐部の断面構造図である。
【図２０】この発明に係る線路分岐回路に用いられるエンデベッドマイクロストリップ線路を示す断面図である。
【符号の説明】
ＣＰＵ…中央処理装置、ＳＤＲＡＭ…メモリ回路、ＡＳＩＣ…信号処理回路、ＦＬＡＳＨ…フラッシュメモリ。
Claims (12)
- 送信すべき出力信号を形成する出力回路と、
上記出力回路の出力端子に一端が接続された第１伝送線路と、
上記第１伝送線路の他端を分岐点とし、かかる分岐点に一端がそれぞれ接続された第２と第３伝送線路と、
上記第２伝送線路の他端に入力端子が接続された第１入力回路と、
上記第３伝送線路の他端に入力端子が接続された第２入力回路とを備え、
上記分岐点において第１伝送線路の特性インピーダンスと、第２伝送線路及び第３伝送線路の合成特性インピーダンスとを整合させ、
上記第２伝送線路と第３伝送線路での信号遅延時間を合わせ、
上記第１入力回路の入力端子における入力容量と第２入力回路の入力端子における入力容量との比に対応して上記第２伝送線路の特性インピーダンスと第３伝送線路の特性インピーダンスの逆比を合わせ、上記両入力容量の容量値が異なることを特徴とする線路分岐回路。 - 請求項１において、
上記第２と第３伝送線路の他端には終端抵抗が設けられず、上記第１と第２の入力回路の入力端子における上記入力容量が容量性負荷として存在することを特徴とする線路分岐回路。 - 請求項２において、
上記送信すべき出力信号は、クロック信号であることを特徴とする線路分岐回路。 - 請求項３において、
上記第１ないし第３伝送線路は、実装基板に形成された同一構造の配線手段から構成され、
上記第２伝送線路と第３伝送線路との長さが等しくされてなることを特徴とする線路分岐回路。 - 請求項３において、
上記第１ないし第３伝送線路は、実装基板に形成された多層配線手段から構成され、
上記第２伝送線路と第３伝送線路とは異なる配線層により構成され、それぞれの信号伝搬遅延時間が同じくなるように配線長が異なるように形成されてなることを特徴とする線路分岐回路。 - 請求項２において、
上記出力端子の出力インピーダンスは上記第１線路の特性インピーダンスと整合されることを特徴とする線路分岐回路。 - 請求項２において、
上記第１入力回路の入力端子における入力容量か上記第２入力回路の入力端子における入力容量のどちらか一方の上記入力容量が外づけの容量素子を含んでいることを特徴とする線路分岐回路。 - 送信すべき出力信号を形成する出力回路と、
上記出力回路の出力端子に一端が接続された第１伝送線路と、
上記第１伝送線路の他端を分岐点とし、かかる分岐点に一端がそれぞれ接続された第２と第３伝送線路と、
上記第２伝送線路の他端に入力端子が接続された第１入力回路と、
上記第３伝送線路の他端に入力端子が接続された第２入力回路とを用いた線路分岐方法であって、
上記分岐点において第１伝送線路の特性インピーダンスと、第２伝送線路及び第３伝送線路の合成特性インピーダンスとを整合させ、
上記第２伝送線路と第３伝送線路での信号遅延時間を合わせ、
上記第１入力回路の入力端子における入力容量と第２入力回路の入力端子における入力容量との比に対応して上記第２伝送線路の特性インピーダンスと第３伝送線路の特性インピーダンスの逆比を合わせ、上記両入力容量の容量値が異なることを特徴とする線路分岐方法。 - 請求項８において、
上記第２と第３伝送線路の他端には終端抵抗が設けられず、第１と第２の入力回路の入力端子における上記入力容量が容量性負荷として存在することを特徴とする線路分岐方法。 - 請求項９において、
上記送信すべき出力信号は、クロック信号であることを特徴とする線路分岐方法。 - 請求項９において、
上記出力端子の出力インピーダンスは上記第１線路の特性インピーダンスと整合されることを特徴とする線路分岐方法。 - 請求項９において、
上記第１入力回路の入力端子における上記入力容量か上記第２入力回路の入力端子における上記入力容量のどちらか一方の上記入力容量が外づけの容量素子を含んでいることを特徴とする線路分岐方法。
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