DE3802066C2

DE3802066C2 -

Info

Publication number: DE3802066C2
Application number: DE3802066A
Authority: DE
Inventors: Shinichi Satoh; Makoto Hirayama; Masao Nagatomo; Ikuo Ogoh; Yoshikazu Ohno; Masato Itami Hyogo Jp Fujinaga
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-03-10
Filing date: 1988-01-25
Publication date: 1992-07-23
Also published as: DE3802066A1; JPS63221642A; JP2584986B2; US4905068A

Description

Die Erfindung betrifft eine Verbindungsstruktur einer Halbleitereinrichtung nach dem Oberbegriff des Patentanspruchs 1.

Eine in Fig. 1 gezeigte Draufsicht zeigt den Speicherteil eines dynamischen MOS-RAM (random access memory) mit einer übereinandergelegten Bit-Leitungsstruktur.

In Fig. 1 weist das RAM einen aktiven Bereich 4 zum Speichern von Information darstellenden Ladungen, aus einer ersten Aluminium-Verbindungsschicht gebildete Bit-Leitungen 1, die elektrisch mit dem aktiven Bereich 4 durch einen Kontakt 5 verbunden sind, eine Zellplatte 6, die eine Elektrode des Speicherzellenkondensators zum Speichern der Information darstellenden Ladungen darstellt und Wortleitungen 3 zum Steuern der Lese-/Schreibvorgänge der durch Ladungen in der Speicherzelle repräsentierten Information auf. Ein Feldoxidfilm ist zwischen den angrenzenden aktiven Bereichen vorgesehen, und die Bereiche sind voneinander elektrisch isoliert. Der Feldoxidfilm ist nämlich um den aktiven Bereich 4 herum ausgebildet. Die Zellplatte 6 ist außerhalb des Bereiches gebildet, der durch die strichpunktierte Linie umgeben ist, d. h. auf dem Feldoxidfilm. In dem Bereich, in dem die Zellplatte 6 nicht ausgebildet ist, ist ein MOS-Transistor ausgebildet, dem die Wortleitung 3 als Gate-Elektrode dient, und dieser Bereich dient als Übertragungsgate zum Zeitpunkt des Lesens/Schreibens der Signalladung. In der gefalteten Bit-Leitungsstruktur, wie sie in der Figur gezeigt ist, bilden zwei Bit-Leitungen ein Paar eines Bit-Leitungspaares, und eine Speicherzelle ist an jeweils jede Bit-Leitung für eine Wortleitung angeschlossen.

Es folgt als Beispiel die Beschreibung der Informationsleseoperation.

Zuerst wird eine Wortleitung angesteuert, und die in der mit der Wortleitung 3 verbundenen Speicherzelle gespeicherte Information wird in die Bit-Leitung 1 gelesen. In der gefalteten Bit-Leitungsstruktur wird normalerweise die Potentialdifferenz zwischen der Bit-Leitung, mit der die ausgewählte Speicherzelle verbunden ist, und der Bit-Leitung, mit der die nicht-ausgewählte Speicherzelle (im folgenden als komplementäre Bit-Leitung bezeichnet) in einem Bit-Leitungspaar verbunden ist, zum Auslesen der Informationen erkannt. Es erscheint nämlich ein Referenzpotential auf der komplementären Bit-Leitung, und das der in der Speicherzelle gespeicherten Information entsprechende Potential erscheint auf der ausgewählten Bit-Leitung. Die Potentialdifferenz zwischen der Bit-Leitung und dem Referenzpotential auf der komplementären Bit-Leitung wird zum Auslesen der Informationen vergrößert.

Bei einer normalen Leseoperation der Information wird ein Eingangssignal an eine Wortleitung 3 zum Aktivieren des Transistors angelegt, die in der Speicherzelle gespeicherte Ladung wird durch den Kontakt 5 auf die Bit-Leitung 1 gelesen, und dieses wird als der Betrag der Potentialänderung erkannt, d. h. das Ausgangssignal für den an die Bit-Leitung 1 angeschlossenen Leseverstärker (nicht gezeigt). Bei diesem Vorgang können die auf die Ausgangssignale durch das Eingangssignal (von dem Transistor) ausgeübten Einflüsse, herrührend von der Länge der Verbindungsleitung der Bit-Leitung 1 vom Kontakt 5 bis zum Leseverstärker in einer Einrichtung, in der eine Hochgeschwindigkeitsoperation erforderlich ist, nicht vernachlässigt werden.

Fig. 2 zeigt den Zusammenhang der Operationsverzögerung zwischen dem Eingangssignal und dem Ausgangssignal.

Wie in Fig. 2 gezeigt ist, wechselt das Eingangssignal von dem unteren Pegel V_L auf den oberen Pegel V_H und die entsprechende Umkehrungsoperation des Ausgangssignales von dem unteren Pegel V_L auf den oberen Pegel V_H. Wie aus der Figur zu ersehen ist, wechselt das Ausgangssignal nicht unmittelbar von V_L nach V_H, sondern wechselt allmählich in einem bestimmten Zeitintervall t auf V_H. Das Eingangssignal erscheint nämlich als Ausgangssignal nach der Operationsverzögerung durch die Zeit t. Diese Verzögerungszeit ist proportional zu der Zeitkonstanten (R × C = Widerstand × Kapazität) der Bit-Leitung 1, so daß diese Konstante zur Erhöhung der Arbeitsgeschwindigkeit der Einrichtung klein gemacht werden sollte. Da jedoch die Einrichtungen kleiner geworden sind, sind die Verbindungsleitungen dünner geworden, und zusätzlich machen die ausgeführten Leitwege der Verbindungsleitungen die Verbindungsleitungen länger. Dadurch scheint der Widerstand R vergrößert zu werden.

Andererseits wird die Anwesenheit oder Abwesenheit des Ausgangssignales in dem Leseverstärker als der Betrag der Potentialänderung erkannt, wie oben beschrieben ist. Unter der Annahme, daß die Bit-Leitungskapazität C_B ist und die Speicherzellenkapazität C_S ist, ist der Betrag der Änderung des auf der Bit-Leitung 1 erscheinenden Potentiales ein sehr kleiner, durch C_S/C_B gegebener Wert. Die Bit-Leitungskapazität C_B umfaßt die Verbindungskapazität der Bit-Leitung selbst und die dazu parasitäre erdfreie Kapazität. Das Anwachsen der parasitären Kapazität und das damit verbundene Anwachsen der Bit-Leitungskapazität C_B reduziert extrem stark den Betrag der an der Bit-Leitung 1 erscheinenden Potentialänderung, wodurch ein genaues Lesen der Information schwer gemacht wird.

In Anbetracht des zuvor Gesagten ist eine Verringerung der parasitären Kapazität in der Verbindungsstruktur ziemlich wichtig für die Arbeitscharakteristik im allgemeinen und für das akkurate Lesen der Information in dem RAM und dergleichen.

Fig. 3 zeigt einen Querschnitt entlang der Linie III-III in Fig. 1 und Fig. 4 zeigt einen Querschnitt entlang der Linie IV-IV in Fig. 1.

Die Querschnittsstruktur wird im folgenden unter Bezugnahme auf die Fig. 3 und 4 berschrieben.

Ein Source-Bereich (oder Drain-Bereich) 9 und ein Drain-Bereich (oder Source-Bereich) 10 werden in dem Feldbereich des Halbleitersubstrates 7 gebildet, und eine Zellplatte 6, die einen Kondensator darstellt, ist auf einem Teil des Drain-Bereiches 10 mit einem dazwischengelegten isolierenden Film 8 ausgebildet. Eine Wortleitung 3, die eine Gate-Elektrode eines Schalttransistors darstellt, ist auf dem Teil zwischen dem Source-Bereich 9 und dem Drain-Bereich 10 ausgebildet, welcher einen Kanalbereich mit einer dazwischengelegten isolierenden Schicht darstellt, und ferner ist eine Bit-Leitung 1 an den Source-Bereich 9 durch einen Kontakt 5 angeschlossen. Die Bit-Leitung 1 ist auf einer Isolierfilmzwischenschicht 11 gebildet, die zum Glätten der Stufe auf das Halbleitersubstrat 7 gebildet ist, und ein oberer isolierender Film 12 ist auf der gesamten Oberfläche zum Schutz der Oberfläche der Einrichtung ausgebildet. Wie in Fig. 3 gezeigt ist, werden parasitäre Kapazitäten der Bit-Leitung 1 in verschiedenen Bereichen erzeugt (es soll auf die gestrichelten Linien Bezug genommen werden). Zum Beispiel werden die parasitären Kapazitäten zwischen der Bit-Leitung 1 und der Wortleitung 3, zwischen der Bit-Leitung 1 und dem Drain-Bereich 10, zwischen der Bit-Leitung 1 und der Zellplatte 6 usw. erzeugt.

Je höher die Integration des dynamischen RAM wird, desto kleiner wird die Einrichtung, insbesondere die Speicherzelle, und je dünner die Isolierfilmzwischenschicht zwischen den gegenseitigen Verbindungen wird, desto größer wird die Kapazität der Bit-Leitung. Wenn die Breite der Bit-Leitung zum Reduzieren der Fläche des unteren Teils vergrößert wird, um mit der Situation fertigzuwerden, erschwert die Dicke die sorgfältige Verarbeitung und, wenn die Breite zum Erleichtern der sorgfältigen Verarbeitung vergrößert wird, wird die Kapazität zwischen der Zellplatte 6 und der Bit-Leitung 1 oder den Bit-Leitungen 1 vergrößert, wie in Fig. 4 gezeigt ist.

Wie oben beschrieben, stellt die parasitäre Kapazität der Bit-Leitungen oder dergleichen ein extrem schwieriges Problem bei der Erhöhung der Arbeitsgeschwindigkeit in hoch integrierten dynamischen RAMs dar.

Aus der EP 01 60 392 A2 ist eine integrierte Halbleiterspeichervorrichtung bekannt, bei der das Problem der Signalverzögerung auf Wortleitungen auf folgende Weise gelöst wird: die mit den einzelnen Speicherzellen verbundenen Wortleitungen bestehen aus einer Doppelschichtstruktur mit einer ersten und einer zweiten Leitung, zwischen denen eine Isolationsschicht vorgesehen ist. In unregelmäßigen Abständen entlang der Zweischichtwortleitung sind Kontaktöffnungen vorgesehen, durch die beide Leitungen durch die Isolationsschicht hindurch miteinander verbunden werden. Durch eine derartige Anordnung wird der Anstieg der Signalverzögerung auf der Wortleitung mit zunehmender Leitungslänge signifikant vermindert.

Die Druckschrift "An analysis of interconnect line capacitance and coupling for VLSI circuits" von E. T. Lewis, Solid-State Electronics, 1984, Band 27, Nr. 8/9, Seiten 741-749 beschreibt mit Hilfe der Leitungstheorie ein Modell zum Berechnen der gegenseitigen kapazitiven Beeinflussung zweier einander benachbarter Signalleitungen auf einem Halbleitersubstrat. Insbesondere wird dabei auf die Bedeutung der Verhältnisse Breite zu Dicke der Leitung, Leitungsbreite zu Dicke der Isolationsschicht und das Verhältnis der Dielektrizitätskonstanten eingegangen.

Verbindungsleitungen oder Gate-Elektroden mit T-förmigen Querschnitten sind für sich genommen bekannt, das Verfahren zu ihrer Herstellung ist hinreichend bekannt und offenbart durch zum Beispiel "Double-Layer Resist Films for Submicrometer Electron-Beam Lighography" von Y. Todokoro, 1980 IEEE Transactions on Electron Devices, Vol. ED-27, Nr. 8, Seiten 1443-1448 und "Submicrometre Lift-Off Line with T-Shaped Cross-Sectional Form" von M. Matsumura et al., 1981 ELECTRONIC LETTERS, Vol. 17. Nr. 12, Seiten 429-430.

Aufgabe der Erfindung ist es, eine Verbindungsstruktur einer Halbleitereinrichtung zu schaffen, deren parasitäre Kapazität vermindert ist, ohne daß deren Verbindungswiderstand verändert ist.

Diese Aufgabe wird durch eine Verbindungsstruktur einer Halbleitereinrichtung mit den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst. Ausführungsformen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Draufsicht auf einen Speicherteil eines dynamischen RAM, die ein typisches Layout der Verbindungsstruktur als Hintergrund liefert;

Fig. 2 den Zusammenhang der Operationsverzögerung zwischen dem Eingangssignal und dem Ausgangssignal unter Berücksichtigung der allgemein üblichen Verbindungsleitungen;

Fig. 3 einen Querschnitt entlang der Linie III-III in Fig. 1, der die bezeichnenden Positionen zeigt, an denen die parasitären Kapazitäten in den Bit-Leitungen um den Speicherzellenteil erzeugt werden;

Fig. 4 einen Querschnitt entlang der Linie IV-IV in Fig. 1, der die zwischen den Bit-Leitungen und zwischen der Bit-Leitung und der Zellplatte erzeugten parasitären Kapazitäten zeigt;

Fig. 5 einen Querschnitt einer T-förmigen Verbindungsleitung, der die zwischen den gegenseitigen Verbindungen und zwischen der Verbindungsleitung und der Zellplatte erzeugten parasitären Kapazitäten zeigt;

Fig. 6 einen schematischen Querschnitt, der den die parasitäre Kapazität herabsetzenden Effekt der Verbindungsleitungen mit T-förmigem Querschnitt beschreibt; und

Fig. 7 einen Querschnitt eines weiteren Ausführungsbeispieles der T-förmigen Verbindungsleitungen, die für den Fall, daß ausreichende Abstände zwischen den Verbindungsleitungen vorgesehen sind, gezeigt sind.

Fig. 5 zeigt den Querschnitt der Verbindungsleitung mit der T-Form.

Diese Figur entspricht der in Fig. 4 dargestellten Einrichtung. Ein isolierender Film 8, eine Zellplatte 6 und eine Isolierfilmzwischenschicht 11 sind auf das Halbleitersubstrat 7 laminiert, eine aus beispielsweise Aluminium gebildete Bit-Leitung 1 ist darauf ausgebildet, und ein oberer isolierender Film 12 bedeckt die gesamte Oberfläche. Da der Querschnitt der Bit-Leitung 1 T-förmig ist, werden die Kapazitäten separat in dem oberen Teil und dem unteren Teil erzeugt (es soll auf die gestrichelten Linien Bezug genommen werden).

Fig. 6 zeigt einen schematischen Querschnitt, der den kapazitätsherabsetzenden Effekt des T-förmigen Querschnittes beschreibt.

Der kapazitätsherabsetzende Effekt wird im folgenden unter Bezugnahme auf die Figuren beschrieben.

Zur Vereinfachung erfolgt die Beschreibung eines Modelles mit den in den Figuren gezeigten Abmessungen. Die Abmessungen der rechteckigen Bit-Leitung sei mit 4a × 2b angenommen (es soll auf die gestrichelten Linien Bezug genommen werden) und der T-förmige Querschnitt hat dieselbe Querschnittsfläche (6a × b + 2a × b), damit er den gleichen Verbindungswiderstand aufweist. Ferner sei angenommen, daß die Dicke der auf der Zellplatte 6 gebildeten Isolierfilmzwischenschicht 11d ist, die Dielektrizitätskonstante sei ε₁ und die Dielektrizitätskonstante des oberen isolierenden Filmes 12 sei ε₂, die Kapazität C₁ zwischen der Zellplatte und der rechteckigen Bit-Leitung ist somit (pro Längeneinheit)

Die Kapazität C₂ der Bit-Leitung mit dem erfindungsgemäßen T-förmigen Querschnitt besteht aus der Summe aus der Kapazität C_{U 2} in dem oberen Teil davon und der Kapazität C_L2 in dem unteren Teil davon.

Unter der Annahme, daß C₁ < C₂,

Deshalb sollten ε₂ und b so gewählt werden, daß der obige Ausdruck erfüllt wird.

Für den Fall, daß b = d, gilt

Daraus folgt, daß, wenn die Dielektrizitätskonstante ε₂ des oberen isolierenden Filmes 12 kleiner als die Dielektrizitätskonstante ε₁ der Isolierfilmzwischenschicht 11 ist, dann wird die Kapazität der T-förmigen gegenseitigen Verbindung im Vergleich mit der Kapazität der rechteckigen gegenseitigen Verbindung herabgesetzt.

Ferner gilt, daß, wenn ε = ε₂, dann

Deshalb wird die Kapazität im Vergleich mit der Kapazität der Einrichtung mit rechteckigen gegenseitigen Verbindungen durch Bilden des T-förmigen Querschnittes herabgesetzt, wobei die Dicke des oberen isolierenden Filmes 12 unter dem oberen Teil der T-Form größer ist als die Dicke der Isolierfilmzwischenschicht 11.

Unter Berücksichtigung der Dielektrizitätskonstanten des oberen isolierenden Filmes und der konkreten Abmessungen der T-Form können folglich die Verbindungskapazitäten des T-förmigen Querschnittes im Vergleich mit dem rechteckigen Querschnitt herabgesetzt werden.

In Fig. 7 sind entsprechend eines weiteren Ausführungsbeispieles Querschnitte der Bit-Leitungen dargestellt, bei denen ausreichende Abstände zwischen den Bit-Leitungen vorgesehen sind.

Wie in Fig. 5 gezeigt ist, existieren die Kapazitäten der Bit-Leitung nicht nur zwischen der Bit-Leitung und der Elektrode, sondern auch zwischen den Bit-Leitungen. Wenn deshalb genügend Abstand zwischen jeder der Bit-Leitungen besteht, werden die Kapazitäten durch das Erweitern des oberen Teiles der T-Form in Kombination mit der Dielektrizitätskonstanten des oberen isolierenden Films 12 wirkungsvoll herabgesetzt.

Obwohl die Bit-Leitung des dynamischen RAMs in dem vorherigen beschrieben wurde, kann die Idee auf andere Einrichtungen, Signalleitungen mit Wortleitungen oder auf allgemeine gegenseitige Verbindungen zum Erhalten derselben Effekte wie in dem obigen Beispiel angewendet werden.

Obwohl die oben beschriebene Bit-Leitung aus Aluminium hergestellt ist, ist ihr Material nicht darauf beschränkt, sondern sie kann ebenso aus polykristallinem Silizium, Metall mit hohem Schmelzpunkt, Metallsilizid mit hohem Schmelzpunkt hergestellt sein, oder sie kann eine Doppelschichtstruktur aus polykristallinem Silizium und dem Metall mit hohem Schmelzpunkt oder dem Metallsilizid mit hohem Schmelzpunkt aufweisen.

Claims

1. Verbindungsstruktur einer Halbleitereinrichtung mit einem Leiter (6), einem auf den Leiter (6) ausgebildeten isolierenden Film (11) und einer auf dem isolierenden Film (11) gebildeten, gegen den Leiter (6) isolierten Verbindungsleitung (1), dadurch gekennzeichnet, daß die Verbindungsleitung (1) einen T-förmigen Querschnitt mit einem oberen horizontalen Teil und einem unteren vertikalen Teil bezogen auf den Leiter (6) aufweist, derart, daß die parasitäre Kapazität zwischen der Verbindungsleitung (1) und dem Leiter (6) herabgesetzt ist.

2. Verbindungsstruktur einer Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der isolierende Film (11, 12) eine Doppelschichtstruktur aufweist, welche einen unteren, unter dem vertikalen Teil der Verbindungsleitung (1) gebildeten isolierenden Film (11) und einen oberen, zwischen dem unteren isolierenden Film (11) und dem horizontalen Teil der Verbindungsleitung (1) gebildeten isolierenden Film (12) aufweist.

3. Verbindungsstruktur einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Filmdicke des oberen isolierenden Filmes (12) und die des unteren isolierenden Filmes (11) gleich sind und die Dielektrizitätskonstante des oberen isolierenden Filmes (12) kleiner als die des unteren isolierenden Filmes (11) ist.

4. Verbindungsstruktur einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dielektrizitätskonstante des oberen isolierenden Filmes (12) gleich der des unteren isolierenden Filmes (11) ist und die Filmdicke des oberen isolierenden Filmes (12) größer als die des unteren isolierenden Filmes (11) ist.

5. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verbindungsleitung (1) eine Signalleitung ist.

6. Verbindungsstruktur einer Halbleitereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Signalleitung eine Bit-Leitung ist.

7. Verbindungsstruktur einer Halbleitereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Signalleitung eine Wortleitung ist.

8. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Verbindungsleitung (1) aus Aluminium hergestellt ist.

9. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Verbindungsleitung (1) aus einem der Werkstoffe der Gruppe hergestellt ist, die aus polykristallinem Silizium, Metall mit hohem Schmelzpunkt und Metallsilizid mit hohem Schmelzpunkt besteht.

10. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Verbindungsleitung (1) einen Doppelschichtaufbau aus polykristallinem Silizium und Metall mit hohem Schmelzpunkt oder Metallsilizid mit hohem Schmelzpunkt aufweist.

11. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der isolierende Film (11, 12) ein Oxidfilm ist.

12. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Halbleitereinrichtung ein dynamisches RAM aufweist und der Leiter (6) eine das dynamische RAM bildende Zellplatte darstellt.

13. Verbindungsstruktur einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ein dynamisches RAM mit einem Schalttransistor aufweist und der Leiter (6) eine den Schalttransistor des dynamischen RAM bildende Gate-Elektrode darstellt.