TW487847B - Electronic apparatus - Google Patents

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TW487847B
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TW
Taiwan
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chip
circuit
transmission line
signal
integrated circuit
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TW88121009A
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Kanji Otsuka
Tamotsu Usami
Original Assignee
Kanji Otsuka
Tamotsu Usami
Oki Electric Ind Co Ltd
Sanyo Electric Co
Sony Corp &
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487847 A7 B7 五、發明説明（1 ) 〔發明所屬之技術領域〕 r - (請先閲讀背面之注意事項再填寫本頁) 本發明係有關電子裝置之傳輸（傳遞）技術，尤其有 關適用於傳輸電路，和組合驅動電路於由匹配於傳輸電路 之終端電路所形成之匯流排配線系的晶片輸出入電路系（ 統）極爲有效之技術。 〔發明之背景〕 例如，做爲本發明人所檢討之技術，有關傳統上之晶 片輸出入電路系，可思及如圖1 7所示之用以構成電子裝 置的輸出入電路之重要部分的電路結構。該輸出入電路係 由：所輸入之數位信號作成互補信號化來傳遞用之差動驅 動器1 0 1 ;以接收被做成互補信號化之數位信號來輸出 對應於輸入之數位信號的數位信號用之差動接收機1 0 2 ;及連接該差動驅動器1 0 1和差動接收機1 0 2用之一 對的成對信號配線1 0 3，所形成，並構成爲：藉成對信 號配線1 0 3來傳輸從差動驅動器1 0 1所輸出之互補數 位信號至差動接收機1 0 2。 經濟部智慧財產局員工消費合作社印製 該電子裝置之輸出入電路中，有關差動驅動器1 0 1 及差動接收機1 0 2係各由P Μ 0 S及η Μ 0 S電晶體所 形成之C Μ〇S電路結構之驅動器1 0 4、 1 0 6 ，及反 相器1 0 5、 1 0 7所構成，而會產生由於輸入之數位信 號從低位準變遷爲高位準，或從高位準變遷爲低位準，而 使電晶體之一方接通，另一方斷路之互補動作。以如此地 構成爲，輸入之數位信號產生變遷時，就可從差動驅動器 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐）~ -4- 487847 A7 B7 五、發明説明（2 ) - r * 一 (請先閱讀背面之注意事項再填寫本頁) 1 0 1供互補數位信號能量給予成對信號配線1 〇 3，由 而可藉成對信號配線1 〇 3來傳輸互補數位信號至差動接 收機1 0 2之結構。 〔發明之摘要〕 然而，對於如前述之電子裝置之技術，本發明人加以 檢討之結果，察明了如下之情事。例如在於如前述之電子 裝置，倘若成對信號配線做成耦合係數接近於1之平行等 長配線之時，若成對信號配線作成電磁場大致成關閉之傳 輸線路，而互補數位信號以接近於T E M ( T r a n s v e r s e d Electromagnetic Mode，橫向電磁場模態）傳輸之模態（準 T E Μ )來傳輸，就可意圖信號之高速化。該傳輸線路爲 唯一可傳輸快速率之信號的手段。 經濟部智慧財產局員工消費合作社印製 例如，在於進行信號之互相來往之匯流排中，倘若該 匯流排爲傳輸線路時，若要從供應信號之驅動器流給高能 量信號（高位準狀態之信號）至匯流排時，就有需要提升 在於接地位準之匯流排配線整體（在於低位準之狀態）成 爲高位準用的能量。而該作業，當信號建起（建立）爲高 速時，必需在於驅動器傳輸信號至接收機之前，要完成之 作業。 因此，當信號之建起時間較要供予能量於匯流排配線 整體之時間（匯流排配線之傳輸延遲時間）爲慢時，驅動 器之能量供應將會對匯流排和接收機大致形成並行地來進 行，使得給予接收機幾乎未意識到有匯流排之存在。亦即 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 487847 A7 __B7 _ 五、發明説明（3 ) - 、- * (請先閲讀背面之注意事項再填寫本頁) ，如此之串列（式）作業，僅在較匯流排之延遲時間，信 號建起時間爲快時，方需要考慮之現象。當然，在於相反 之變遷成低位準之時也同樣，首先，需要實施讓高能量狀 態之匯流排配線之能量使之逃走之操作。 而設計如此之驅動器，倘若信號建起較匯流排之延遲 時間爲慢時，只要具有用以充電接受機之負載用的能量即 可。然而，現今較匯流排傳輸線路之延遲時間，信號建起 時間成爲短之高速信號已成爲通常之系統，因而，較接收 機之特性，更重要之事係要設計應如何地來供應能量給予 匯流排之情事。 例如，所謂好的接收機係信號能量即使爲微弱，也可 充分地察覺而變遷本身之狀態，並不會消耗信號之電能。 亦即，直流電阻爲高者，例如爲1 Κ Ω，而匯流排傳輸線 路之特性阻抗爲2 5〜2 Ο Ο Ω，因而，較匯流排之接收 機會消耗1 0倍至1 0 0倍之能量。 經濟部智慧財產局員工消費合作社印製 附帶地說時，匯流排配線之長度若爲3 0 c m，信號 傳播速度若爲2 X 1 0 8 m / s之時，該傳播時間就成爲 1 · 5 n s。而接收機之分岐（分支）即使在於那一個位 置，流過傳輸線路整長（全長）之間，亦即，該1 . 5 n s之期間將成爲供應能量給予匯流排之時間，而驅動器 在於該期間，非持續地供應能量不可。亦即，運轉性能需 要具有特性阻抗看作負載之能力方可。 例如顯示在從信號之變遷開始直至傳輸至匯流排終端 完成爲止之前的等效電路之圖1 8中，當耩成差動驅動器 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 487847 A7 ___ B7 五、發明説明（4 ) 1 1 2被連接於傳輸線路1 1 1之開始端時，依據傳輸線 路1 1 1的匯流排，將在1 · 5 τι s之期間，需要以如圖 1 8之等效電路來持續地流電流。附帶地說明時，倘若差 動驅動器1 1 2之內電阻爲5 Ο Ω，負載電阻爲5 Ο Ω， Vdd電壓爲〇 · 5V之時，就需要在5mA時必需爲 5〇Ω。該數値就可思爲具有大的運轉性能之差動驅動器 1 1 2 /於該等效電路，直至信號能量到達終端之瞬間， 信號方可辨識終端電阻且完成對於傳輸線路1 1 1的能量 充電，因而，會消除該傳輸線路1 1 1之特性阻抗和等效 之負載電阻1 1 3，並等效電路會成爲如圖1 9所示。 於圖1 9中，倘若終端電阻1 1 4做爲與依據傳輸線 路1 1 1之匯流排之特性阻抗成匹配之5 Ο Ω時，所有之 能量將會被吸收於該終端電阻1 1 4，並成爲熱被放出（ 輻射），其結果，並不會有反射能量。甚至由分岐等之小 的寄生元件的共振能（量）而有^亂，也可由該吸收而 不會產生多重反射◦但由於終端1 4係與匯流排之 特性阻抗相同，因而，差動驅動器只要形成高位準 狀態，就有需要持續地流出5 m Α之電流。因此，驅動傳 輸線路1 1 1之差動驅動器1 1 2期盼具有電流開關電路 λ 0 又在終端電阻1 1 4之吸收能量，因會加大匯流排配 線系之消耗電力，因而，有需要減少該吸收量。亦即，若 要縮小差動驅動器1 1 2之運轉性能，僅有插入直流電阻 來降低電壓而己。例如提升差動接收機之電壓靈敏度，有 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ29?公釐） (請先閲讀背面之注意事項再填寫本頁) 衣· 訂 經濟部智慧財產局員工消費合作社印製 487847 A7 B7 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁) 可能達到約5 0 m V之程度。電流電路或差動電路等可謂 適合之差動驅動器。在原理上，可縮小信號振幅至任何程 度。而如此之匯流排構造就會成爲理想的高速傳輸線路之 形象。 爲此，本發明之目的乃著眼於傳輸電路和匯流排構造 ，而擬提供一種在由該傳輸線路和匹配於它之終端電路所 形成之匯流排配線系，組合有驅動電路之輸出入電路中， 將特定驅動電路之電路結構，且特定傳輸線路之特性阻抗 ，就可令匯流排系之信號傳輸成爲高速化的電子裝置。 本發明之前述及其他之目的，和新穎之特徵，可由本 案專利說明書之記述及所附上之圖式而察明。 於本案所要揭示之發明中，若簡單、槪要地說明代表 性者時，係如下。 經濟部智慧財產局員工消費合作社印製 亦即，本發明之電子裝置係適用於具有：傳輸線路， 和匹配於其之終端電路，及供應互補信號給予由該傳輸線 路及終端電路所形成之匯流排配線系的驅動器，而具有驅 動器之第1積體電路晶片裝載於具有傳輸線路及終端電路 之配線基板所形成，其特徵爲：傳輸線路係將相對向成對 線路構造且具有2 5 Ω以下之特性阻抗的線路以並列等長 來配線’並以2 5 Ω以下之純電阻來終端之匯流排構造者 。由而，可高速地進行由傳輸線路及終端電路所形成之匯 流排配線系的信號傳輸。 於該構成中，驅動器爲電流開關型之驅動器，再者， 純電阻以串聯來連接’而構成與傳輸線路之特性阻抗形成 本紙張尺度適用中國國家標準（CNS ) A4規格(H〇 X 297公楚) 487847 A7 B7 五、發明説明（6 ) 同等以上，最好爲形成3倍以上之動態（正向）電阻爲其 理想。 . ，> - (請先閲讀背面之注意事項再填寫本頁) 又有關從第1積體電路晶片對於第2積體電路晶片之 一方向的信號傳遞的結構，本發明之電子裝置係以形成分 支於傳輸線路之匯流排上而連接具有接收機之第2積體電 路之結構中，該接收機係純電阻爲1 Κ Ω以上之高阻抗， 再者，將該接收機以陪伴4 m m以下之傳輸線路構造的分 支配線來連接時，就構成在該分支配線之分支部串聯 〇.4 K〜1 Κ Ω之純電阻於對向成對線路之兩方，又傳 輸線路和分支配線之間的絕緣層厚度乃構成爲數倍於傳輸 線路與分支線路之對向成對線路間的絕緣層厚度者。由而 ，可高速地進行從第1之積體電路晶片至第2積體電路晶 片之一方向的信號傳輸。 再者，由具有驅動器之第1積體電路晶片扇出之電源 、接地配線做爲傳輸線路構造，再者，將該電源、接地配 線之傳輸線路構成與信號線之特性阻抗同等，或成爲較低 者。 經濟部智慧財產局員工消費合作社印製 又有關與前述相反之從第2積體電路晶片至第1積體 電路晶片的一方向信號傳遞之結構’本發明之電子裝置係 成分支於傳輸線路之匯流排上而連接具有電流開關型之驅 動器之第2積體電路晶片，且第1積體電路晶片爲具有高 阻抗之接收機的結構中，將從第2積體電路晶片之驅動器 所發送之互補信號由第1積體電路晶片之接收機來接收者 。由而，可高速地進行從第2積體電路晶片至第1積體電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9- 487847 A7 B7 五、發明説明（7 ) 路晶片之一方向的信號傳遞。 (請先閲讀背面之注意事項再填寫本頁) 於該結構中，從驅動器流至傳輸線路之信號，將朝接 收機及終端電路之方向各以1 / 2振幅來流，而在接收機 ，信號能量會產生全反射而成爲原來之振幅，使得接收機 成正常地動作，另一方面，流到終端電路之信號能量將會 被吸收而消失。 再者，當驅動器以陪伴傳輸線路構造之分支配線來連 接時，將在該分支配線之分支部，插入僅將打開有源之分 支配線閘極用之匯流排收發兩用（機）閘極之晶片，而該 分支配線具有較傳輸線路更低之特性阻抗，最好以具有 1 / 2之特性阻抗爲其理想，再者，該匯流排收發兩用（ 機）閘極之晶片構成爲以各閘極來連結傳輸線路之複數匯 流排的聚合晶片結構，並以效仿電源、接地配線上之狀態 來排列成傾斜狀。 經濟部智慧財產局員工消費合作社印製 又有關合成前述之從第1積體電路晶片至第2積體電 路晶片，從第2積體電路至第1積體電路晶片兩者之雙向 信號傳遞之結構，本發明之電子裝置係連接成分支於傳輸 線路上並具有接收機和電流開關型之驅動器的第2積體電 路晶片，而第1積體電路晶片乃具備驅動器和高阻抗之接 收機之結構中，將在第1積體電路晶片之驅動器及接收機 和第2積體電路晶片之接收機及驅動器之間，要成雙向收 授互補信號者。由而’可高速地進行第1積體電路晶片和 第2積體電路晶片之雙向信號傳遞。 於該構成中，將構成爲在於第1積體電路晶片之驅動 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297公釐） 487847 A7 ___ B7 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 益及接收機之合成電路之出口，插入在輸出時成爲高阻抗 ，而輸入時會成爲匹配端之串聯電阻和閘極之電路於傳輸 線路之輸出入端間者。 再者，當要陪伴傳輸線路構造之分支配線來連接第2 積體電路晶片之接收機及驅動器時，乃構成爲插入形成並 聯之匯流排收發兩用（機）閘極和高電阻之晶片於該分支 配線之分支部，並在第1積體電路晶片之輸出時係打開匯 流排收發兩用（機）閘極，而輸入時則關閉匯流排收發兩 用閘極，以對高電阻供應能量者。 經濟部智慧財產局員工消費合作社印製 又有關傳輸線路之時鐘時序（定時）匹配，本發明之 電子裝置係在構成爲以分支來連接第2〜第η之複數積體 電路晶片於傳輸線路之匯流排上，並第1積體電路晶片之 驅動器具有控制功能之結構中，有關數個脈衝之信號行進 於傳輸線路內時之設定時序之方法，係第1積體電路晶片 予以測定第2〜第η之各積體電路晶片之回波時間，並賦 予回路時鐘有源（clock Active )於具有最長回波時間之積 體電路晶片，而該賦予回程通路時鐘有源之積體電路晶片 偵測往路時鐘信號，並依據該偵測第1積體電路晶片會產 生回程通路時鐘信號，而使賦予回程通路時鐘有源之積體 電路晶片立即發送資料（數據）選通（閃控）信號者。由 而，在第1積體電路晶片和第2〜第η之複數積體電路晶 片之間，可採取傳輸線路和時鐘信號的時序匹配。 於該結構中，要知道第1積體電路晶片所接受之資料 時序的方法，係構成爲僅在來自第1積體電路晶片之控制 本紙張尺度適用中國國家標準（CNS ) Α4規格（210父297公釐） -11 - 487847 A7 _____ B7 _ 五、發明説明（9 ) 信號爲要讀出之命令時，要產生回程通路時鐘信號之積體 電路晶片會從傳輸線路再度接受資料選通（閃控）信號， 而此一信號也做爲延遲資料選通信號來立即發送之結構者 〇 尤其，在前述電子裝置，傳輸線路係傳遞差動互補信 號用之差動傳輸線路，且驅動器爲差動驅動器，接收機爲 差動接收機者。主要以差動傳輸線路做爲特徵者，然而， 即使置換爲通常之傳輸線路，當然亦可適用本發明。又第 1積體電路晶片係要連接於傳輸線路之開始端之控制器晶 片等，且第2積體電路晶片係做成記憶器、輸出輸入介面 晶片等者。 因而，依據前述電子裝置，在於傳輸線路，及由匹配 於其之終端電路所形成之匯流排配線系予以組合驅動器之 輸出入電路中，由於特定驅動器爲電流開關型，且特定傳 輸線路爲具有2 5 Ω以下之特性阻抗之線路的並列等長配 線，因而，可抑制傳遞中之信號能量產生衰減及接近之傳 輸線路間之電磁場干擾，而使匯流排配線系之信號傳輸可 成爲筒速化。 尤其，在具有要被連接於差動傳輸線路之開始端的差 動驅動器及差動接收機的控制器晶片，與成分支來連接於 該差動傳輸線路之具有差動接收機及差動驅動器之記憶器 ，輸出入介面晶片之間，可意圖在於從控制器晶片至記憶 器、輸出入介面晶片，從記憶器、輸出入介面晶片至控制 器晶片之一方向，及其互相之雙方向的信號傳輸成爲高速 I紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 487847 A7 B7 五、發明説明（10 ) 化’而可貫現匯^排配線系之局速傳輸線路。 〔較佳之實施形態〕 (請先閲讀背面之注意事項再填寫本頁) 以下，將依據圖1〜圖1 6之圖式來詳細說明本發明 之實施形態。再者，用以說明實施形態用之全部圖中，對 於同一構件，將附上同一符號，並不再重複地加以說明。 首先，由圖1來說明本發明之一實施形態的電子裝置 之槪要。圖1係顯示於本實施形態之電子裝置中，做爲輸 出入電路之主要部分的傳輸線路形成環路之電流開關型的 驅動電路之一例子的槪略電路圖，（a )係顯示以 C Μ〇S電路所形成之狀態，（b )係顯示以雙極電路所 形成之狀態。 經濟部智慧財產局員工消費合作社印製 如圖1所示，於本實施形態中，將構成組合電流開關 型之差動驅動器3於由傳輸差動互補數位信號用之傳輸線 路1及匹配於其之終端電路之終端電阻2所形成之匯流排 配線系的輸出入（輸入、輸出）電路，而裝載具有差動驅 動益3等之集體電路晶片於具備傳輸線路1及終端電阻2 等之配線基板，而構成爲電子裝置者。於該結構中，倘若 傳輸線路1和終端電阻2有相匹配時，差動驅動器3之負 載可謂插入有與終端電阻2爲相同之直流電阻的電路。圖 1係將其置換爲電流開關型之差動驅動器3。 依據C Μ 0 S電路結構的差動驅動器3 a係如圖1 ( a )，由P Μ〇S電晶體Q 1和η Μ〇S電晶體Q 2、 nMOS電晶體Q3和pM〇S電晶體Q4、與電源電壓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 487847 A7 B7 五、發明説明（11 ) V d d間之電阻R 1及與接地電壓之間的電阻R 2，所形 成，並將所輸入之數位信號輸入於各電晶體Q 1〜Q 4之 閘極，而從P Μ〇S電晶體Q 1和η Μ〇S電晶體Q 2之 連接節點，及η Μ〇S電晶體Q 3和ρ Μ〇S電晶體Q 4 之連接節點，各取出互補數位信號，而送出給予連接於終 端電阻2的差動成對信號線之傳輸線路1。 有關依據雙極電路結構之差動驅動器3 b係如圖1 ( b )所示，由η ρ η電晶體Q5和ρ η ρ電晶體Q6、 Ρ η ρ電晶體Q 7和η ρ η電晶體Q 8、與電源電壓 V d d之間的電阻R 3及與接地電壓之間的電阻4，所形 成，並將所輸入之數位信號較入於各電晶體Q 5〜Q 8之 基極，而從η ρ η電晶準Q 5和ρ η ρ電晶體Q 6之連接 節點，及Ρ η ρ電晶體Q 7和η ρ η電晶體Q 8之連接點 ，各取出互補數位信號，而送出給予連接於終端電阻2的 差動成對信號線之傳輸線路1。 圖1 (a)之CMOS電路、圖1 (b)之雙極電路 之作用均爲相同，在此，將主要對於C Μ〇S電路之結構 來說明。現在，當所輸入之數位信號從高準位變換（轉換 )成低位準時，η Μ〇S電晶體Q 2和η Μ〇S電晶體 Q 3會成接通。而會從電源電壓V d d流電荷至傳輸線路 1之一方的上部信號配線，而下部信號配線則電荷會被接 地電壓所抽走。因而，可藉傳輸線路1之特性阻抗或終端 電阻2、會流動電流於其間，又在所輸入之數位信號從低 位準變成高位準時，就會倒轉而電流成反向流動。當從電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------裝-- ， 胃， - (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 14- 487847 A7 ___ B7 _ 五、發明説明（12 ) 源電壓V d d看接地電壓時，可察明經常流著一定電流， 而形成爲所謂電流開關之形態。 (請先閱讀背面之注意事項再填寫本頁) 因此，如 E C L ( Emitter Coupled Logic )經常流著 電流，爲此，應構成爲具備將電阻R 1和電阻R 2賦予適 當之大小，儘可能地以小電流，亦即，以少之電荷量之移 動，就可覺查之接收機。有關C Μ〇S電路和雙極電路之 那一方較有利乙事，雖依據於裝置之構造，惟要使 C Μ〇S電路之臨限値的偏差變爲小極難，又爲了迴避閘 極之極爲薄之氧化膜所具有之靜電破壞之問題，故在 E C L等具有實績之雙極電路者會成爲格外之好。將後述 之去除接收機之箝位二極體，而爲了排除該耗盡層電容且 加強容易產生靜電破壞之電路，以雙極介面電路爲佳。當 然，內部電路係有利於積體（集成）度之C Μ〇S電路等 之電路。 經濟部智慧財產局員工消費合作社印製 如上所述，於本實施形態，做爲第1之要點，其特徵 爲，組合了電流開關型之差動驅動器3於由傳輸線路1及 匹配於其之終端電阻所形成之匯流排配線系的晶片輸出入 電路之處。由於該差動驅動器3爲電流開關電路，使得電 源•接地系經常流著一定電流，因而，具有不需要旁路電 容器之優點。然而，由於傳輸線路1上之延遲，有時也會 在變遷狀態時產生電流之開關，再者，也有可能使用在於 驅動接收機之時，不會成爲定（電）流之電路，因而，插 入旁通電容器於輸出入電路系（統），就可成爲妥當。 其次，圖2係有關依據傳輸線路1之僅流排配線構造 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ~ " " 487847 A7 B7 ____ 五、發明説明（13 ) - 一 - (請先閱讀背面之注意事項再填寫本頁) ，將對於差動傳遞電路加以說明。圖2乃用以說明傳輸線 路之成對線路間之絕緣層厚度和電磁場的擴展之一例子用 的槪略剖面圖，（a )爲成對線路間形成分間之狀態’（ b)爲形成狹窄之狀態者。 例如，處理器晶片或記憶器及輸出入控制器之晶片’ 進而從記憶器晶片所引出之差動成對信號線’需要以接近 於並列形狀來配線數十條至數百條之多。因此，當然會配 置成相鄰之距離成爲狹窄，使得信號線間之串擾會變爲大 ◦倘若予以縮小對於差動成對信號線之信號傳輸的電磁場 之擴展，則該干擾會變小。要實現該狀態時，僅構成爲相 對性地較相鄰之信號線間之空間成爲所對向之成對線路的 上下間隔，亦即該間隔之絕緣厚度更小即可。雖亦有提案 來使信號配線寬度較空間爲小，惟可由趨表（集膚）效應 而招致增大直流電阻，並不理想。 換言之，以如圖2 ( a )成對線路4間之絕緣層5的 厚度爲厚時，因邊緣效應成爲大，使得電磁場之擴展6變 大而雖會產生電磁場之干擾，惟以如圖2 ( b )所示，維 經濟部智慧財產局員工消費合作社印製 持成對線路4之線寬來使成對線路4之間的絕緣層5之層 間絕緣膜成爲薄時，將會集中電磁場於成對線路4間，使 得幾乎可消除電磁干擾之同時，可令成對線路4之特性阻 抗變小。 然而，特性阻抗變小之成對線路4，將會使其流動電 阻份量之電流而增大消耗電力。倘若要防止該狀態之產生 ，則再予以使用插入有高阻抗之直流電阻之差動驅動器即 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ ~~ -1b- 487847 A7 B7 五、發明説明（14 ) (請先閲讀背面之注意事項再填寫本頁) 可。例如，在於如前述之圖1 8的電路狀態且成對線路4 之特性阻抗爲1 5 Ω之時，若要做成5 m A ( 〇 · 5 V振 幅），則令差動驅動器3之電流匯流排系的全電阻成爲 8 5 Ω即可。當然爲了要在圖1 9狀態時成匹配，終端電 阻2要成爲15Ώ。 傳統上，傳輸線路1之特性阻抗爲5 Ο Ω或7 5 Ω爲 其常識，其乃爲了防止電流損而設定者。若做成確實之匹 配端時，因能量會完全不反射，使得會回到差動驅動器3 之反射波成爲0 (零）。倘若保持該狀態時，即使設定成 2 5 Ω以下之特性阻抗也不成問題。因此，在差動信號之 傳輸線路1要實現低的特性阻抗，有需要構成以薄的絕緣 層5成相對向之如圖2 ( b )之成對線路4。該絕緣層5 愈薄特性阻抗愈會成爲小。 例如，特性阻抗Z 〇之近似式係形成如下。 〔數1〕 Z 〇 = ( h / w ) X 心 〇 · // r·/ ε ο · ε r· 經濟部智慧財產局員工消費合作社印製 = 377x (h/w)/ V ε r 但，w =線寬，h =絕緣層厚、//〇 =真空中導磁率、 =相對導磁率、ε。二真空中之介質率、二比電容 量（電容率）。 以如上述’於本貫施形態’由於令成對線路4間之絕 緣層5變薄而予以減小電磁波，以抑制相鄰之干擾，而成 對線路可被保持成做爲準Τ Ε Μ之傳輸電路1 ，並消除相 當於損失能量之共振或反射，整個成爲趨向好的方向。 本纸張尺度適用中國國家標準（CNS ) Α4規格（210'乂297公釐1 ~ 487847 A7 B7 五、發明説明（15 ) - 一 (請先閲讀背面之注意事項再填寫本頁) 其次’由圖3來g兌明有關採用在傳輸線路1之匯流排 上形成多數之差動接收機的分支之構造。圖3係顯示一單 位的匯流排構造之一例子的槪略槪念圖。（a )爲基本匯 流排構造，（b )顯示有需要分支配線之分子構造。於成 對線路4中、點線（虛線）之配線係表示對於實線配線位 於下層位置之相反相位之配線，又雖僅入一條之成對線路 4，惟在實用匯流排上，其乃形成排列數十條至數百條成 並列之構造。 於如圖3 ( a )之傳輸線路1 ，有需要採用多數之差 經濟部智慧財產局員工消費合作社印製 動接收機7之分支。如前述要保持成對線路4成爲準 T E Μ之傳輸線路1之條件，有必要令差動接收機7之阻 抗成爲僅有高的直流電阻成分而己。因此，有需要幾乎不 具有分支配線之長度的裝設形態，亦即，需要成爲裸晶片 裝配（裝置）形態差動接收機7雖可使用C Μ 0 S閘極， 惟閘極電容有需要形成爲〇 · 〇 5 p F以下。於該狀態時 ，最好不要插入箝位二極體。又在雙極電路也要令包括基 極之耗盡層（depletion layer，乏層）電容之輸入電容成爲 0 · 0 5 p F以下。而做爲要減少乏層容量之方法，有 S〇I ( Silicon on Insulator )寺之構造’而貫現該寺之 構造也是本發明專利之範圍。 也有可能難以實現〇 · 〇 5 P F以下之情事，於本實 施形態係如圖3 ( b )所示，插入〇 · 4 k〜1 k Ω左右 之電阻8於差動接收機7之端部，使得差動接收機即使具 有較大之容量，也由於所導引之電流爲小，以致會給予匯 本紙張尺度適用中國國家標準（CNS ) M規格（210><297公釐） -18- 487847 A7 _ B7 _ 五、發明説明（16 ) - … - (請先閲讀背面之注意事項再填寫本頁) 流排之對向的成對線路4之影響幾乎會消失。附帶地說時 ，若裝上1 0個之差動接收機7的分支，雖電壓波形會衰 減l〇〇/lk〜0·4k=10〜25%’但不具有波 形之變形，因而，對於傳輸信號不會形成問題。 又差動接收機之電容必得在少的電流下有快速反應’ 因而要保證時間常數之升起（建起）、下降’有需要做成 lp〜2 · 5 PF以下，而該時之所會產生之電壓變化， 就形成如下。 〔數2〕 v = V〇xexp (― t/R-C) 但，R =電阻，C =負載容量，t二經過之時間，時 間常數 t s = R C 之時，V ( t s ) = 0 · 6 3 V。，V ◦係 所輸入於分支電路之信號爲最大振幅者。惟可採用大1個 位數之差動接收機。該時，在於時間常數0 · 2 P S之升 起時，必需實現0 · 2 p〜0 · 5 p F之電容。該等値若 未具有封裝配線時，乃做爲積體電路晶片之接收機電容有 可能之領域。 經濟部智慧財產局員工消費合作社印製 倘若在差動接收機7之分支配線9有需要某一長度之 時，就以如圖3 ( b )，將其做爲準T E Μ之傳輸線路構 造，就可消除成對線路1 0之寄生電抗而也可實施傳輸。 從該分支配線9之配線系去除電容之效果爲極大，而會具 有僅成爲輸入電路之閘極電容或基極電容的優點。其特性 阻抗，若不會與相鄰之分支產生干擾之下，亦可爲高的特 性阻抗。無論如何，會在差動接收機7端部產生全反射， 本紙張尺度適用中國國家標準( CNS )八4規格（210X297公釐) " " 487847 A7 _ B7 五、發明説明（17 ) * - j „ (請先閲讀背面之注意事項再填寫本頁) 而成爲V ( t s ) = 2 V Q，而在前述條件下，變遷時間 〇· 5ns會成爲0 · 25ns ，而具有可達成1/2之 優點。再者，該時，在分支配線9的線路內雖會產生多重 性反射，然而線路若爲在於4 m m以內之短時，該最低共 振頻爲 4 · 7 GHz 〔 = 1 · 5m/s (光速）/〇 · 04m X 8，做爲1 / 4波長會乘上於往回線路時爲1 / 8〕極 爲高，因此，不會成問題。 經濟部智慧財產局員工消費合作社印製 將綜合以上所說明之第2要點時，形成以傳輸線路1 所構成之如前述圖2之剖面而爲對向之成對線路4之構造 ，且成並列等長配線具有2 5 Ω以下之特性阻抗，並以 2 5 Ω以下之終端電阻2被終端之構造的匯流排構造爲其 特徵者。再者，積體電路晶片之差動驅動器3乃形成與傳 輸線路1之特性阻抗同等以上，理想爲3倍以上之接通（ 通態）電阻者，若需要時可串聯純電阻於差動驅動器3， 就可成爲適當之通態電阻。又要連接於傳輸線路1上之匯 流排上的差動接收機7之特徵爲高阻抗者，而純電阻乃以 1 k Ω以上爲其條件。再者，當在匯流排上之任意位置， 以伴隨4 m m以下之傳輸線路構造之分支配線9來連接高 阻抗之差動接收機時，在分支部以成串聯0 . 4 k〜 1 k Ω之電阻8於兩成對線路1 0爲其特徵之構造。該原 理構造予以表示時，乃形成如前述圖1 ，而以此做爲基本 單位來配線成相鄰且平行等長之匯流排結構（前述圖2 ) 。又差動接收機之分支構造係成爲如前述圖3。 接著，由圖4〜圖6來說明差動接收機7之分支構造 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -20- 487847 A7 B7 五、發明説明（18 ) 的具體例子。圖4係顯示差動接收機7之分支構造之一例 的槪略斜視圖（立體圖）、圖5係顯示對應於前述圖3 ( (請先閲讀背面之注意事項再填寫本頁) a )之基本匯流排構造之一例子的槪略平面圖、圖6係顯 不需要對應於前述圖3 ( b )之分子配線8的分支構造之 一例子的槪略平面圖。 如圖4所示，傳輸線路1之成對向的成對線路4係由 形成夾著絕緣層^而會裝置積體電路晶片側之上部信號配 線1 1及在其相反側之下部信號配線1 2所形成。上部信 號配線1 1係配設有從其配線分支之分支霓極1 3，而下 部信號配線1 2乃藉開孔於絕緣層5之轉接孔1 4來配設 分子電極1 5於上部。並構成爲裝置差動接收機7之積體 電路晶片於該等分子電極1 3、1 5之構造。 在於裝置該差動接收機7之積體電路晶片時，係具有 ••如圖5所示，在連接於對向成對線路4之上部信號配線 1 1、下部信號配線1 2之分支電極1 3、 1 5上，予以 經濟部智慧財產局員工消費合作社印製 直接裝置積體電路晶片1 6之倒裝片電極接合部1 7來成 電性連接，及如圖6所示，予以裝置電阻8之高電阻晶片 1 8於連接於對向成對線路4之上部信號配線1 1、下部 信號配線1 2的分支電極1 3、1 5與要裝置積體電路 1 6之分支配線9之成對線路1 0之間，以成電性連接成 對線路4和積體電路晶片1 6之差動接收機7之狀態者。 再者，以如圖6來裝置高電阻1 8時，當然，連接於成對 線路1 0之下部信號配線的配線乃從上部以藉轉接孔1 9 來連接於下部。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 487847 A7 B7 _ 五、發明説明（19 ) 接著，由圖7來說明有關傳輸線路1和分支配線9之 配線構造。圖7係顯示4層之配線層構造之一例子的槪略 卜 (請先閲讀背面之注意事項再填寫本頁) 剖面圖。 於該傳輸線路1之成對線路4和分支配線9之成對線 路1 0的配線構造中，當對向之成對線路4具有數十條至 數百條時之分支，當然會成爲多層構造，而如圖7所示， 將最上層（第1層）和其下部。層（第2層）做爲分支配線 9之配線層，而第3層和第4層做爲傳輸線路1之匯流排 配線層時，就可構成。於該4層構造中，匯流排對向之成 對線路4間之絕緣層5厚度t 1爲1〜5 // m左右，而分 支配線9之對向之成對線路1 0間之絕緣層厚度t 2也爲 同樣。又由於傳輸線路1之匯流排和分支配線成正交（垂 直相交），而爲了抑制其產生串擾之意圖，當然其間之絕 緣層2 0之厚度t 3，以2倍至2 0倍左右者爲佳，然而 增長轉接孔之長度時，該狀態爲不匹配之配線而會成爲產 生電磁干擾之起因，爲此，以數倍程度爲恰當。雖在該圖 7，並未有配線於基板材料2 1之下部，惟亦有可能從上 部朝下部折回來實施配線。 經濟部智慧財產局員工消費合作社印製 接著’由圖8來說明從差動驅動器3之積體電路晶片 扇出（fan out )之部分。圖8係顯示差動驅動器3之積體 電路晶片的扇出構造及配置旁通電容器之一例子的槪略配 置圖。 如圖8所示，差動驅動器3之積體電路晶片2 2係由 包括差動驅動器3等之輸出入電路的周邊電路2 3 ，及連 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 487847 A7 B7 五、發明説明（20 ) ' · I (請先閱讀背面之注意事項再填寫本頁) 接於該周邊電路2 3的內部電路2 4等所形成，而在周邊 電路2 3之外端部，乃配設有與該積體電路晶片2 2外部 連接用之接合片2、5。該積體電路晶片2 2係裝置於形成 有傳輸線路1之配線基板2 6之主面上，而形成以引線接 合法之接合線2 .7來成電性連接傳輸線路1和接合片2 5 的構造。 而在於該積體電路晶片2 2之扇出構造，有關傳輸線 路1之對向的成對配線，乃剛由引線接合法來接合接合線 2 7至接合片2 5之後，方予以形成，而以同一寬度來扇 出特性阻抗成爲一定。又在差動驅動器3近旁插入有旁通 電容器2 8之同時，也布置有要驅動該差動驅動器3用之 電源電壓及接地電壓之共用電源引線、由共用接地引線所 成之電源·接地成對線路2 9 (電源：上部，接地：下部 )。該扇出構造當然接續於圖8之箭標記（—：右）之方 向，並由對向成對之信號引線及倒轉信號引線所成之傳輸 線路1連接於終端電阻2。 經濟部智慧財產局員工消費合作社印製 又該差動驅動器3會產生鏡像性之信號變化，因而， 電源·接地成對線路2 9會產生鏡像性之電荷移動，因此 ，構成爲對線路時，就可防止電磁性之干擾。亦即，可形 成不具有電抗之配線，而可去除如圖8所示之配線電感 3 0。在於該構造中，會在扇出後產生空間性的裕度，因 而，插入有旁通電容器3 1於該部分。又從傳輸線路1成 分支連接之差動接受器7，也可形成如進行鏡像性之電荷 移動之電路，因此，可成爲以做成電源•接地成對配線而 本紙張尺度適用中國國家標準（〇奶）八4規格（210父297公釐） -23- 487847 A7 B7 五、發明説明（21 ) 所尋求之理想例子。 (請先閱讀背面之注意事項再填寫本頁) 於該扇出構造，信號配線之成對線路4之特性阻抗雖 爲1 5 Ω，惟差動驅動器3之直流電阻極爲大’因而’電 源·接地成對線路2 9之特性阻抗即使爲1 5 Ω亦可充分 地相對應。然而，特性阻抗最好更能降低爲其理想’令配 線寬度成爲信號線之2倍（7 · 5 Ω )、4倍（3 · 2 5 Ω)、6 倍（2·5Ω) (Vdd = 3.3V，以 7.5 %電壓降之條件下，經常有1 〇 〇 m A電流能力）或以上 爲其理想。信號線爲1 0 // m寬時，極有可能成爲2 0、 4 0、6 0、……// m。由而，能以1條之電源·接地成 對線路2 9來對應信號線成對之8條至1 6條。又採用旁 通電容器時，也有可能成爲3 2條〜6 4條。再者，該時 ，積體電路晶片2 2內之電源·接地配線由於會增長，因 而，成對線路以構成爲能形成同一特性阻抗爲其理想。由 而，可成爲具有能供應電力給予內部電路之狀態。 經濟部智慧財產局員工消費合作社印製 綜合第3之要點時，乃意味著將電源電壓、接地電壓 之配線做爲電源·接地成對線路2 9之傳輸線路構造爲其 特徵者，而組合該第3要點及前述第1、第2之要點的構 造者。其電源•接地成對成對線路2 9之傳輸線路的特性 阻抗之特徵爲形成與信號線之特性阻抗同等，或較爲低者 0 其次’由圖9來詳細說明從傳輸線路1所分支之差動 接收機7的構造。圖9係顯示從分支配線9傳輸信號給予 控制器之差動接收機的一方向匯流排構造之一例子的圖， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 487847 A7 B7 五、發明説明（22) (a )爲從分支配線9朝一方向傳輸信號的槪略槪念圖’ , _ I I (請先閱讀背面之注意事項再填寫本頁) (b )爲其中之一的差動驅動機成爲有源（active )時之 等效電路圖。 通常，連接有關於匯流排之傳輸線路的差動驅動器’ 於具體性之電子裝置係記憶器控制器或崔流排控制器。另 一方面，差動接收機7係記憶器晶片或圖形等之輸出入介 面晶片。雖然如此，當然需要從記憶器晶片或介面晶片輸 出資料，因而，該晶片群也具有差動驅動器而會輸出信號 。前述圖1〜圖8所示之構造爲一方向匯流排’而經常從 差動驅動器3朝向差動接收機7傳遞信號用之電路。至於 記憶器晶片或介面晶片等之晶片群，亦即分支埠也成爲差 動驅動器時，倘若做成同樣之一方向匯流排之傳輸線路電 路之時，可完成該匯流排配線系之信號傳遞結構。 爲此，以如圖9所示，思及對於傳輸線路1之開始端 予以連接例如積體電路晶片之控制器晶片4 1之差動接收 機4 2，而在終端將連接終端電阻2的匯流排配線系，要 連接例如積體電路晶片的記憶器•輸出入介面晶片4 3之 差動驅動器4 4的，構造時，就會成爲如下。圖9 ( a )係 經濟部智慧財產局員工消費合作社印製 連接於傳輸線路1之分支配線9的左端差動驅動器4 4爲 有源時之例子，而在成對線路4中，虛線之配線係位於實 線配線之下層的相反相位（反相）之配線。 即使在於該構造中，亦附設有與前述圖1〜圖8所說 明之構造同樣的電流開關型之差動驅動器4 4於分支晶片 之記憶器•輸出入介面晶片4 3，並在其輸出時，就會流 本&張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 487847 Α7 Β7 五、發明説明（23 ) (請先M-讀背面^/注意事項再填寫本頁) 動信號於對向之成對線路4。當該信號之一部分到達於控 制器晶片4 1之差動接收機4 2，就會使差動接收機4 2 覺察’圖9 ( b )爲顯示該等效電路。於此，記憶器•輸 出入介面晶片4 3之差動驅動器4 4雖也圖示爲由 ?“〇3電晶體（34 1和11¥〇3電晶體〇42、 nM〇S電晶體Q43和pM〇S電晶體Q44、與電源 電壓V d d之間的電阻R 4 1、與接地電壓之間的電阻 R 4 2所形成之C Μ〇S電路結構的電流開關電路，然而 與前述同樣，以採用雙極系之時爲較理想。 於該結構中，當來自記憶器•輸出入介面晶片4 3之 差動驅動器4 4之信號流動於匯流排系之傳輸線路1時， 因會朝該成對線路4之左右方向，因此，對於輸出波形言 ’行（進）波之波形高度會成爲1 / 2。而朝右方向流之 行波的波形，當到達與傳輸線路1成匹配之終端電阻2時 ’會完成成爲熱能而被放出，使得波形會消滅。 經濟部智慧財產局員工消費合作社印製 另一方面，朝左方向流之行波的波形，雖會到達控制 器晶片4 1之差動接收機4 2，然而該差動接收機4 2之 負載電阻4 5爲非常的高，約具有數k Ω至1 Μ Ω，因此 ，與傳輸線路1之1 5 Ω相比較時，就近似於成開端，因 而大致可產生全反射。爲此，差動接收機4 2的負載端電 壓波形，將會造出與差動驅動器4 4所輸出之波形大致同 樣振幅之波形。而全反射之波形係如圖所示朝右方向流， 並在終端電阻2成爲熱而消滅。再者，應也可容易地理解 在被分支之任何晶片成爲有源亦會動作同樣之狀態。又在 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 487847 A7 B7 五、發明説明（24 ) 圖9雖僅顯示一條之成對線路，惟其即使成並列排列有數 十條至數百條之構造，當然也可成爲實用之匯流排。 再者，當與前述同樣，分支配線9需要某長度時，就 予以形成分支線爲傳輸線路構造。只要時序（定時）有符 合則任何長度之分支配線9也可保證圖9 ( b )之波形傳 輸。然而，因具有某些之分支配線，因而，當有效信號當 每一次通過該分支點時，就會被分支配線9拿走·能量而振 幅變小，使得有可能無法超過差動接收機4 2之臨限値。 爲此’採用者插入匯流排收發兩用晶片於分支配線9之分 支點的構造。接著，由圖1 0來說有關要插入匯流排收發 兩用晶片於分支配線9之分支點時之狀態。圖1 0係顯示 在分支配線9需要某長度時之由匯流排收發兩用晶片所連 接之分支構造的一例子圖，（a )係顯示匯流排收發兩用 晶片之連接構造的槪略槪念圖，（b)爲其等效電路圖。 如圖1 0 ( a )所示，於匯流排收發兩用晶片4 6之 連接構造中，最上層之2層係對向之成對線路1 0所形成 之分支配線9的配線層，其下之2層（即第3、4層）係 對向之成對線路4所形成之傳輸線路1的匯流排配線層。 再者，有關匯流排收發兩用晶片4 6之電源•接地成對線 路2 9所形成的電源供應線乃更在其下之2層（即第5、 6層），並沿著要取出分支於成平行之匯流排線路的配線 之連接點予以配線成傾斜狀。匯流排收發兩用晶片4 6之 單體晶片係以倒裝片連接來裝置於該連接端子部。又在分 支配線9之配線層，也配設有晶片致能信號之配線。爲了 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面、V/注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -27- 487847 A7 _ B7 五、發明説明（25 ) (請先閲讀背面之注意事項再填寫本頁) 要供予電能於該單體晶片之差動放大器，乃從電源•接地 成對線路2 9之配線層以藉轉接孔來形成倒裝片連接於匯 流排收發兩用晶片4 6，但在圖上予以省略。 該連接構造之等效電路係形成如圖1 〇 ( b )所示。 由匯流排收發兩用晶片4 6之η Μ〇S電晶體Q 4 5、 Q 4 6所形成之開關，將形成會對差動匯流排配線之傳輸 線路1之兩者產生作用，而差動致能信號當成爲有源（主 動）時，就形成來自分支配線9之信號會流於匯流排之傳 輸線路1。僅有附設有記憶器•輸出入介面晶片4 3之驅 動器成爲有源時，方可成爲該狀態，而通常致能信號乃形 成無源（non active )，並關閉著匯流排收發兩用晶片4 6 之η Μ〇S電晶體Q 4 5、Q 4 6的閘極。該時，會成爲 數k至1 Μ Ω之阻抗，而會與匯流排之傳輸線路1形成斷 路。有關驅動匯流排收發兩用晶片4 6之致能信號用緩衝 器4 7用的電源·接地成對線路2 9之連接，在此雖也予 以省略，惟應可容易地想像。 經濟部智慧財產局員工消費合作社印製 於此一連接構造，分支配線9也成爲傳輸線路，而從 該配線所觀看之匯流排配線之傳輸線路1會因朝兩側流動 ，因而可看爲匯流排配線之特性阻抗的1 / 2。因此，若 要構成爲不會在匯流排配線之接合部產生反射，分支配線 9以具備匯流排配線之1 / 2的特性阻抗爲其理想。但在 配線爲短時，反射雜訊之影響會在信號變遷時間之間平息 (解決），而並不會成爲大的問題，因而，並不一定需要 匹配條件。故理想之條件乃與匯流排配線之傳輸線路1的 -28- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 487847 A7 B7 五、發明説明（2S ) 二 - (請先閲讀背面之注意事項再填寫本頁) 特性阻抗相同或較其爲低者。再者，匯流排收發兩用晶片 4 6因能以一個電晶體來形成，使得可高速動作而可追隨 於高速信號。 由以上之說明，應可察明本實施形態之第4要點係要 規定從連接於差動匯流排配線之傳輸線路1的分支晶片之 記憶器•輸出入介面晶片4 3流給信號至被連接於差動匯 流排配線之開始端的控制器晶片4 1時之電路結構和構造 用者。亦即，分支晶片之差動驅動器4 4爲電流開關電路 ，而具有與控制器晶片4 1之差動驅動器同一特性者。該 差動驅動器4 4之振幅雖與控制器晶片4 1之振幅相同， 然而，從分支配線9傳輸信號至傳輸線路1，基本上成爲 T型分支，爲此，當流於匯流排配線時會流於兩側而成爲 1 / 2。但在差動接收機4 2端部，信號能量會產生全反 射而振幅會成爲原來之狀態，而使差動接收機4 2成爲正 常的動作。又爲了消除流至終端側之信號能量，差動匯流 排配線之終端係串聯有匹配於該特性阻抗之直流電阻所形 成之終端電阻2。 經濟部智慧財產局員工消費合作社印製 再者，差動匯流排配線因具有2 5 Ω以下之特性阻抗 ，爲了意圖節約電流，電流開關電路之差動驅動器4 4乃 以插入有恰當之直流電阻於電源側和接地側爲其特徵者。 又分支晶片當在於差動匯流排配線之正上面時’匯流排收 發兩用晶片4 6之電路乃被配設於分支晶片內爲其特徵者 。又在分支晶片並無法裝載於差動匯流排配線上’且在分 支配線9有需要某一長度時，就提供插入滙流排收發兩用 29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 487847 A7 B7 五、發明説明（27 ) 晶片4 6於分支端之構造者’而該分支配線9乃具有較匯 流排爲低之特性阻抗，最好具有1 / 2之阻抗爲其特徵者 〇 (請先M-讀背面注意事項再填寫本頁) 亦即，爲了僅打開有源之分支配線9的閘極，而會附 加裝置匯流排收發兩用晶片4 6於主線路上之分支配線9 之轉接孔附近的襯墊（pad )上之構造，因而，倘若對時序 硏擬辦法時，就可自由地調整分支配線9的線路長度。又 匯流排收發兩用晶片4 6雖對於每一傳輸線路之小晶片能 以倒裝片來連接，惟亦可做成爲對於複數之匯流排連接於 各別之閘極之集合晶片之結構（細長之晶片）。該時以仿 照前述圖1 0 ( a )之電源線上之來成傾斜狀排列。 以上之依據前述圖1〜圖8之要點係要規定從控制器 晶片傳輸信號至記憶器•輸出入介面晶片4 3等之分支晶 片的方法者，而依據前述圖9、圖1 0之要點係要規定從 分支晶片傳輸至控制器4 1之方法者。亦就是一種一方向 之信號傳輸匯流排之構造。以下，將提案合成該兩者之傳 遞之構造者。 經濟部智慧財產局員工消費合作社印製 接著，由圖1 1來說明有關合成一方向之信號傳輸匯 流排之構造的往復（往返）信號傳遞匯流排構造。圖1 1 係顯示往復傳輸線路和其輸出入竃路之一例子的槪略電路 圖。 於圖1 1中顯示著，控制器晶片5 1和記憶器•輸出 入介面晶片5 2以介居匯流排收發兩用晶片5 3而由差動 成對之傳輸線路1所接線之狀態。於該接線中，用以分離 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -30- 487847 A7 B7 五、發明説明（28 ) _ * . 齡 (請先閲讀背面之注意事項再填寫本頁) 有關控制器晶片5 1和記憶器•輸出入介面晶片5 2之各 差動驅動器5 4、5 6和差動接收機5 5、5 7用之電路 ，因會形成煩雜而予以省略。以插入通常所使用之電晶體 閘路就可達成該分離。 控制器晶片5 1係差動驅動器5 4與前述同樣，由以 pM〇S電晶體Q5 1和nM〇S電晶體Q5 2、 nM〇S電晶體Q5 3和pM〇S電晶體Q5 4、與電源 電壓V d d之間的電阻R 5 1及接地電壓之間的電阻 R 5 2所構成之C Μ〇S電路結構的電流開關電路所形成 ，又差動接收機5 5乃由差動讀出（感測）放大器所形成 ，並藉終端電阻5 8連接ρ Μ 0 S電晶體Q 5 5於該差動 讀出放大器之輸入端所構成者。 經濟部智慧財產局員工消費合作社印製 記憶器•輸出入介面晶片5 2係差動驅動器5 6形成 與前述同樣，由以pMOS電晶體Q5 6和nM〇S電晶 體Q57、 nMOS電晶體Q58和pM〇S電晶體 Q 5 9、與電源電壓V d d之間的電阻R 5 3及與接地電 壓之間的電阻R 5 4所構成之C Μ 〇 s電路結構的電流開 關電路所形成，又差動接取機5 7乃由差動讀出放大器所 構成。 匯流排收發兩用晶片^ 5 3係由要連接於控制器晶片 5 1之由差動成對線路所形成之傳輸線路1 ，及被連接於 與記憶器•輸出入介面晶片5 2之由差動成對電路所形成 之分支配廊9之間，且被連接於成對線路之各個之成並聯 的η Μ 0 S電晶體Q 6 0、Q 6 1以及分支能量取入限制 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 487847 A7 B7 五、發明説明（29 ) 用之電阻R55、 R56所構成。 * - - (請先閱讀背面之注意事項再填寫本頁) 於該連接結構，當控制器晶片5 1之由差動驅動器 5 4所形成之輸出電路成爲有源（主動）時，致能信號會 變成高位準，使得成耦合之p Μ〇S電晶體Q 5 5變爲斷 路，致使該部分成爲高阻抗，使得維持差動驅動器5 4之 能量之狀態下輸出於傳輸線路1。而該信號會藉連接於記 憶器•輸出入介面晶片5 2之匯流排收發兩用晶片5 3之 電阻R 5 5、R 5 6來輸入於分支配線9 ，以令連接於分 支線路終端之做爲差動接收機5 7的讀出放大器，而達成 輸入。而由傳輸線路1而流於匯流排之能量，將會在右端 之終端電阻2成爲熱而被吸收，並不會產生反射。 另一方面，記憶器•輸出入介面晶片5 2成爲驅動器 時，也會同樣地使差動驅動器5 6之電流開關產生作用， 而輸出於分支配線9。該時，匯流排收發兩用晶片5 3之 nMOS電晶體Q60、 Q61會成爲接通，而以如前述 圖9 ( b )所示，朝向由差動成對線路所形成之傳輸線路 經濟部智慧財產局員工消費合作社印製 1兩端產生分流。而朝向右側之信號會被終端電阻2所吸 收且會消失。至於朝向左側流之信號，將會被取入於控制 器晶片5 1之差動接收機5 5而達成輸入，但讀出放大器 爲高阻抗而形成全反射，使得朝右第2個之無用信號。 由於如此之無用信號會浮動於傳輸線路1 ，致使具有 來自各晶片之信號的交叉（交疊），使得難以設定（採用 )時序。爲了防止該情事之產生，而插入有控制器晶片 5 1之端部也能成爲匹配端用之終端電阻5 8。當信號輸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -32- 487847 Α7 Β7 五、發明説明（30 ) 入於控制器晶片5 1時，致能信號之p Μ〇S電晶體Q 5 5會接通而使串聯於其之終端電阻8成爲活性，使得大 部分之能量被吸收而不會產生反射。該終端電阻5 8間之 電壓雖能被讀出（感測）放大器感測，然而，由於取進振 幅形成差動驅動器5 6之一半的信號，因而，必需具有可 感測其之靈敏度方可。 經濟部智慧財產局員工消費合作社印製 0. 0 , ·. - (請先閱讀背面之注意事項再填寫本頁) 由以上來綜合第5之要點時，傳輸線路1做爲往回復 路之結構，也由本實施形態來加以規定。其爲合成依據前 述圖1〜圖8之電路和依據前述圖9、圖10之電路者， 而有關差動驅動器5 6和差動接收機5 7在晶片內之耦合 (結合）乃由閘極來進行，並要形成可分離高阻抗者。於 此一往復電路，由於信號會交疊，因而，要想辦法採取可 減少不會擾亂傳輸線路1之傳輸狀態的無用信號之浮動傳 輸爲該狀態時之特徵。亦即，在控制器晶片5 1之差動驅 動器5 4、差動接收機5 5之合成電路出口，以插入輸出 時會成高阻抗，輸入時會成爲匹配端之串聯由終端電阻 5 8和ρ Μ 0 S電晶體Q 5 5所形成之閘極的電路於傳輸 線路1之輸出入端間，就可達成該目的。 再者，在分支配線9之轉接孔附近之襯墊（pad )，插 入有成並聯之匯流排收發兩用晶片5 3之η Μ〇S電晶體 Q 6 0、Q 6 1所形成之閘極和電阻R 5 5、R 5 6 ，而 其特徵爲：來自爲分支晶片的記憶器•輸出入介面晶片 5 2之輸出時，就打開閘極，而在輸入至分支晶片時，就 關閉閘極，以形成由電阻R 5 5、R 5 6來供應少量流動 本紙張尺度適用巾家標準（CNS ) Α4規格(210X297公釐) '~~一 487847 A7 B7 __ 五、發明説明（31 ) . 擎I I (請先閱讀背面之注意事項再填寫本頁) 能量於電路。有關耦合被控制側晶片之差動驅動器5 6、 差動接收機5 7係以閘極來進行，而已形成可互相分離高 阻抗不再說明。 雖以差動傳輸線路爲基本來加以說明，惟甚至置換爲 通常之傳輸線路，亦即，一方電極予以接地，探取做爲共 用之電路結構乙事，以從所謂電能之傳輸基本、當脈波能 量行進時會對近旁之配線並列傳輸反相位之能量的基本來 觀看時，當然爲可行，而可包含於本發明專利之範圍不必 再說明也爲當然。 其次，由圖1 2來說明數個脈衝（脈波）之信號行進 於傳輸線路1內時所要採取之時序（定時）之方法。圖 1 2係顯示觀看某一瞬間時之傳輸線路內之電壓輸廓之一 例子的槪略結構圖。 經濟部智慧財產局員工消費合作社印製 圖1 2係顯示要連接於傳輸線路1之開始端的控制器 晶片6 1及以形成分支結線（接線）複數之分支晶片62 於該傳輸線路1之狀態。如圖1 2所示，當信號脈衝之週 期變短，而傳輸線路1相對地變長時，就會在傳輸線路1 中，信號成爲數個脈衝成串列來行進。亦即，分支晶片 6 2在某一瞬間成爲有種種之時序相，爲此，必需要控制 該匯流排配線系成爲劃一方可。而爲了表示該等信號之意 義，對於相互晶片間之存取而也有需要與時鐘信號成匹配 之協定。附帶地說明時，做爲要造成圖1 2之狀態的條件 ，倘若傳輸線路1之線路長爲4 0 0 m m，時鐘信號爲2 個時鐘時，以傳輸線路1之光速做爲1 · 5 X 1 0 8 m / s 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） -34- 487847 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（32) ，就可算出7 · 5GHz。 於該結構中，傳輸時鐘信號於傳輸線路1 ，並該時鐘 信號到達於各個之線路上的分支晶片6 2之時間做爲起點 ，接收側之分支晶片6 2就會驅動。因此，在基本上乃做 爲源同步（source synchronous )方式。由於傳輸線路1終 端裝置有終端電阻2，因而形成以做爲發送晶片的控制器 晶片6 1爲起點來使時鐘信號流動，並在終端會消滅。產 生時鐘信號之晶片係如圖1 2所示，以位於要控制匯流排 配線系之傳輸線路1的開始端之控制器晶片來做，最爲容 易控制。 其次，由圖1 3及圖1 4來說明有關在寫入於分支晶 片時，從分支晶片讀取時的存取資料之過程。圖1 3係顯 示從控制器晶片傳輸信號至分支晶片及控制系（統）之一 例子的槪略結構圖，圖1 4係顯示從分支晶片傳輸信號至 控制器晶片及控制系的一例子之槪略結構圖。 以如圖1 3 ，當位址信號之一部分爲選（擇）晶片信 號時，以控制器晶片6 1之環境情況初始設定且利用圖 1 4之往程通路資料閃控線來測定各分支晶片6 2之回波 時間，而對於具有最長回波時間的分支晶片6 2賦予回程 通程時鐘有源（active )。於圖1 3，將選擇該分支晶片 6 2之同時，以時鐘選擇時鐘/資料選擇信號。該狀況在 於匯流排配線系動作之期間爲固定者。倘若選晶片之位元 數（位址）有裕度（剩餘）時就有可能。而被賦予回程通 路時鐘有源之分支晶片，將感測（讀出）來自圖1 3之控 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面、5-注意事項再填寫本頁)
-35- 487847 A7 B7 五、發明説明（33 ) • · I * (請先閲讀背面之注意事項再填寫本頁) 制器晶片6 1所發送之往程通路時鐘信號，而驅動器將依 據該信號來產生回程通路時鐘信號。該時鐘信號將會流給 於圖1 4之回程通路時鐘線。該回程通路時鐘有源之分支 晶片6 2，又會立即發送發送資料閃控制信號。以上就是 時鐘產生機構。 接著，由圖1 3來說明寫入分支晶片6 2時之資料存 取過程。在於寫入於該分支晶片6 2時，將以往程通路時 鐘信號之時序來指定資料用晶片選擇信號及位址之R A S (Row Address Strobe )，接著予以指定 C A S ( Column Address SUobe )，並在C A S潛伏後，線橫斷面尺寸（ line size )之資料被以瞬時脈衝群輸入（burst input )。 較傳輸線路1上之控制器晶片6 1愈遠之分支晶片6 2雖 會被輸入愈遲，倘若以同一往程通路時鐘信號的脈衝定時 來進行時，由於控制信號也是等長配線，因而不會有定時 (時序）遲後（skew )，使得並不會在傳輸線路上引起衝 突。 經濟部智慧財產局員工消費合作社印製 另一方面，在從分支晶片6 2讀出資料時，從選晶片 信號直至指定C A S爲此，雖會在前述圖1 3之發送側的 傳輸線路1進行，惟在以後，會與到達於最遠端之分支晶 片6 2之資料閃控信號成對之時鐘信號形成圖1 4之回程 通路時鐘信號而回行（在此也與閃控信號成爲對）。且等 候該定時之後，分支晶片6 2會使線橫斷面尺寸之資料流 給予回程通路資料線。由於分支晶片6 2接受回程通路時 鐘信號會由所謂分支配線9之配線長度之任意設定而變化 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） -36 487847 A7 B7 五、發明説明（34 ) ，爲此以保證其用之延遲時鐘信號的時序來輸出資料。 , 專一 - (請先閱讀背面之注意事項再填寫本頁) C A S潛伏係隱藏於該等候時間中。而以回程通路延遲時 鐘信號之時序從分支晶片6 2所輸出之讀出資料，將成同 步來輸入於控制器晶片6 1。 再者，通知未命中之信號等，分支晶片6 2之環境通 知信號，當然會包括於回程通路之匯流排中。以上雖對於 配置方向傳輸線路之匯流排構造來說明，惟有關該匯流排 配線系之時鐘時序圖係如下。 接著，由圖1 5及圖1 6來說明有關匯流排配線系之 時鐘時序圖。圖1 5係顯示轉移資料至分支晶片時之一例 子的時序圖，圖1 6係顯示轉移回程通路資料之一例子的 時序圖。 經濟部智慧財產局員工消費合作社印製 如圖1 5，轉移往程通路資料爲極簡單，從最遠端之 分支晶片6 2之存取會延遲從最接近之分支晶片6 2有傳 輸線路1的匯流排延遲時間份量（t P d )然而，時鐘信號 和資料閃控信號之延遲時間也會同樣，因而，分支晶片 6 2所接受之信號源爲平行移動而是同樣之時序。在圖 1 5係形成延遲3個時鐘。但發送潛伏在物理性上爲〇。 另一方面，轉移回程通路資料則有需要巧妙地想辦法 。於初始設定，最遠端之分支晶片6 2會產生回程通路時 鐘信號和資料閃控信號。以如圖1 6，往程通路之控制信 號和位址雖會輸入於分支晶片6 2，由於無資料閃控，以 輸出閂鎖來使輸出作爲等候狀態。如在圖1 6所示，等候 時間（t p d X )乃對於各分支晶片6 2爲變數。最接近於 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -37- 487847 Μ Β7 五、發明説明（35 ) 控制器晶片6 1之分支晶片6 2的等候時間最大會成爲2 個 t P d。 於該回程通路資料之轉移，雖由資料閃控信號之到達 而輸出在等候之分支晶片6 2的資料，惟會以加上輸出閂 鎖之延遲（t r d )和用以從分支配線9傳遞至匯流排之傳 輸線路1爲止所用之延遲時間（t b i d )來流給予匯流排 線路。將其在圖1 6以t b d ( = t r d + t b i d )來表現。 因此，無法獲知控制器晶片所接收之資料時序，因此，僅 在控制信號爲讀出之命令時會產生回程通路時鐘信號的分 支晶片6 2，將會再度從匯流排線路接收資料閃控信號， 並也使其立即發送。此信號稱呼爲延遲資料閃控信號，而 其會與回程通路資料轉移之時序成爲相同。各分支晶片 .6 2之分支配線9倘若在於可容許程度之同一長度時， t b d就可視爲一定。控制器晶片6 1會在接收閃控信號時 會成爲資料輸入之等候狀態，並由延遲資料閃控信號而取 進資料。 因此，對於讀取命令而發出控制信號之資料閃控信號 開始，直至接收資料需要2 t p d + 2 t b , d + t r d之時間 。倘若浮動於匯流排中之時間脈衝爲2時鐘（t P d = 2 T ，T爲時鐘週期），t b , d爲1時鐘時，就會產生6時鐘 (6 T ) + t r d之物理性潛伏。資料線爲單向通行的結構 時，就可在其間操作輸入寫入資料，進行預充電等。倘若 資料線爲共用時，無法避免該潛伏。匯流排線路愈長將愈 會產生增大潛伏之缺點。因此，當爲長的憧流排配線系， ^紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐) " -38- (請先閲讀背面、V/注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 487847 A7 B7 五、發明説明（36 ) 以單向通行之匯流排線路爲有利。 , 羼I 一 (請先閲讀背面之注意事項再填寫本頁) 該協定之特徵，對於資料之寫入並非在於潛伏，而是 在於讀出時，潛伏雖會以傳輸線路1之長度的函數來顯現 ，惟在單向資料匯流排，該潛伏時間可利用於其他之動作 。於雙向資料線路，該潛伏雖無法避開，惟與在通常之同 步傳送時之潛伏並不會有太差，因此，雖如此也是有用。 伴隨著說明時，倘若傳輸線路1之光速爲1 · 5 X 1 0 8 m / s ，t p d = 2 T時，匯流排線路之長度成爲在於4 0 0 MHz 爲 7 50mm、 1GHz 爲 300mm、 3 G Η z 爲Γ 0 0 m m，該値爲具有可充分地來設計之値。 經濟部智慧財產局員工消費合作社印製 由以上之說明來綜合第6之要點時，於本實施形態乃 對於要選取在傳輸線路1內有進行數個脈衝時之時序的方 法也會加於規定者，乃對於控制器晶片6 1具有最長回波 時間之分支晶片6 2賦予回程通路時鐘有源（a c t i v e )， 以令該分支晶片6 2可立即發送資料閃控信號爲其特徵者 。再者，做爲要知道控制器晶片6 1所接收之資料時序的 方法，其特徵爲：僅在來自分支晶片6 2之控制信號爲讀 出命令時，會產生回程通路時鐘信號的分支晶片6 2，當 從傳輸線路1再度接收資料閃控信號時，將其也做爲延遲 資料閃控信號立即發送者。由而，當傳輸線路1之光速做 爲 1 · 5 X 1 0 8 m / s ，t p d = 2 T 時，可由 1 0 0 m m的匯流排線路之長度來達成3 G Η z的傳輸速度。 以上，由本發明人所創作之發明，雖依據其實施形態 具體地加以說明，惟本發明並非僅限定於前述實施形態而 本紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公釐） -39 - 487847 Α7 Β7 五、發明説明（37 ) 已，只要不脫離其要旨之範圍下，當然可做種種之變更。 例如，於前述實施形態，雖說明了有關傳遞差動互補 數位信號之差動傳輸線路，惟亦可適用於置換爲一方之電 極予以接地，做爲共用之電路結構的通常傳輸線路。再者 ’主要對於由C Μ〇S電路結構所形成的驅動電路來加以 說明，惟思及極難以令C Μ〇S電路的臨限値電壓之偏差 成爲小之一點，或有關閘極之非常薄的氧化膜之靜電破壞 的問題時，當然，雙極電路時爲較佳。 於本案所揭示之發明中，以簡單地說明由代表性者所 能獲得之效果時係如下。 依據本發明之電子裝置，在於傳輸線路及匹配於其之 終端電路所形成之匯流排配線系組合驅動器的輸出入電路 中，特定驅動器爲電流開關型，且特定傳輸線路具有2 5 Ω以下之特性阻抗線路的成並列等長配線，就可抑制傳輸 中之信號能量產生衰減，且可抑制成接近之傳輸線路間之 電磁場干擾，因而，可實現在匯流排配線系的傳遞信號之 高速化。 尤其，要連接於差動傳輸線路之開始端，而具有差動 驅動益及差動接收機的控制器晶片’和成分支來被連接於 該差動傳輸線路之具有差動接收機及差動驅動器的記憶器 •輸出入介面晶片之間，可意圖單向及雙向之傳輸信號的 高速化，因而，可提供一種可實現匯流排系之高速傳輸線 路的電子裝置。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面、v/注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -40- 487847 A7 B7 五、發明説明（38 ) 〔圖式之簡單說明〕 圖1 ( a )、 （ b )係顯示在於本發明之一實施形態 的電子裝置中，將傳輸線路做爲迴路之電流開關型的驅動 電路之一例子的槪略電路圖。 圖2 ( a ) 、 （ b )係用以說明在本發明之一實施形 態的電子裝置中，有關傳輸線路之成對線路間的絕緣層厚 度和電磁場之擴展的一例子用之槪略剖面圖。 圖3 ( a )、 （ b )係顯示在於本發明之一實施形態 的電子裝置中，有關1個單位之匯流排構造的一例子之槪 略槪念圖。 圖4係顯示在於本發明之一實施形態的電子裝置中之 差動接收機的分支構造之一例子的槪略斜視（立體）圖。 圖5係顯示在於本發明之一實施形態的電子裝置中之 對應於圖3 ( a )的基本匯流排構造之一例子的槪略平面 圖。 圖6係顯示在於本發明之一實施形態的電子裝置中之 對應於圖3 ( b )的需要分支配線之分子構造的一例子之 槪略平面圖。 經濟部智慧財產局員工消費合作社印製 圖7係顯示在於本發明之一實施形態的電子裝置中之 四層構造的一例子之槪略剖面圖。 圖8係顯示在於本發明之一實施形態的電子裝置中之 差動驅動器的積體電路晶片之扇出構造及旁通電容器之配 線的一例子之槪略配置圖。 圖9 ( a )、 （ b )係顯示在於本發明之一實施形態 本紙張尺度適用中國國家檩準（CNS ) A4規格（21 〇 X 297公釐） 487847 A7 B7 五、發明説明（39 ) 的電子裝置中之從分支配線傳輸信號至控制器的差動接收 機之單向匯流排構造的一例子之槪略槪念圖及等效電路圖 〇 (請先H_讀背面、v/注意事項再填寫本頁) 圖1 0 ( a )、 （ b )係顯示在於本發明之一實施形 態的電子裝置中之依據分支配線需要長度時之匯流排收發 兩用機的連接分支構造之一例子的槪略槪念圖及等效電路 圖。 圖1 1係顯示在於本發明之一實施形態的電子裝置中 之往回傳輸線路和其輸出入電路的一例子之槪略電路圖。 圖1 2係顯示在於本發明之一實施形態的電子裝置中 之觀看某一瞬間時之傳輸線路內的電壓輪廓之一例子的槪 略結構圖。 圖1 3係顯示在於本發明之一實施形態的電子裝置中 之從控制器晶片傳遞信號至分支晶片及控制系的一例子之 槪略結構圖。 圖1 4係顯示在於本發明之一實施形態的電子裝置中 之從分子晶片傳遞信號至控制器晶片及控制系的一例子之 槪略結構圖。 經濟部智慧財產局員工消費合作社印製 圖1 5係顯示在於本發明之一實施形態的電子裝置中 之轉移資料至分支晶片時之一例子的時序（定時）圖。 圖1 6係在於本發明之一實施形態的電子裝置中之回 程通路資料轉移的一例子之時序圖。 圖1 7係顯示在於做爲本發明之前提之電子裝置中之 驅動器及接收機所形成之輸出入電路要部的電路圖。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -42- 487847 A7 五、發明説明（4〇) 圖1 8係顯示在於做爲本發明之前提之電子裝釐中之 從信號之轉移開始直至完成傳遞至匯流排終端之前的等效 電路圖。 圖1 9係顯示在於做爲本發明之前提之電子裝置中之 信號到達終端電阻後的等效電路圖。 經濟部智慧財產局員工消費合作社印製 構 結} 路構 電結 S 路 ο 電 Μ 極 C 雙 極 (( 線線電片 器器 展 配配支晶 器動動 擴機 路號號分 路 路阻動驅驅路 之收 線線信信：孔電 D線電驅動動線層場接 配對部部.5 接體 明輸端動差差對緣磁動阻支成上下 1 轉積 說傳：終差：：成絕電差電分 ...... 、：： · · · · · · a 〇 ·· ·. ·· ·. .· ·· ο IX c〇A一 c〇 號 12333456789111111 符 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 487847 A7 B7 五、發明説明（41 ) 1 7 :倒裝片電極接合部 1 8 :局電阻晶片 (請先閲讀背面之注意事項再填寫本頁) 1 9 :轉接孔 2 0 :絕緣層 2 1 :基板材料 2 2 :積體電路晶片 2 3 :周邊電路 2 4 :內部電路 2 5 :接合片 2 6 :配線基板 2 7 :接合線 2 8 :旁通電容器 2 9 :電源·接地成對線路 3〇：配線電感 3 1 :旁通電容器 4 1 :控制器晶片 4 2 :差動接收機 經濟部智慧財產局員工消費合作社印製 4 3 :記憶器•輸出入介面晶片 4 4 :差動驅動機 4 5 :負載電阻 4 6 :匯流排收發兩用（機）晶片 4 7 :致能信號用緩衝器 5 1 :控制器晶片 5 2 :記憶器•輸出入介面晶片 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 44- 487847 A7 B7 五、發明説明（42 ) (請先閱讀背面之注意事項再填寫本頁) 5 3 :匯流排收發兩用晶片 5 4、5 6 :差動驅動器 5 5、5 7 :差動接收機 5 8 :終端電阻 6 1 :控制器晶片 6 2 :分子晶片 1〇1 :差動驅動器 1〇2 :差動接收機 1〇3 :成對信號配線 1 0 4 :驅動器
、1T 1〇5 :反相器 1 0 6 :驅動器 1〇7 :反相器 1 1 1 :傳輸線路 1 1 2 :差動驅動器 1 1 3 :負載電阻 1 1 4 :終端電阻 V d d :電源電壓 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 487847 A8 B8 C8 D8 六、申請專利範圍 1 . 一種電子裝置，主要係具有傳輸線路，和匹配於 請 先一 閲 讀 背 Si 之 注 意 事 項 再 填 I裝 頁 該傳輸線路之終端電路，及供應互補信號給予由前述傳輸 電路及前述終端電路所形成之匯流排配線系（統）的驅動 (器）電路，並使具有前述驅動電路之第1積體電路晶片 裝載於具備前述傳輸線路及前述終端電路的配線基板所形 成’其特徵爲：前述傳輸線路係以並列等長來配線形成相 對向成對線路之構造且具有2 5 Ω以下之特性阻抗的線路 ，並以2 5 Ω以下之純電阻來做爲終端的匯流排構造者。 J ·如申請專利範圍第1項之電子裝置，其中前述驅 動電路爲電流開關（current switch )型之驅動電路。 訂 3 ·如申請專利範圍第2項之電子裝置，其中在前述 驅動電路串聯有純電阻，並形成與前述傳輸線路之特性阻 抗同等以上，理想爲形成3倍以上之動態（正向）電砠。 4 ·如申請專利範圍第1項之電子裝置，其中以形成 分支於前述傳輸線路之匯流排上來連接具有接收（機）電 路之第2積體電路晶片的結構中，該接收電路係純電阻爲 1 Κ Ω以上之高阻抗。 經濟部智慧財產局員工消骨合作社印製 5 .如申請專利範圍第4項之電子裝置，其中以伴隨 4 mm以下之傳輸線路構造的分支配線來連接前述接收電 路時，就對於該分支配線之分支部以串聯0 · 4K〜 1ΚΩ之純.電阻於相對向成對線路之兩方。 6 .如申請專利範圍第5項之電子裝置，其中前述傳 輸線路和前述分支配線之間的絕緣層厚度係前述傳輸線路 及前述分支配線之相對向成對線路之間的絕緣層厚度之數 本紙張尺度逍用中國國家揉準（CNS ) A4規格（210X297公釐） 487847 A8 B8 C8 _______D8 六、申請專利範圍 倍。 7 ·如申請專利範圍第1項之電子裝置，其中從具有 Μ述.驅動電路之第1積體電路晶片所扇出（fan-out )之電 源•接地配線做爲傳輸線路構造。 8 ·如申請專利範圍第7項之電子裝置，其中將前述 電源•接地做爲成對配線之傳輸線路係與信號線之特性阻 抗成同等，或較其爲低。 9 ·如申請專利範圍第1項之電子裝置，其中以形成 分子於前述傳輸線路之匯流排上而連接具有電流開關型之 驅動電路之第2積體電路晶片，又前述第1積體電路晶片 爲具有高阻抗之接收電路的結構中，將由前述第2積體電 路晶片之驅動電路所發送之互補信號由前述第1積體電路 晶片之接收電路來接收。 1 〇 ·如申請專利範圍第9項之電子裝置，其中從前 述驅動電路流至傳輸線路之信號，將朝前述接收電路及前 述終端電路之方向各以1/2振幅來流，而在前述接收電 路信號能量會產生全反射並成爲原來之振幅，使得前述接 收電路成正常地動作，另一方面，流到前述終端電路之信 號能量將會被吸收而消失。 1 1 .如申請專利範圍第1 〇項之電子裝置，其中當 前述驅動電.路以伴隨傳輸線路構造之分支配線來連.接時， 將在該分支配線之分支部插入僅用於打開有源（active ) 之分支配線的閘（極）用之匯流排收發兩用（機）閘極之 晶片，而該分支配線乃具有較前述傳輸線路更低之特性阻 本紙張又度逍用t國國家橾準（CNS ) A4规格（210X297公釐） Hi in mi I— m ϋϋ m - _ -m i_i * (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 487847 A8 B8 C8 D8 六、申請專利範圍 抗’最好以具有丨/ 2之特性阻抗爲其理想。 1 2 .如申請專利範圍第1 1項之電子裝置，其中前 述匯流排收發兩用閘極之晶片係構成爲將前述傳輸線路之 複數匯流排以各別之閘極來連接之聚合晶片結構，並以效 仿電源·接地配線上之狀態來排列成傾斜狀。 1 3 ·如申請專利範圍第1項之電子裝置，其中在於 連接成分支於前述傳輸線路之匯流排上並具有接收電路和 電流開關型之驅動電路的第2積體電路晶片，而前述第1 積體電路晶片乃具有備前述驅動電路和高阻抗之接收電路 的結構中，將在前述第1積體電路晶片之驅動電路和接收 電路，與前述第2積體電路晶片之接收電路和驅動電路之 間，朝雙向進行互補信號之收授。 1 4 .如申請專利範圍第1 3項之電子裝置.，其中將 在前述第1積體電路晶片之驅動電路及接收電路之合成電 路出口，插入在輸出時成爲高阻抗，而在輸入時會成爲匹 配端之串聯電阻和閘極之電路於前述傳輸線路的輸出入端 〇 經濟部智慧財產局員工消費合作社印製 1 5 .如申請專利範圍第1 4項之電子裝置，其中當 要伴隨傳輸線路構造之分支配線來連接前述第2積體電路 晶片之接收電路及驅動電路時，將插入形成並聯之匯流排 收發兩用閘極和高電阻之晶片於該分支配線之分支部，並 構成爲前述第1積體電路晶片之輸出時會打開前述匯流排 收發兩用閘極，而在輸入時則關閉前述匯流排收發兩用閘 極，以對於前述高電阻供應能量。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X29*7公釐） -48 - 487847 A8 B8 C8 D8 六、申請專利範圍 1 6 ·如申請專利範圍第1項之電子裝置，其中以分 支來連接第2〜第η之複數積體電路晶片於前述傳輸線路 之S流排上，並前述第1積會電路晶片之驅動電路具有控 制功能之結構中，有關數個脈衝信號行進於前述傳輸線路 內時之設定時序（定時）之方法，係前述第1積體電路晶 片予以測定前述第2〜第η之各積體電路晶片之回波時間 ’並賦予回程通路時鐘有源（clock active )於具有最長回 波時間之積體電路晶片，而該賦予回程通路時鐘有源之積 體電路晶片偵測往程通路時鐘信號，並依據該偵測前述第 1積體電路晶片會產生回程通路時鐘信號，而使賦予前述 HI程通路時鐘有源之積體電路晶片會立即發送資料（數據 )選通（閃控）信號。 1 7 ·如申請專利範圍第1 6項之電子裝置，其中要 知道前述第1積體電路晶片所接收之資料時序的方法，係 將僅在來自前述第1積體電路晶片之控制信號爲讀出命令 時會產生回程通路時鐘信號的積體電路晶片再度從傳輸線 路接收資料選通（閃控）信號，並也使該信號做爲延遲資 料選通信號立即發送。 1 8 ·如申請專利範圍第1項之電子裝置，其中前述 傳輸線路爲傳遞差動互補信號用之差動傳輸電路，且前述 驅動電路爲差動驅動電路、前述接收電路爲差動接收電路 〇 1 9 ·如申請專利範圍第1項之電子裝置，其中前述 第1積體電路晶片係要連接於前述傳輸線路之開始端的控 本紙張尺度逍用中國國家梂準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項 —I 寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -49- 487847 A8 B8 C8 D8 六、申請專利範圍 制器晶片，且前述第2積體電路晶片係記億器•輸出入介 面晶片。 (請先閲讀背面之注意事項本頁) 訂·
    經濟部智慧財產局員工消資合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -50-
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