JP2001228931A - クロックドライバ回路およびクロック配線方法 - Google Patents
クロックドライバ回路およびクロック配線方法Info
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Abstract
(57)【要約】
【課題】 隣接する配線の長さ、層間配線の交差による
配線容量の不均一性を調整して、クロックスキューの少
ないクロックドライバ回路およびクロック配線方法を提
供する。 【解決手段】 クロックドライバ回路を、単相クロック
信号が入力される入力端子１００と、この入力端子に接
続され、単相クロック信号を正相および逆相のクロック
信号に変換して出力する初段クロックドライバ回路１０
１と、この初段クロックドライバ１０１から出力された
正相および逆相のクロック信号を中継する中間クロック
ドライバ回路１０２〜１０Ｎと、この中間ドライバ回路
１０２〜１０Ｎによって中継された正相および逆相のク
ロック信号を単相クロック信号に変換して出力する最終
段クロックドライバ回路２０１〜２０Ｎと、初段クロッ
クドライバ回路１０１から中間クロックドライバ回路１
０２〜１０Ｎを介して最終段クロックドライバ回路２０
１〜２０Ｎを接続し、正相および逆相のクロック信号を
伝送する２本の配線１１〜１Ｎとから構成し、２本の配
線配線１１〜１Ｎを可能な限り隣接して配置した。
配線容量の不均一性を調整して、クロックスキューの少
ないクロックドライバ回路およびクロック配線方法を提
供する。 【解決手段】 クロックドライバ回路を、単相クロック
信号が入力される入力端子１００と、この入力端子に接
続され、単相クロック信号を正相および逆相のクロック
信号に変換して出力する初段クロックドライバ回路１０
１と、この初段クロックドライバ１０１から出力された
正相および逆相のクロック信号を中継する中間クロック
ドライバ回路１０２〜１０Ｎと、この中間ドライバ回路
１０２〜１０Ｎによって中継された正相および逆相のク
ロック信号を単相クロック信号に変換して出力する最終
段クロックドライバ回路２０１〜２０Ｎと、初段クロッ
クドライバ回路１０１から中間クロックドライバ回路１
０２〜１０Ｎを介して最終段クロックドライバ回路２０
１〜２０Ｎを接続し、正相および逆相のクロック信号を
伝送する２本の配線１１〜１Ｎとから構成し、２本の配
線配線１１〜１Ｎを可能な限り隣接して配置した。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体集積回路に
おけるクロックドライバ回路、およびクロック配線方法
に関するもので、特に、クロックスキューを低減させた
クロックドライバ回路、およびクロック配線方法に関す
るものである。
おけるクロックドライバ回路、およびクロック配線方法
に関するもので、特に、クロックスキューを低減させた
クロックドライバ回路、およびクロック配線方法に関す
るものである。
【０００２】
【従来の技術】半導体集積回路では、内部動作の同期を
とるために一般的にはクロック信号を用いている。この
ような場合、半導体集積回路内のクロック信号発生部か
ら発生したクロック信号、もしくは外部から入力された
クロック信号を半導体集積回路における回路ブロック全
体へ分配するためのクロックドライバ回路およびクロッ
ク配線を半導体集積回路内に設けることが一般的であ
る。クロック信号による同期をとる必要のある半導体集
積回路では、クロックが分配されるクロックドライバ回
路の物理的な配置に応じてクロック配線が決まる。この
ため、それぞれの回路ブロックに至るまでのクロック配
線の長さがアンバランスになり、配線負荷にばらつきが
生じることがある。その結果、各クロックドライバでの
遅延差が生じ、各回路ブロックへのクロック信号の伝搬
時間に差異を生じる。これはクロックスキューと呼ばれ
る。このクロックスキューはデータすり抜けと呼ばれる
回路誤動作を生じさせる場合がある。したがって、この
クロックスキューを低減することは半導体集積回路設計
上必要である。
とるために一般的にはクロック信号を用いている。この
ような場合、半導体集積回路内のクロック信号発生部か
ら発生したクロック信号、もしくは外部から入力された
クロック信号を半導体集積回路における回路ブロック全
体へ分配するためのクロックドライバ回路およびクロッ
ク配線を半導体集積回路内に設けることが一般的であ
る。クロック信号による同期をとる必要のある半導体集
積回路では、クロックが分配されるクロックドライバ回
路の物理的な配置に応じてクロック配線が決まる。この
ため、それぞれの回路ブロックに至るまでのクロック配
線の長さがアンバランスになり、配線負荷にばらつきが
生じることがある。その結果、各クロックドライバでの
遅延差が生じ、各回路ブロックへのクロック信号の伝搬
時間に差異を生じる。これはクロックスキューと呼ばれ
る。このクロックスキューはデータすり抜けと呼ばれる
回路誤動作を生じさせる場合がある。したがって、この
クロックスキューを低減することは半導体集積回路設計
上必要である。
【０００３】このようなクロックスキュー低減を目的と
した半導体集積回路としては、例えば特開平7-183778号
公報に開示されているものがある。ここで開示されたク
ロック配線方法では、回路ブロックであるセルの配置
後、クロック配線を形成する際に、隣接配線を配線禁止
領域とする。その後、クロックドライバから各セルまで
のクロック配線の距離が同一となるようにクロック配線
の経路指定を行う。配線終了後、配線容量をシミュレー
トして、さらに配線の長さのアンバランスを計算する。
この計算結果に応じて、配線禁止領域を用いて各々の系
統のクロック配線の長さを等しくするため、S字状の追
加配線を形成する。この追加配線によって配線容量を均
一にして、クロックスキューの低減を図っている。また
特開平11-3945号公報には、系統が異なる複数のクロッ
ク信号に同期し動作する半導体集積回路において、系統
が異なるクロック信号間のスキューを低減できるクロッ
クツリー設計方法が示されている。この設計方法によれ
ば、2系統のクロック信号がそれぞれ入力される2つの入
力端子と、対応する2つの出力端子を有するクロックバ
ッファセルを用いてクロック信号を伝達している。具体
的には、一つのクロックバッファの出力端子から出力さ
れる二つのクロック信号について2系統のクロックツリ
ーが形成される。クロック信号が入力されるクロックパ
ッドからクロックバッファセルを介して2本のクロック
信号配線はほぼ平行に配線されるため、クロック配線の
長さは等しくなり、スキューは低減する。
した半導体集積回路としては、例えば特開平7-183778号
公報に開示されているものがある。ここで開示されたク
ロック配線方法では、回路ブロックであるセルの配置
後、クロック配線を形成する際に、隣接配線を配線禁止
領域とする。その後、クロックドライバから各セルまで
のクロック配線の距離が同一となるようにクロック配線
の経路指定を行う。配線終了後、配線容量をシミュレー
トして、さらに配線の長さのアンバランスを計算する。
この計算結果に応じて、配線禁止領域を用いて各々の系
統のクロック配線の長さを等しくするため、S字状の追
加配線を形成する。この追加配線によって配線容量を均
一にして、クロックスキューの低減を図っている。また
特開平11-3945号公報には、系統が異なる複数のクロッ
ク信号に同期し動作する半導体集積回路において、系統
が異なるクロック信号間のスキューを低減できるクロッ
クツリー設計方法が示されている。この設計方法によれ
ば、2系統のクロック信号がそれぞれ入力される2つの入
力端子と、対応する2つの出力端子を有するクロックバ
ッファセルを用いてクロック信号を伝達している。具体
的には、一つのクロックバッファの出力端子から出力さ
れる二つのクロック信号について2系統のクロックツリ
ーが形成される。クロック信号が入力されるクロックパ
ッドからクロックバッファセルを介して2本のクロック
信号配線はほぼ平行に配線されるため、クロック配線の
長さは等しくなり、スキューは低減する。
【０００４】
【発明が解決しようとする課題】しかしながら、特開平
7-183778号公報に記載されている半導体集積回路のクロ
ック配線方法では、隣接配線との容量や、下層または上
層の配線との交差による配線容量などを考慮した配線容
量の不均一性によるクロックスキューは考慮されていな
い。また、一度クロック配線のレイアウトを決定し、シ
ミュレート後に再度配線を修正をするため、作業時間が
増加するといった問題がある。また、特開平11-3945号
公報に記載されている半導体集積回路のクロック配線方
法では、予め系統が異なるクロック配線がそれぞれ隣接
して配線されるため、隣接容量の変化は少なく、これに
よるスキューが低減できるメリットがある。ただし、層
間配線の交差による配線容量の不均一性に基づくクロッ
クスキューの調整については考慮されていない。このた
め、層間配線の交差による配線容量の不均一性が大きい
場合、大幅な配線の改修が必要となり、作業時間が増加
するといった問題がある。本発明の目的は、上述のよう
な問題に鑑みてなされたものであり、隣接する配線の長
さ、層間配線の交差による配線容量の不均一性を調整す
ることができるクロックドライバ回路およびクロック配
線方法を提供することにある。
7-183778号公報に記載されている半導体集積回路のクロ
ック配線方法では、隣接配線との容量や、下層または上
層の配線との交差による配線容量などを考慮した配線容
量の不均一性によるクロックスキューは考慮されていな
い。また、一度クロック配線のレイアウトを決定し、シ
ミュレート後に再度配線を修正をするため、作業時間が
増加するといった問題がある。また、特開平11-3945号
公報に記載されている半導体集積回路のクロック配線方
法では、予め系統が異なるクロック配線がそれぞれ隣接
して配線されるため、隣接容量の変化は少なく、これに
よるスキューが低減できるメリットがある。ただし、層
間配線の交差による配線容量の不均一性に基づくクロッ
クスキューの調整については考慮されていない。このた
め、層間配線の交差による配線容量の不均一性が大きい
場合、大幅な配線の改修が必要となり、作業時間が増加
するといった問題がある。本発明の目的は、上述のよう
な問題に鑑みてなされたものであり、隣接する配線の長
さ、層間配線の交差による配線容量の不均一性を調整す
ることができるクロックドライバ回路およびクロック配
線方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係るクロックド
ライバ回路は、単相クロック信号が入力される入力端子
と、この入力端子に接続され、単相クロック信号を正相
および逆相のクロック信号に変換して出力する初段クロ
ックドライバ回路と、この初段クロックドライバから出
力された正相および逆相のクロック信号を中継する中間
クロックドライバ回路と、この中間クロックドライバ回
路によって中継された正相および逆相のクロック信号を
単相クロック信号に変換して出力する最終段クロックド
ライバ回路と、初段クロックドライバ回路から中間クロ
ックドライバ回路を介して最終段クロックドライバ回路
を接続し、正相および逆相のクロック信号を伝送する２
本の配線とを有し、この２本の配線は可能な限り隣接し
て配置した。
ライバ回路は、単相クロック信号が入力される入力端子
と、この入力端子に接続され、単相クロック信号を正相
および逆相のクロック信号に変換して出力する初段クロ
ックドライバ回路と、この初段クロックドライバから出
力された正相および逆相のクロック信号を中継する中間
クロックドライバ回路と、この中間クロックドライバ回
路によって中継された正相および逆相のクロック信号を
単相クロック信号に変換して出力する最終段クロックド
ライバ回路と、初段クロックドライバ回路から中間クロ
ックドライバ回路を介して最終段クロックドライバ回路
を接続し、正相および逆相のクロック信号を伝送する２
本の配線とを有し、この２本の配線は可能な限り隣接し
て配置した。
【０００６】
【発明の実施の形態】図１は、本発明の第1の実施例に
関わるクロックドライバ回路を示す簡略回路図である。
クロック入力端子100は、クロックドライバ回路101の入
力端子に接続される。クロックドライバ回路101は後に
詳細に説明するが、1つの入力端子と2つの出力端子を有
し、入力されたクロック信号を正相、逆相の２つのクロ
ック信号にして出力する。クロックドライバ回路101の2
つの出力端子には2本のクロック配線10が接続される。
このクロック配線10は、クロックドライバ回路102の2つ
の入力端子に接続される。クロックドライバ回路102、1
03、．．．10Nは2つの入力端子と2つの出力端子を有
し、入力された正相、逆相クロック信号を正相、逆相の
２つのクロック信号として出力する。クロックドライバ
回路102の出力端子は2本のクロック配線11に接続され、
このクロック配線11がクロックドライバ回路103の2つの
入力端子に接続される。以降、クロック配線12、1
3、．．．1Nがクロックドライバ回路103、104、．．．1
0N、20Nに接続される。最終段のクロックドライバ回路2
01、202、．．．20Nは２つの入力端子と１つの出力端子
を有し、入力された正相、逆相の２つのクロック信号を
正相のクロック信号にして出力する。最終段のクロック
ドライバ回路201、202、．．．20Nの出力端子は各論理
素子ブロック301、302、．．．30Nのクロック入力部に
接続される。ここで、2本のクロック配線10、1
1、．．．1Nは、図2（a）に示すように配線間隔ｄを可
能な限り小さくして隣接させて同じ層で2本の配線２０
１、２０２を形成するか、もしくは図2（ｂ）に示すよ
うに絶縁層２０３を介して上下層にて略同一の位置に2
本の配線２０４、２０５を形成する。また、2本のクロ
ック配線10、11、．．．1Nは、図１で示されているよう
にHツリー構造などバランスツリー形に形成してもよい
し、一部をトランク形、バス形を併用して形成してもよ
い。
関わるクロックドライバ回路を示す簡略回路図である。
クロック入力端子100は、クロックドライバ回路101の入
力端子に接続される。クロックドライバ回路101は後に
詳細に説明するが、1つの入力端子と2つの出力端子を有
し、入力されたクロック信号を正相、逆相の２つのクロ
ック信号にして出力する。クロックドライバ回路101の2
つの出力端子には2本のクロック配線10が接続される。
このクロック配線10は、クロックドライバ回路102の2つ
の入力端子に接続される。クロックドライバ回路102、1
03、．．．10Nは2つの入力端子と2つの出力端子を有
し、入力された正相、逆相クロック信号を正相、逆相の
２つのクロック信号として出力する。クロックドライバ
回路102の出力端子は2本のクロック配線11に接続され、
このクロック配線11がクロックドライバ回路103の2つの
入力端子に接続される。以降、クロック配線12、1
3、．．．1Nがクロックドライバ回路103、104、．．．1
0N、20Nに接続される。最終段のクロックドライバ回路2
01、202、．．．20Nは２つの入力端子と１つの出力端子
を有し、入力された正相、逆相の２つのクロック信号を
正相のクロック信号にして出力する。最終段のクロック
ドライバ回路201、202、．．．20Nの出力端子は各論理
素子ブロック301、302、．．．30Nのクロック入力部に
接続される。ここで、2本のクロック配線10、1
1、．．．1Nは、図2（a）に示すように配線間隔ｄを可
能な限り小さくして隣接させて同じ層で2本の配線２０
１、２０２を形成するか、もしくは図2（ｂ）に示すよ
うに絶縁層２０３を介して上下層にて略同一の位置に2
本の配線２０４、２０５を形成する。また、2本のクロ
ック配線10、11、．．．1Nは、図１で示されているよう
にHツリー構造などバランスツリー形に形成してもよい
し、一部をトランク形、バス形を併用して形成してもよ
い。
【０００７】次に、図１で示された半導体集積回路の動
作について説明する。半導体集積回路の外部から入力さ
れた、もしくは半導体集積回路内部で生成したクロック
信号が入力端子100に入力される。入力されたクロック
信号は、クロックドライバ回路101（この実施例におけ
る初段クロックドライバに相当）にて、正相、逆相の2
つのクロック信号に変換される。正相、逆相の2つのク
ロック信号は2本のクロック配線10それぞれへ出力、伝
送され、次段のクロックドライバ回路102に入力され
る。次段のクロックドライバ回路102（この実施例にお
ける中間クロックドライバに相当）は、正相入力、逆相
入力の2つの入力端子を有している。入力された正相お
よび逆相のクロック信号は、それぞれある遅延時間をも
ってクロックドライバ回路102の正相出力、逆相出力の
２つの出力端子から2本のクロック配線11それぞれへ出
力、伝送され、さらに次段のクロックドライバ回路103
（この実施例における中間クロックドライバに相当）へ
入力される。このクロックドライバ回路103も正相入
力、逆相入力の2つの入力端子を有している。同様にし
てクロックドライバ回路104、105、．．．10N（この実
施例における中間クロックドライバに相当）、さらには
最終段クロックドライバ回路201、202、．．．20Nへ正
相および逆相のクロック信号が伝搬される。各論理素子
ブロック301、302、．．．30Nのクロック入力部へ接続
される最終段クロックドライバ回路201、202、．．．20
Nは、正相および逆相のクロック信号を受取って、正相
クロック信号のみを各論理素子へ供給する。
作について説明する。半導体集積回路の外部から入力さ
れた、もしくは半導体集積回路内部で生成したクロック
信号が入力端子100に入力される。入力されたクロック
信号は、クロックドライバ回路101（この実施例におけ
る初段クロックドライバに相当）にて、正相、逆相の2
つのクロック信号に変換される。正相、逆相の2つのク
ロック信号は2本のクロック配線10それぞれへ出力、伝
送され、次段のクロックドライバ回路102に入力され
る。次段のクロックドライバ回路102（この実施例にお
ける中間クロックドライバに相当）は、正相入力、逆相
入力の2つの入力端子を有している。入力された正相お
よび逆相のクロック信号は、それぞれある遅延時間をも
ってクロックドライバ回路102の正相出力、逆相出力の
２つの出力端子から2本のクロック配線11それぞれへ出
力、伝送され、さらに次段のクロックドライバ回路103
（この実施例における中間クロックドライバに相当）へ
入力される。このクロックドライバ回路103も正相入
力、逆相入力の2つの入力端子を有している。同様にし
てクロックドライバ回路104、105、．．．10N（この実
施例における中間クロックドライバに相当）、さらには
最終段クロックドライバ回路201、202、．．．20Nへ正
相および逆相のクロック信号が伝搬される。各論理素子
ブロック301、302、．．．30Nのクロック入力部へ接続
される最終段クロックドライバ回路201、202、．．．20
Nは、正相および逆相のクロック信号を受取って、正相
クロック信号のみを各論理素子へ供給する。
【０００８】このように第1の実施例においては、図２
（a）及び（b）に示すように予め2本の配線を可能な限
り隣接して配線する。したがって、クロック配線の配置
決定後に他の配線がクロック配線の近くに修正されて位
置することになった場合でも、クロック配線の容量の変
化が少ないというメリットがある。また、正相および逆
相のクロック信号が隣接した2本の配線を伝搬するた
め、図３（a）に示すような電磁界３０１の結合が生じ
る。これにより、単に2本の配線が隣接して配線された
場合よりも、近接して配置された他の配線からの影響が
少なくなる。また、第１の実施例におけるクロック配線
は、２本の配線を可能な限り隣接して配線することとし
たが、図３（b）に示すように、この２本の配線の両脇
にシールドとして一定電位、もしくは接地された配線を
配置することも可能である。この両脇の配線は、シール
ドとして外部からのノイズ抑制に効果がある。また、他
配線が隣接して配線されることによるクロック配線の負
荷容量変動の抑制にも効果が有る。これまで、半導体集
積回路全体の配線レイアウト前に予めクロック配線のレ
イアウトを決定した場合、全体の配線レイアウト後に他
の配線の影響によってクロック配線の負荷容量にばらつ
きが生じる場合があった。第1の実施例によれば、正相
および逆相のクロック信号が伝播される2本のクロック
配線ができるだけ近接して配置されている。したがっ
て、クロック配線の容量はこの2本のクロック配線によ
る容量が支配的になり、他の配線の影響は小さい。これ
により、半導体集積回路全体の配線レイアウト前のクロ
ック配線によるスキュー見積は、半導体集積回路全体の
配線レイアウト後もほぼ同じである。また、第１の実施
例におけるクロック配線は、ゲートアレイ、エンベデッ
ドアレイ、もしくはセルベースシステム上で、CADシス
テムで設計および実現することが容易に可能である。
（a）及び（b）に示すように予め2本の配線を可能な限
り隣接して配線する。したがって、クロック配線の配置
決定後に他の配線がクロック配線の近くに修正されて位
置することになった場合でも、クロック配線の容量の変
化が少ないというメリットがある。また、正相および逆
相のクロック信号が隣接した2本の配線を伝搬するた
め、図３（a）に示すような電磁界３０１の結合が生じ
る。これにより、単に2本の配線が隣接して配線された
場合よりも、近接して配置された他の配線からの影響が
少なくなる。また、第１の実施例におけるクロック配線
は、２本の配線を可能な限り隣接して配線することとし
たが、図３（b）に示すように、この２本の配線の両脇
にシールドとして一定電位、もしくは接地された配線を
配置することも可能である。この両脇の配線は、シール
ドとして外部からのノイズ抑制に効果がある。また、他
配線が隣接して配線されることによるクロック配線の負
荷容量変動の抑制にも効果が有る。これまで、半導体集
積回路全体の配線レイアウト前に予めクロック配線のレ
イアウトを決定した場合、全体の配線レイアウト後に他
の配線の影響によってクロック配線の負荷容量にばらつ
きが生じる場合があった。第1の実施例によれば、正相
および逆相のクロック信号が伝播される2本のクロック
配線ができるだけ近接して配置されている。したがっ
て、クロック配線の容量はこの2本のクロック配線によ
る容量が支配的になり、他の配線の影響は小さい。これ
により、半導体集積回路全体の配線レイアウト前のクロ
ック配線によるスキュー見積は、半導体集積回路全体の
配線レイアウト後もほぼ同じである。また、第１の実施
例におけるクロック配線は、ゲートアレイ、エンベデッ
ドアレイ、もしくはセルベースシステム上で、CADシス
テムで設計および実現することが容易に可能である。
【０００９】図４（a）、（ｂ）及び（c）は、本発明の
第2の実施例に関するクロックドライバ回路を示す一部
ブロック図である。なお、クロックドライバ回路全体に
ついては、上述の第1の実施例において示した図1の回路
と同一であるためその説明は省略する。図４（a）は図
１で示した第1の実施例で初段のクロックドライバ１０
１として用いられた1入力2出力のクロックドライバ回路
のブロック図である。図４（a）において、例えば接地
電位Gndである０Vから電源電位Vddである３．３Vまで振
幅する全振幅単相クロック信号がクロック入力端子Aに
入力される。入力された全振幅単相クロック信号は、ク
ロック信号受信部４０１に送られる。クロック信号受信
部４０１では全振幅単相クロック信号を振幅がより小さ
い（例えば０．５５Vから０．８Vの間で振幅する）小振
幅の正相および逆相のクロック信号に変換して出力す
る。この正相および逆相の小振幅クロック信号は、クロ
ック信号送信部４０２に送られる。クロック信号送信部
４０２では送られてきた正相および逆相の小振幅クロッ
ク信号を整形して２つの出力端子Y、YNから出力する。
結果として、全振幅単相クロック信号は所定の遅延を持
って、正相および逆相の小振幅クロック信号として出力
される。図４（ｂ）は図１で示した第1の実施例で第２
段〜最終段の前のクロックドライバ１０２〜１０Nとし
て用いられた２入力2出力のクロックドライバ回路（図
４（ｂ）ではクロックドライバ回路１０２として表わ
す）のブロック図である。正相および逆相の小振幅クロ
ック信号が２つのクロック入力端子A、ANに入力され
る。入力された正相および逆相の小振幅クロック信号
は、クロック信号受信部４０３に送られる。クロック信
号受信部４０３では正相および逆相の小振幅クロック信
号を整形して出力する。この正相および逆相の小振幅ク
ロック信号は、クロック信号送信部４０４に送られる。
クロック信号送信部４０４では送られてきた正相および
逆相の小振幅クロック信号を整形して２つの出力端子
Y、YNから出力する。結果として、正相および逆相の小
振幅クロック信号は所定の遅延を持って出力される。図
４（ｃ）は図１で示した第1の実施例で最終段のクロッ
クドライバ２０１〜２０Nとして用いられた２入力１出
力のクロックドライバ回路（図４（ｃ）ではクロックド
ライバ回路２０１として表わす）のブロック図である。
図４（ｃ）において、２つのクロック入力端子A、Anに
は正相および逆相の小振幅クロック信号が入力される。
入力された正相および逆相の小振幅クロック信号は、ク
ロック信号受信部４０５に送られる。クロック信号受信
部４０５では正相および逆相の小振幅クロック信号を整
形して出力する。この正相および逆相の小振幅クロック
信号は、クロック信号送信部４０６に送られる。クロッ
ク信号送信部４０６では送られてきた正相および逆相の
小振幅クロック信号を増幅して出力端子Yから、正相、
逆相のいずれかを取り出し、全振幅単相クロック信号と
して出力する。結果として、正相および逆相の小振幅ク
ロック信号は所定の遅延を持って全振幅単相クロック信
号として出力される。
第2の実施例に関するクロックドライバ回路を示す一部
ブロック図である。なお、クロックドライバ回路全体に
ついては、上述の第1の実施例において示した図1の回路
と同一であるためその説明は省略する。図４（a）は図
１で示した第1の実施例で初段のクロックドライバ１０
１として用いられた1入力2出力のクロックドライバ回路
のブロック図である。図４（a）において、例えば接地
電位Gndである０Vから電源電位Vddである３．３Vまで振
幅する全振幅単相クロック信号がクロック入力端子Aに
入力される。入力された全振幅単相クロック信号は、ク
ロック信号受信部４０１に送られる。クロック信号受信
部４０１では全振幅単相クロック信号を振幅がより小さ
い（例えば０．５５Vから０．８Vの間で振幅する）小振
幅の正相および逆相のクロック信号に変換して出力す
る。この正相および逆相の小振幅クロック信号は、クロ
ック信号送信部４０２に送られる。クロック信号送信部
４０２では送られてきた正相および逆相の小振幅クロッ
ク信号を整形して２つの出力端子Y、YNから出力する。
結果として、全振幅単相クロック信号は所定の遅延を持
って、正相および逆相の小振幅クロック信号として出力
される。図４（ｂ）は図１で示した第1の実施例で第２
段〜最終段の前のクロックドライバ１０２〜１０Nとし
て用いられた２入力2出力のクロックドライバ回路（図
４（ｂ）ではクロックドライバ回路１０２として表わ
す）のブロック図である。正相および逆相の小振幅クロ
ック信号が２つのクロック入力端子A、ANに入力され
る。入力された正相および逆相の小振幅クロック信号
は、クロック信号受信部４０３に送られる。クロック信
号受信部４０３では正相および逆相の小振幅クロック信
号を整形して出力する。この正相および逆相の小振幅ク
ロック信号は、クロック信号送信部４０４に送られる。
クロック信号送信部４０４では送られてきた正相および
逆相の小振幅クロック信号を整形して２つの出力端子
Y、YNから出力する。結果として、正相および逆相の小
振幅クロック信号は所定の遅延を持って出力される。図
４（ｃ）は図１で示した第1の実施例で最終段のクロッ
クドライバ２０１〜２０Nとして用いられた２入力１出
力のクロックドライバ回路（図４（ｃ）ではクロックド
ライバ回路２０１として表わす）のブロック図である。
図４（ｃ）において、２つのクロック入力端子A、Anに
は正相および逆相の小振幅クロック信号が入力される。
入力された正相および逆相の小振幅クロック信号は、ク
ロック信号受信部４０５に送られる。クロック信号受信
部４０５では正相および逆相の小振幅クロック信号を整
形して出力する。この正相および逆相の小振幅クロック
信号は、クロック信号送信部４０６に送られる。クロッ
ク信号送信部４０６では送られてきた正相および逆相の
小振幅クロック信号を増幅して出力端子Yから、正相、
逆相のいずれかを取り出し、全振幅単相クロック信号と
して出力する。結果として、正相および逆相の小振幅ク
ロック信号は所定の遅延を持って全振幅単相クロック信
号として出力される。
【００１０】図５は図４(a)に示したクロックドライバ
回路１０１の回路構成を示す図である。図５において、
クロック信号受信部４０１は第１および第２の差動増幅
回路５０１、５０２を有している。第１の差動増幅回路
５０１は第１および第２のPMOSトランジスタ５１１、５
１２と第１および第２のNMOSトランジスタ５２１、５２
２とから構成されている。第１および第２のPMOSトラン
ジスタ５１１、５１２のソースには電源電位が与えられ
ている。第１および第２のＮMOSトランジスタ５２１、
５２２のソースには接地電位が与えられている。第１お
よび第２のＮMOSトランジスタ５２１、５２２のゲート
は共通接続され、かつ、第１のＰＭＯＳトランジスタ５
１１と第１のＮＭＯＳトランジスタ５２１のドレインに
共通に接続される。第２のＰＭＯＳトランジスタ５１２
と第２のＮＭＯＳトランジスタ５２２のドレインは共通
にクロック信号受信部４０１の第１の出力ノード５４１
に接続される。第２の差動増幅回路５０２は第３および
第４のPMOSトランジスタ５１３、５１４と第３および第
４のNMOSトランジスタ５２３、５２４とから構成されて
いる。第３および第４のPMOSトランジスタ５１３、５１
４のソースには電源電位が与えられている。第３および
第４のＮMOSトランジスタ５２３、５２４のソースには
接地電位が与えられている。第３および第４のＮMOSト
ランジスタ５２３、５２４のゲートは共通接続され、か
つ、第３のＰＭＯＳトランジスタ５１３と第３のＮＭＯ
Ｓトランジスタ５２３のドレインに共通に接続されてい
る。第４のＰＭＯＳトランジスタ５１４と第４のＮＭＯ
Ｓトランジスタ５２４のドレインは共通にクロック信号
受信部４０１の第２の出力ノード５４２に接続されてい
る。単相の全振幅クロック信号が入力される入力端子A
は第１および第４のPMOSトランジスタ５１１、５１４の
ゲートへ接続されている。一方、第２および第３のPMOS
トランジスタ５１２、５１３のゲートには基準電位が与
えられる。基準電位は、電源電位の１／２程度に設定す
ればよい。なお、図５においては電源電位と接地間を抵
抗５０３、５０４で分割して基準電位を作成するよう図
示しているが、このほかの方法で基準電位を作成できる
ことはいうまでもない。
回路１０１の回路構成を示す図である。図５において、
クロック信号受信部４０１は第１および第２の差動増幅
回路５０１、５０２を有している。第１の差動増幅回路
５０１は第１および第２のPMOSトランジスタ５１１、５
１２と第１および第２のNMOSトランジスタ５２１、５２
２とから構成されている。第１および第２のPMOSトラン
ジスタ５１１、５１２のソースには電源電位が与えられ
ている。第１および第２のＮMOSトランジスタ５２１、
５２２のソースには接地電位が与えられている。第１お
よび第２のＮMOSトランジスタ５２１、５２２のゲート
は共通接続され、かつ、第１のＰＭＯＳトランジスタ５
１１と第１のＮＭＯＳトランジスタ５２１のドレインに
共通に接続される。第２のＰＭＯＳトランジスタ５１２
と第２のＮＭＯＳトランジスタ５２２のドレインは共通
にクロック信号受信部４０１の第１の出力ノード５４１
に接続される。第２の差動増幅回路５０２は第３および
第４のPMOSトランジスタ５１３、５１４と第３および第
４のNMOSトランジスタ５２３、５２４とから構成されて
いる。第３および第４のPMOSトランジスタ５１３、５１
４のソースには電源電位が与えられている。第３および
第４のＮMOSトランジスタ５２３、５２４のソースには
接地電位が与えられている。第３および第４のＮMOSト
ランジスタ５２３、５２４のゲートは共通接続され、か
つ、第３のＰＭＯＳトランジスタ５１３と第３のＮＭＯ
Ｓトランジスタ５２３のドレインに共通に接続されてい
る。第４のＰＭＯＳトランジスタ５１４と第４のＮＭＯ
Ｓトランジスタ５２４のドレインは共通にクロック信号
受信部４０１の第２の出力ノード５４２に接続されてい
る。単相の全振幅クロック信号が入力される入力端子A
は第１および第４のPMOSトランジスタ５１１、５１４の
ゲートへ接続されている。一方、第２および第３のPMOS
トランジスタ５１２、５１３のゲートには基準電位が与
えられる。基準電位は、電源電位の１／２程度に設定す
ればよい。なお、図５においては電源電位と接地間を抵
抗５０３、５０４で分割して基準電位を作成するよう図
示しているが、このほかの方法で基準電位を作成できる
ことはいうまでもない。
【００１１】クロック信号送信部４０２は第１および第
２のＮＭＯＳプッシュプル回路５５１、５５２から構成
されている。第１のＮＭＯＳプッシュプル回路５５１は
第５および第６のＮＭＯＳトランジスタ５６１、５６２
とから構成される。第５のＮＭＯＳトランジスタ５６１
の第１の端子には電源電位があたえられ、第６のＮＭＯ
Ｓトランジスタ５６２の第１の端子には接地電位が与え
られる。第５および第６のＮＭＯＳトランジスタ５６
１、５６２の第２の端子は共通に正相出力端子Ｙに接続
される。第２のＮＭＯＳプッシュプル回路５５２は第７
および第８のＮＭＯＳトランジスタ５６３、５６４とか
ら構成される。第７のＮＭＯＳトランジスタ５６３の第
１の端子には電源電位があたえられ、第８のＮＭＯＳト
ランジスタ５６４の第１の端子には接地電位が与えられ
る。第７および第８のＮＭＯＳトランジスタ５６３、５
６４の第２の端子は共通に逆相出力端子ＹＮに接続され
る。第５および第８のＮＭＯＳトランジスタ５６１、５
６４のゲートは第１の出力ノード５４１に接続され、第
６および第７のＮＭＯＳトランジスタ５６２、５６３の
ゲートは第２の出力ノード５４２に接続される。
２のＮＭＯＳプッシュプル回路５５１、５５２から構成
されている。第１のＮＭＯＳプッシュプル回路５５１は
第５および第６のＮＭＯＳトランジスタ５６１、５６２
とから構成される。第５のＮＭＯＳトランジスタ５６１
の第１の端子には電源電位があたえられ、第６のＮＭＯ
Ｓトランジスタ５６２の第１の端子には接地電位が与え
られる。第５および第６のＮＭＯＳトランジスタ５６
１、５６２の第２の端子は共通に正相出力端子Ｙに接続
される。第２のＮＭＯＳプッシュプル回路５５２は第７
および第８のＮＭＯＳトランジスタ５６３、５６４とか
ら構成される。第７のＮＭＯＳトランジスタ５６３の第
１の端子には電源電位があたえられ、第８のＮＭＯＳト
ランジスタ５６４の第１の端子には接地電位が与えられ
る。第７および第８のＮＭＯＳトランジスタ５６３、５
６４の第２の端子は共通に逆相出力端子ＹＮに接続され
る。第５および第８のＮＭＯＳトランジスタ５６１、５
６４のゲートは第１の出力ノード５４１に接続され、第
６および第７のＮＭＯＳトランジスタ５６２、５６３の
ゲートは第２の出力ノード５４２に接続される。
【００１２】次に、図５に示したクロックドライバ回路
１０１の動作について説明する。なお、説明の都合上、
入力端子Ａに入力されている全振幅の単相クロック信号
がＬレベルからＨレベルに変化するタイミングで説明を
行う。入力端子Ａに与えられる電位レベルがＬレベルか
らＨレベルに変化するので、クロック信号受信部４０１
の第１のＰＭＯＳトランジスタ５１１および第４のＰＭ
ＯＳトランジスタ５１４はＯＦＦ方向に変化する（即
ち、これらＰＭＯＳトランジスタ５１１、５１４はＯＮ
抵抗が大きくなっていく）。一方、第２および第３のＰ
ＭＯＳトランジスタ５１２、５１３のゲートには基準電
位が与えられているため、これらのトランジスタ５１
２、５１３には変化がない。第１の差動増幅回路５０１
では第１および第２のＮＭＯＳトランジスタ５２１、５
２２のゲートに与えられる電位が低くなり、ＯＮ抵抗が
大きくなっていく。このため、第１の出力ノード５４１
の電位は若干上昇する。一方、第２の差動増幅回路５０
２では第３および第４のＮＭＯＳトランジスタ５２３、
５２４のゲートに与えられる電位に変化はないが、上述
したように第４のＰＭＯＳトランジスタ５１４はＯＦＦ
方向に変化する。このため、第２の出力ノード５４２の
電位は若干降下する。以上説明したように、入力端子Ａ
に与えられた全振幅単相クロック信号は、小振幅に変換
されて第１の出力ノード５４１から入力端子に与えられ
たクロック信号と同相のクロック信号が、第２の出力ノ
ード５４２から入力端子に与えられたクロック信号と逆
相のクロック信号が出力される。なお、小振幅させるク
ロック信号の電位レベルは、消費電流やＰＭＯＳトラン
ジスタの閾値などを考慮して、接地電位（０Ｖ）近辺に
設定することが望ましい。
１０１の動作について説明する。なお、説明の都合上、
入力端子Ａに入力されている全振幅の単相クロック信号
がＬレベルからＨレベルに変化するタイミングで説明を
行う。入力端子Ａに与えられる電位レベルがＬレベルか
らＨレベルに変化するので、クロック信号受信部４０１
の第１のＰＭＯＳトランジスタ５１１および第４のＰＭ
ＯＳトランジスタ５１４はＯＦＦ方向に変化する（即
ち、これらＰＭＯＳトランジスタ５１１、５１４はＯＮ
抵抗が大きくなっていく）。一方、第２および第３のＰ
ＭＯＳトランジスタ５１２、５１３のゲートには基準電
位が与えられているため、これらのトランジスタ５１
２、５１３には変化がない。第１の差動増幅回路５０１
では第１および第２のＮＭＯＳトランジスタ５２１、５
２２のゲートに与えられる電位が低くなり、ＯＮ抵抗が
大きくなっていく。このため、第１の出力ノード５４１
の電位は若干上昇する。一方、第２の差動増幅回路５０
２では第３および第４のＮＭＯＳトランジスタ５２３、
５２４のゲートに与えられる電位に変化はないが、上述
したように第４のＰＭＯＳトランジスタ５１４はＯＦＦ
方向に変化する。このため、第２の出力ノード５４２の
電位は若干降下する。以上説明したように、入力端子Ａ
に与えられた全振幅単相クロック信号は、小振幅に変換
されて第１の出力ノード５４１から入力端子に与えられ
たクロック信号と同相のクロック信号が、第２の出力ノ
ード５４２から入力端子に与えられたクロック信号と逆
相のクロック信号が出力される。なお、小振幅させるク
ロック信号の電位レベルは、消費電流やＰＭＯＳトラン
ジスタの閾値などを考慮して、接地電位（０Ｖ）近辺に
設定することが望ましい。
【００１３】第１の出力ノード５４１の電位が若干上昇
するので、クロック信号送信部４０２の第５および第８
のＮＭＯＳトランジスタ５６１、５６４はそのＯＮ抵抗
が低くなる。一方、第２の出力ノード５４２の電位が若
干降下するので、クロック信号送信部４０２の第６およ
び第７のＮＭＯＳトランジスタ５６２、５６３はそのＯ
Ｎ抵抗が高くなる。このため、正相出力端子Ｙの電位は
若干高くなり、逆相出力端子ＹＮの電位は若干低くな
る。結果として、正相出力端子Ｙからは入力端子に与え
られたクロック信号と同相の小振幅クロック信号が、逆
相出力端子ＹＮからは入力端子に与えられたクロック信
号と逆相の小振幅クロック信号が出力される。
するので、クロック信号送信部４０２の第５および第８
のＮＭＯＳトランジスタ５６１、５６４はそのＯＮ抵抗
が低くなる。一方、第２の出力ノード５４２の電位が若
干降下するので、クロック信号送信部４０２の第６およ
び第７のＮＭＯＳトランジスタ５６２、５６３はそのＯ
Ｎ抵抗が高くなる。このため、正相出力端子Ｙの電位は
若干高くなり、逆相出力端子ＹＮの電位は若干低くな
る。結果として、正相出力端子Ｙからは入力端子に与え
られたクロック信号と同相の小振幅クロック信号が、逆
相出力端子ＹＮからは入力端子に与えられたクロック信
号と逆相の小振幅クロック信号が出力される。
【００１４】図６は図４(ｂ)に示したクロックドライバ
回路１０２の回路構成を示す図である。図６において、
クロック信号受信部４０３は第１および第２の差動増幅
回路６０１、６０２を有している。第１の差動増幅回路
６０１は第１および第２のPMOSトランジスタ６１１、６
１２と第１および第２のNMOSトランジスタ６２１、６２
２とから構成されている。第１および第２のPMOSトラン
ジスタ６１１、６１２のソースには電源電位が与えられ
ている。第１および第２のＮMOSトランジスタ６２１、
６２２のソースには接地電位が与えられている。第１お
よび第２のＮMOSトランジスタ６２１、６２２のゲート
は共通接続され、かつ、第１のＰＭＯＳトランジスタ６
１１と第１のＮＭＯＳトランジスタ６２１のドレインに
共通に接続されている。第２のＰＭＯＳトランジスタ６
１２と第２のＮＭＯＳトランジスタ６２２のドレインは
共通にクロック信号受信部４０３の第１の出力ノード６
４１に接続されている。第２の差動増幅回路６０２は第
３および第４のPMOSトランジスタ６１３、６１４と第３
および第４のNMOSトランジスタ６２３、６２４とから構
成されている。第３および第４のPMOSトランジスタ６１
３、６１４のソースには電源電位が与えられている。第
３および第４のＮMOSトランジスタ６２３、６２４のソ
ースには接地電位が与えられている。第３および第４の
ＮMOSトランジスタ６２３、６２４のゲートは共通接続
され、かつ、第３のＰＭＯＳトランジスタ６１３と第３
のＮＭＯＳトランジスタ６２３のドレインに共通に接続
されている。第４のＰＭＯＳトランジスタ６１４と第４
のＮＭＯＳトランジスタ６２４のドレインは共通にクロ
ック信号受信部４０３の第２の出力ノード６４２に接続
されている。正相の小振幅クロック信号が入力される正
相入力端子Aは、第１および第４のPMOSトランジスタ６
１１、６１４のゲートに接続されている。逆相の小振幅
クロック信号が入力される逆相入力端子AＮは、第２お
よび第３のPMOSトランジスタ６１２、６１３のゲートに
接続されている。
回路１０２の回路構成を示す図である。図６において、
クロック信号受信部４０３は第１および第２の差動増幅
回路６０１、６０２を有している。第１の差動増幅回路
６０１は第１および第２のPMOSトランジスタ６１１、６
１２と第１および第２のNMOSトランジスタ６２１、６２
２とから構成されている。第１および第２のPMOSトラン
ジスタ６１１、６１２のソースには電源電位が与えられ
ている。第１および第２のＮMOSトランジスタ６２１、
６２２のソースには接地電位が与えられている。第１お
よび第２のＮMOSトランジスタ６２１、６２２のゲート
は共通接続され、かつ、第１のＰＭＯＳトランジスタ６
１１と第１のＮＭＯＳトランジスタ６２１のドレインに
共通に接続されている。第２のＰＭＯＳトランジスタ６
１２と第２のＮＭＯＳトランジスタ６２２のドレインは
共通にクロック信号受信部４０３の第１の出力ノード６
４１に接続されている。第２の差動増幅回路６０２は第
３および第４のPMOSトランジスタ６１３、６１４と第３
および第４のNMOSトランジスタ６２３、６２４とから構
成されている。第３および第４のPMOSトランジスタ６１
３、６１４のソースには電源電位が与えられている。第
３および第４のＮMOSトランジスタ６２３、６２４のソ
ースには接地電位が与えられている。第３および第４の
ＮMOSトランジスタ６２３、６２４のゲートは共通接続
され、かつ、第３のＰＭＯＳトランジスタ６１３と第３
のＮＭＯＳトランジスタ６２３のドレインに共通に接続
されている。第４のＰＭＯＳトランジスタ６１４と第４
のＮＭＯＳトランジスタ６２４のドレインは共通にクロ
ック信号受信部４０３の第２の出力ノード６４２に接続
されている。正相の小振幅クロック信号が入力される正
相入力端子Aは、第１および第４のPMOSトランジスタ６
１１、６１４のゲートに接続されている。逆相の小振幅
クロック信号が入力される逆相入力端子AＮは、第２お
よび第３のPMOSトランジスタ６１２、６１３のゲートに
接続されている。
【００１５】クロック信号送信部４０４は第１および第
２のＮＭＯＳプッシュプル回路６５１、６５２から構成
されている。第１のＮＭＯＳプッシュプル回路６５１は
第５および第６のＮＭＯＳトランジスタ６６１、６６２
とから構成される。第５のＮＭＯＳトランジスタ６６１
の第１の端子には電源電位があたえられ、第６のＮＭＯ
Ｓトランジスタ６６２の第１の端子には接地電位が与え
られる。第５および第６のＮＭＯＳトランジスタ６６
１、６６２の第２の端子は共通に正相出力端子Ｙに接続
される。第２のＮＭＯＳプッシュプル回路６５２は第７
および第８のＮＭＯＳトランジスタ６６３、６６４とか
ら構成される。第７のＮＭＯＳトランジスタ６６３の第
１の端子には電源電位があたえられ、第８のＮＭＯＳト
ランジスタ６６４の第１の端子には接地電位が与えられ
る。第７および第８のＮＭＯＳトランジスタ６６３、６
６４の第２の端子は共通に逆相出力端子ＹＮに接続され
ている。第５および第８のＮＭＯＳトランジスタ６６
１、６６４のゲートは第１の出力ノード６４１に接続さ
れ、第６および第７のＮＭＯＳトランジスタ６６２、６
６３のゲートは第２の出力ノード６４２に接続されてい
る。
２のＮＭＯＳプッシュプル回路６５１、６５２から構成
されている。第１のＮＭＯＳプッシュプル回路６５１は
第５および第６のＮＭＯＳトランジスタ６６１、６６２
とから構成される。第５のＮＭＯＳトランジスタ６６１
の第１の端子には電源電位があたえられ、第６のＮＭＯ
Ｓトランジスタ６６２の第１の端子には接地電位が与え
られる。第５および第６のＮＭＯＳトランジスタ６６
１、６６２の第２の端子は共通に正相出力端子Ｙに接続
される。第２のＮＭＯＳプッシュプル回路６５２は第７
および第８のＮＭＯＳトランジスタ６６３、６６４とか
ら構成される。第７のＮＭＯＳトランジスタ６６３の第
１の端子には電源電位があたえられ、第８のＮＭＯＳト
ランジスタ６６４の第１の端子には接地電位が与えられ
る。第７および第８のＮＭＯＳトランジスタ６６３、６
６４の第２の端子は共通に逆相出力端子ＹＮに接続され
ている。第５および第８のＮＭＯＳトランジスタ６６
１、６６４のゲートは第１の出力ノード６４１に接続さ
れ、第６および第７のＮＭＯＳトランジスタ６６２、６
６３のゲートは第２の出力ノード６４２に接続されてい
る。
【００１６】次に、図６に示したクロックドライバ回路
１０２の動作について説明する。なお、説明の都合上、
正相入力端子Ａに入力されている小振幅の正相クロック
信号がＬレベルからＨレベルに、逆相入力端子ＡＮに入
力されている小振幅の逆相クロック信号がＨレベルから
Ｌレベルに、変化するタイミングで説明を行う。正相入
力端子Ａに与えられる電位レベルが小振幅レベルにおけ
るＬレベルからＨレベルに変化するので、クロック信号
受信部４０３の第１のＰＭＯＳトランジスタ６１１およ
び第４のＰＭＯＳトランジスタ６１４はＯＦＦ方向に変
化する（即ち、これらＰＭＯＳトランジスタ６１１、６
１４はＯＮ抵抗が大きくなっていく）。一方、逆相入力
端子ＡＮに与えられる電位レベルが小振幅レベルにおけ
るＨレベルからＬレベルに変化するので、第２および第
３のＰＭＯＳトランジスタ６１２、６１３は、 ＯＮ方
向に変化する（即ち、これらＰＭＯＳトランジスタ６１
２、６１３はＯＮ抵抗が小さくなっていく）。第１の差
動増幅回路６０１では第1のＰＭＯＳトランジスタ６１
１がＯＦＦ方向に変化するため、第１および第２のＮＭ
ＯＳトランジスタ６２１、６２２のゲートに与えられる
電位が低くなり、これらＮＭＯＳトランジスタ６２１、
６２２のＯＮ抵抗が大きくなっていく。また、上述した
ように第2のＰＭＯＳトランジスタ６１２はＯＮ方向に
変化する。このため、第１の出力ノード６４１の電位は
若干上昇する。第２の差動増幅回路６０２では第３のＰ
ＭＯＳトランジスタ６１３がＯＮ方向に変化するため、
第３および第４のＮＭＯＳトランジスタ６２３、６２４
のゲートに与えられる電位が上昇し、これらのＮＭＯＳ
トランジスタ６２３、６２４のＯＮ抵抗は小さくなる。
上述したように第４のＰＭＯＳトランジスタ６１４はＯ
ＦＦ方向に変化する。このため、第２の出力ノード６４
２の電位は若干降下する。以上説明したように、正相入
力端子Ａおよび逆相入力端子ＡＮにそれぞれ与えられた
小振幅の正相および逆相クロック信号は、小振幅を保っ
たまま第１の出力ノード６４１から正相のクロック信号
が、第２の出力ノード６４２から逆相のクロック信号が
出力される。
１０２の動作について説明する。なお、説明の都合上、
正相入力端子Ａに入力されている小振幅の正相クロック
信号がＬレベルからＨレベルに、逆相入力端子ＡＮに入
力されている小振幅の逆相クロック信号がＨレベルから
Ｌレベルに、変化するタイミングで説明を行う。正相入
力端子Ａに与えられる電位レベルが小振幅レベルにおけ
るＬレベルからＨレベルに変化するので、クロック信号
受信部４０３の第１のＰＭＯＳトランジスタ６１１およ
び第４のＰＭＯＳトランジスタ６１４はＯＦＦ方向に変
化する（即ち、これらＰＭＯＳトランジスタ６１１、６
１４はＯＮ抵抗が大きくなっていく）。一方、逆相入力
端子ＡＮに与えられる電位レベルが小振幅レベルにおけ
るＨレベルからＬレベルに変化するので、第２および第
３のＰＭＯＳトランジスタ６１２、６１３は、 ＯＮ方
向に変化する（即ち、これらＰＭＯＳトランジスタ６１
２、６１３はＯＮ抵抗が小さくなっていく）。第１の差
動増幅回路６０１では第1のＰＭＯＳトランジスタ６１
１がＯＦＦ方向に変化するため、第１および第２のＮＭ
ＯＳトランジスタ６２１、６２２のゲートに与えられる
電位が低くなり、これらＮＭＯＳトランジスタ６２１、
６２２のＯＮ抵抗が大きくなっていく。また、上述した
ように第2のＰＭＯＳトランジスタ６１２はＯＮ方向に
変化する。このため、第１の出力ノード６４１の電位は
若干上昇する。第２の差動増幅回路６０２では第３のＰ
ＭＯＳトランジスタ６１３がＯＮ方向に変化するため、
第３および第４のＮＭＯＳトランジスタ６２３、６２４
のゲートに与えられる電位が上昇し、これらのＮＭＯＳ
トランジスタ６２３、６２４のＯＮ抵抗は小さくなる。
上述したように第４のＰＭＯＳトランジスタ６１４はＯ
ＦＦ方向に変化する。このため、第２の出力ノード６４
２の電位は若干降下する。以上説明したように、正相入
力端子Ａおよび逆相入力端子ＡＮにそれぞれ与えられた
小振幅の正相および逆相クロック信号は、小振幅を保っ
たまま第１の出力ノード６４１から正相のクロック信号
が、第２の出力ノード６４２から逆相のクロック信号が
出力される。
【００１７】第１の出力ノード６４１の電位が若干上昇
するので、クロック信号送信部４０４の第５および第８
のＮＭＯＳトランジスタ６６１、６６４はそのＯＮ抵抗
が低くなる。一方、第２の出力ノード６４２の電位が若
干降下するので、クロック信号送信部４０４の第６およ
び第７のＮＭＯＳトランジスタ６６２、６６３はそのＯ
Ｎ抵抗が高くなる。このため、正相出力端子Ｙの電位は
若干高くなり、逆相出力端子ＹＮの電位は若干低くな
る。結果として、正相出力端子Ｙからは正相の小振幅ク
ロック信号が、逆相出力端子ＹＮからは逆相の小振幅ク
ロック信号が出力される。
するので、クロック信号送信部４０４の第５および第８
のＮＭＯＳトランジスタ６６１、６６４はそのＯＮ抵抗
が低くなる。一方、第２の出力ノード６４２の電位が若
干降下するので、クロック信号送信部４０４の第６およ
び第７のＮＭＯＳトランジスタ６６２、６６３はそのＯ
Ｎ抵抗が高くなる。このため、正相出力端子Ｙの電位は
若干高くなり、逆相出力端子ＹＮの電位は若干低くな
る。結果として、正相出力端子Ｙからは正相の小振幅ク
ロック信号が、逆相出力端子ＹＮからは逆相の小振幅ク
ロック信号が出力される。
【００１８】図７は図４(ｃ)に示したクロックドライバ
回路２０１の回路構成を示す図である。図７において、
クロック信号受信部４０５は第１および第２の差動増幅
回路７０１、７０２を有している。第１の差動増幅回路
７０１は第１および第２のPMOSトランジスタ７１１、７
１２と第１および第２のNMOSトランジスタ７２１、７２
２とから構成されている。第１および第２のPMOSトラン
ジスタ７１１、７１２のソースには電源電位が与えられ
ている。第１および第２のＮMOSトランジスタ７２１、
７２２のソースには接地電位が与えられている。第１お
よび第２のＮMOSトランジスタ７２１、７２２のゲート
は共通接続され、かつ、第１のＰＭＯＳトランジスタ７
１１と第１のＮＭＯＳトランジスタ７２１のドレインに
共通に接続されている。第２のＰＭＯＳトランジスタ７
１２と第２のＮＭＯＳトランジスタ７２２のドレインは
共通にクロック信号受信部４０５の第１の出力ノード７
４１に接続されている。第２の差動増幅回路７０２は第
３および第４のPMOSトランジスタ７１３、７１４と第３
および第４のNMOSトランジスタ７２３、７２４とから構
成されている。第３および第４のPMOSトランジスタ７１
３、７１４のソースには電源電位が与えられている。第
３および第４のＮMOSトランジスタ７２３、７２４のソ
ースには接地電位が与えられている。第３および第４の
ＮMOSトランジスタ７２３、７２４のゲートは共通接続
され、かつ、第３のＰＭＯＳトランジスタ７１３と第３
のＮＭＯＳトランジスタ７２３のドレインに共通に接続
されている。第４のＰＭＯＳトランジスタ７１４と第４
のＮＭＯＳトランジスタ７２４のドレインは共通にクロ
ック信号受信部４０５の第２の出力ノード７４２に接続
されている。正相の小振幅クロック信号が入力される正
相入力端子Aは、第１および第４のPMOSトランジスタ７
１１、７１４のゲートに接続されている。逆相の小振幅
クロック信号が入力される逆相入力端子AＮは、第２お
よび第３のPMOSトランジスタ７１２、７１３のゲートに
接続されている。
回路２０１の回路構成を示す図である。図７において、
クロック信号受信部４０５は第１および第２の差動増幅
回路７０１、７０２を有している。第１の差動増幅回路
７０１は第１および第２のPMOSトランジスタ７１１、７
１２と第１および第２のNMOSトランジスタ７２１、７２
２とから構成されている。第１および第２のPMOSトラン
ジスタ７１１、７１２のソースには電源電位が与えられ
ている。第１および第２のＮMOSトランジスタ７２１、
７２２のソースには接地電位が与えられている。第１お
よび第２のＮMOSトランジスタ７２１、７２２のゲート
は共通接続され、かつ、第１のＰＭＯＳトランジスタ７
１１と第１のＮＭＯＳトランジスタ７２１のドレインに
共通に接続されている。第２のＰＭＯＳトランジスタ７
１２と第２のＮＭＯＳトランジスタ７２２のドレインは
共通にクロック信号受信部４０５の第１の出力ノード７
４１に接続されている。第２の差動増幅回路７０２は第
３および第４のPMOSトランジスタ７１３、７１４と第３
および第４のNMOSトランジスタ７２３、７２４とから構
成されている。第３および第４のPMOSトランジスタ７１
３、７１４のソースには電源電位が与えられている。第
３および第４のＮMOSトランジスタ７２３、７２４のソ
ースには接地電位が与えられている。第３および第４の
ＮMOSトランジスタ７２３、７２４のゲートは共通接続
され、かつ、第３のＰＭＯＳトランジスタ７１３と第３
のＮＭＯＳトランジスタ７２３のドレインに共通に接続
されている。第４のＰＭＯＳトランジスタ７１４と第４
のＮＭＯＳトランジスタ７２４のドレインは共通にクロ
ック信号受信部４０５の第２の出力ノード７４２に接続
されている。正相の小振幅クロック信号が入力される正
相入力端子Aは、第１および第４のPMOSトランジスタ７
１１、７１４のゲートに接続されている。逆相の小振幅
クロック信号が入力される逆相入力端子AＮは、第２お
よび第３のPMOSトランジスタ７１２、７１３のゲートに
接続されている。
【００１９】クロック信号送信部４０６は第３のＮＭＯ
Ｓ差動増幅回路７５１と出力段インバータ７５２とから
構成されている。第３の差動増幅回路７５１は第５およ
び第６のPMOSトランジスタ７６１、７６２と第５および
第６のNMOSトランジスタ７７１、７７２とから構成され
ている。第５および第６のPMOSトランジスタ７６１、７
６２のソースには電源電位が与えられている。第５およ
び第６のＮMOSトランジスタ７７１、７７２のソースに
は接地電位が与えられている。第５および第６のＰMOS
トランジスタ７６１、７６２のゲートは共通接続され、
かつ、第６のＮＭＯＳトランジスタ７７２と第６のＰＭ
ＯＳトランジスタ７６２のドレインに共通に接続されて
いる。第５のＰＭＯＳトランジスタ７６１と第５のＮＭ
ＯＳトランジスタ７７１のドレインは共通に第３の出力
ノード７３１に接続されている。第5のＮＭＯＳトラン
ジスタ７７１のゲートは第１の出力ノード７４１に、第
６のＮＭＯＳトランジスタ７７２のゲートは第２の出力
ノード７４２に接続されている。出力段インバータ７５
２は第７のＰＭＯＳトランジスタ７８１と、第７のＮＭ
ＯＳトランジスタ７８２とから構成されている。第７の
ＰＭＯＳトランジスタ７８１のソースには電源電位が与
えられ、ドレインは出力端子Ｙに接続され、ゲートは第
3の出力ノード７３１に接続されている。第７のＮＭＯ
Ｓトランジスタ７８２のソースには接地電位が与えら
れ、ドレインは出力端子Ｙに接続され、ゲートは第3の
出力ノード７３１に接続されている。
Ｓ差動増幅回路７５１と出力段インバータ７５２とから
構成されている。第３の差動増幅回路７５１は第５およ
び第６のPMOSトランジスタ７６１、７６２と第５および
第６のNMOSトランジスタ７７１、７７２とから構成され
ている。第５および第６のPMOSトランジスタ７６１、７
６２のソースには電源電位が与えられている。第５およ
び第６のＮMOSトランジスタ７７１、７７２のソースに
は接地電位が与えられている。第５および第６のＰMOS
トランジスタ７６１、７６２のゲートは共通接続され、
かつ、第６のＮＭＯＳトランジスタ７７２と第６のＰＭ
ＯＳトランジスタ７６２のドレインに共通に接続されて
いる。第５のＰＭＯＳトランジスタ７６１と第５のＮＭ
ＯＳトランジスタ７７１のドレインは共通に第３の出力
ノード７３１に接続されている。第5のＮＭＯＳトラン
ジスタ７７１のゲートは第１の出力ノード７４１に、第
６のＮＭＯＳトランジスタ７７２のゲートは第２の出力
ノード７４２に接続されている。出力段インバータ７５
２は第７のＰＭＯＳトランジスタ７８１と、第７のＮＭ
ＯＳトランジスタ７８２とから構成されている。第７の
ＰＭＯＳトランジスタ７８１のソースには電源電位が与
えられ、ドレインは出力端子Ｙに接続され、ゲートは第
3の出力ノード７３１に接続されている。第７のＮＭＯ
Ｓトランジスタ７８２のソースには接地電位が与えら
れ、ドレインは出力端子Ｙに接続され、ゲートは第3の
出力ノード７３１に接続されている。
【００２０】次に、図７に示したクロックドライバ回路
２０１の動作について説明する。なお、説明の都合上、
正相入力端子Ａに入力されている小振幅の正相クロック
信号がＬレベルからＨレベルに、逆相入力端子ＡＮに入
力されている小振幅の逆相クロック信号がＨレベルから
Ｌレベルに、変化するタイミングで説明を行う。正相入
力端子Ａに与えられる電位レベルが小振幅レベルにおけ
るＬレベルからＨレベルに変化するので、クロック信号
受信部４０５の第１のＰＭＯＳトランジスタ７１１およ
び第４のＰＭＯＳトランジスタ７１４はＯＦＦ方向に変
化する（即ち、これらＰＭＯＳトランジスタ７１１、７
１４はＯＮ抵抗が大きくなっていく）。一方、逆相入力
端子ＡＮに与えられる電位レベルが小振幅レベルにおけ
るＨレベルからＬレベルに変化するので、第２および第
３のＰＭＯＳトランジスタ７１２、７１３は、 ＯＮ方
向に変化する（即ち、これらＰＭＯＳトランジスタ７１
２、７１３はＯＮ抵抗が小さくなっていく）。第１の差
動増幅回路７０１では第1のＰＭＯＳトランジスタ７１
１がＯＦＦ方向に変化するため、第１および第２のＮＭ
ＯＳトランジスタ７２１、７２２のゲートに与えられる
電位が低くなり、これらＮＭＯＳトランジスタ７２１、
７２２のＯＮ抵抗が大きくなっていく。また、上述した
ように第2のＰＭＯＳトランジスタ７１２はＯＮ方向に
変化する。このため、第１の出力ノード７４１の電位は
若干上昇する。第２の差動増幅回路７０２では第３のＰ
ＭＯＳトランジスタ７１３がＯＮ方向に変化するため、
第３および第４のＮＭＯＳトランジスタ７２３、７２４
のゲートに与えられる電位が上昇し、これらのＮＭＯＳ
トランジスタ７２３、７２４のＯＮ抵抗は小さくなる。
上述したように第４のＰＭＯＳトランジスタ７１４はＯ
ＦＦ方向に変化する。このため、第２の出力ノード７４
２の電位は若干降下する。以上説明したように、正相入
力端子Ａおよび逆相入力端子ＡＮにそれぞれ与えられた
小振幅の正相および逆相クロック信号は、小振幅を保っ
たまま第１の出力ノード７４１から正相のクロック信号
が、第２の出力ノード７４２から逆相のクロック信号が
出力される。
２０１の動作について説明する。なお、説明の都合上、
正相入力端子Ａに入力されている小振幅の正相クロック
信号がＬレベルからＨレベルに、逆相入力端子ＡＮに入
力されている小振幅の逆相クロック信号がＨレベルから
Ｌレベルに、変化するタイミングで説明を行う。正相入
力端子Ａに与えられる電位レベルが小振幅レベルにおけ
るＬレベルからＨレベルに変化するので、クロック信号
受信部４０５の第１のＰＭＯＳトランジスタ７１１およ
び第４のＰＭＯＳトランジスタ７１４はＯＦＦ方向に変
化する（即ち、これらＰＭＯＳトランジスタ７１１、７
１４はＯＮ抵抗が大きくなっていく）。一方、逆相入力
端子ＡＮに与えられる電位レベルが小振幅レベルにおけ
るＨレベルからＬレベルに変化するので、第２および第
３のＰＭＯＳトランジスタ７１２、７１３は、 ＯＮ方
向に変化する（即ち、これらＰＭＯＳトランジスタ７１
２、７１３はＯＮ抵抗が小さくなっていく）。第１の差
動増幅回路７０１では第1のＰＭＯＳトランジスタ７１
１がＯＦＦ方向に変化するため、第１および第２のＮＭ
ＯＳトランジスタ７２１、７２２のゲートに与えられる
電位が低くなり、これらＮＭＯＳトランジスタ７２１、
７２２のＯＮ抵抗が大きくなっていく。また、上述した
ように第2のＰＭＯＳトランジスタ７１２はＯＮ方向に
変化する。このため、第１の出力ノード７４１の電位は
若干上昇する。第２の差動増幅回路７０２では第３のＰ
ＭＯＳトランジスタ７１３がＯＮ方向に変化するため、
第３および第４のＮＭＯＳトランジスタ７２３、７２４
のゲートに与えられる電位が上昇し、これらのＮＭＯＳ
トランジスタ７２３、７２４のＯＮ抵抗は小さくなる。
上述したように第４のＰＭＯＳトランジスタ７１４はＯ
ＦＦ方向に変化する。このため、第２の出力ノード７４
２の電位は若干降下する。以上説明したように、正相入
力端子Ａおよび逆相入力端子ＡＮにそれぞれ与えられた
小振幅の正相および逆相クロック信号は、小振幅を保っ
たまま第１の出力ノード７４１から正相のクロック信号
が、第２の出力ノード７４２から逆相のクロック信号が
出力される。
【００２１】第１の出力ノード７４１の電位が若干上昇
するので、クロック信号送信部４０６の第３の差動増幅
回路７５１の第５のＮＭＯＳトランジスタ７７１はその
ＯＮ抵抗が低くなる。一方、第２の出力ノード７４２の
電位が若干降下するので、第３の差動増幅回路７５１の
第７のＮＭＯＳトランジスタ７７２はそのＯＮ抵抗が高
くなり、第５および第６のPMOSトランジスタのゲートに
与えられる電位も上昇する。このため、第３の出力ノー
ド７３１の電位は降下していく。第５および第６のNMOS
トランジスタの閾値およびディメンジョンを調整するこ
とにより、第１および第２出力ノード７４１、７４２上
の小振幅クロック信号を第３の出力ノード７３１上で
は、より増幅した振幅の逆相クロック信号に変換するこ
とができる。出力段インバータ７５２は第３の出力ノー
ド７３１上の逆相クロック信号を反転して出力端子Yに
単相の正相クロック信号として出力する。出力段インバ
ータ７５２の第７のPMOS及びNMOSトランジスタ７８１、
７８２の閾値およびディメンジョンを調整することによ
り、出力端子Yから出力されるクロック信号の振幅を全
振幅にすることができる。
するので、クロック信号送信部４０６の第３の差動増幅
回路７５１の第５のＮＭＯＳトランジスタ７７１はその
ＯＮ抵抗が低くなる。一方、第２の出力ノード７４２の
電位が若干降下するので、第３の差動増幅回路７５１の
第７のＮＭＯＳトランジスタ７７２はそのＯＮ抵抗が高
くなり、第５および第６のPMOSトランジスタのゲートに
与えられる電位も上昇する。このため、第３の出力ノー
ド７３１の電位は降下していく。第５および第６のNMOS
トランジスタの閾値およびディメンジョンを調整するこ
とにより、第１および第２出力ノード７４１、７４２上
の小振幅クロック信号を第３の出力ノード７３１上で
は、より増幅した振幅の逆相クロック信号に変換するこ
とができる。出力段インバータ７５２は第３の出力ノー
ド７３１上の逆相クロック信号を反転して出力端子Yに
単相の正相クロック信号として出力する。出力段インバ
ータ７５２の第７のPMOS及びNMOSトランジスタ７８１、
７８２の閾値およびディメンジョンを調整することによ
り、出力端子Yから出力されるクロック信号の振幅を全
振幅にすることができる。
【００２２】図８は図４(a)に示したクロックドライバ
回路１０１の他の回路構成を示す図である。図８の回路
構成では差動増幅回路を用いず、インバータ回路とNMOS
プッシュプル回路のみでクロックドライバ回路を構成し
ている。図８において、クロック信号受信部４０１aは
入力段インバータ回路８０１と第１および第２のプッシ
ュプル回路８０２、８０３を有している。入力段インバ
ータ回路８０１は第１のPMOSトランジスタ８１１と第１
のNMOSトランジスタ８１２とから構成されている。入力
段インバータ回路８０１は入力端子Aに入力された単相
全振幅クロック信号を反転して第１出力ノード８１３に
出力する。インバータ出力ノード８１３に現れる逆相ク
ロック信号の振幅を電源電位に近い領域で小さくするた
めには、入力段インバータ回路８０１を図９のように第
１のPMOSトランジスタ８１１と第１のNMOSトランジスタ
８２１に加えて、ノーマリーＯＮの第２のPMOSトランジ
スタ９１１と第２のNMOSトランジスタ９１２を直列接続
させたインバータ回路９０１のような構成にすることで
実現できる。第１のＮＭＯＳプッシュプル回路８０２は
第２および第３のＮＭＯＳトランジスタ８２１、８２２
から構成される。第２のＮＭＯＳトランジスタ８２１の
第１の端子には電源電位があたえられ、第３のＮＭＯＳ
トランジスタ８２２の第１の端子には接地電位が与えら
れる。第２および第３のＮＭＯＳトランジスタ８２１、
８２２の第２の端子は共通に第１出力ノード８４１に接
続される。第２のNMOSトランジスタ８２１のゲートには
電源電位が与えられる。第３のNMOSトランジスタ８２２
のゲートは入力段インバータの出力ノード８１３に接続
される。第２のＮＭＯＳプッシュプル回路８０３は第４
および第５のＮＭＯＳトランジスタ８２３、８２４とか
ら構成される。第４のＮＭＯＳトランジスタ８２３の第
１の端子には電源電位があたえられ、第５のＮＭＯＳト
ランジスタ８２４の第１の端子には接地電位が与えられ
る。第４および第５のＮＭＯＳトランジスタ８２３、８
２４の第２の端子は共通に第２の出力ノード８４２に接
続される。第４のＮＭＯＳトランジスタ８２３のゲート
は入力段インバータの出力ノード８１３に接続される。
第５のＮＭＯＳトランジスタ８２４のゲートには電源電
位が与えられる。
回路１０１の他の回路構成を示す図である。図８の回路
構成では差動増幅回路を用いず、インバータ回路とNMOS
プッシュプル回路のみでクロックドライバ回路を構成し
ている。図８において、クロック信号受信部４０１aは
入力段インバータ回路８０１と第１および第２のプッシ
ュプル回路８０２、８０３を有している。入力段インバ
ータ回路８０１は第１のPMOSトランジスタ８１１と第１
のNMOSトランジスタ８１２とから構成されている。入力
段インバータ回路８０１は入力端子Aに入力された単相
全振幅クロック信号を反転して第１出力ノード８１３に
出力する。インバータ出力ノード８１３に現れる逆相ク
ロック信号の振幅を電源電位に近い領域で小さくするた
めには、入力段インバータ回路８０１を図９のように第
１のPMOSトランジスタ８１１と第１のNMOSトランジスタ
８２１に加えて、ノーマリーＯＮの第２のPMOSトランジ
スタ９１１と第２のNMOSトランジスタ９１２を直列接続
させたインバータ回路９０１のような構成にすることで
実現できる。第１のＮＭＯＳプッシュプル回路８０２は
第２および第３のＮＭＯＳトランジスタ８２１、８２２
から構成される。第２のＮＭＯＳトランジスタ８２１の
第１の端子には電源電位があたえられ、第３のＮＭＯＳ
トランジスタ８２２の第１の端子には接地電位が与えら
れる。第２および第３のＮＭＯＳトランジスタ８２１、
８２２の第２の端子は共通に第１出力ノード８４１に接
続される。第２のNMOSトランジスタ８２１のゲートには
電源電位が与えられる。第３のNMOSトランジスタ８２２
のゲートは入力段インバータの出力ノード８１３に接続
される。第２のＮＭＯＳプッシュプル回路８０３は第４
および第５のＮＭＯＳトランジスタ８２３、８２４とか
ら構成される。第４のＮＭＯＳトランジスタ８２３の第
１の端子には電源電位があたえられ、第５のＮＭＯＳト
ランジスタ８２４の第１の端子には接地電位が与えられ
る。第４および第５のＮＭＯＳトランジスタ８２３、８
２４の第２の端子は共通に第２の出力ノード８４２に接
続される。第４のＮＭＯＳトランジスタ８２３のゲート
は入力段インバータの出力ノード８１３に接続される。
第５のＮＭＯＳトランジスタ８２４のゲートには電源電
位が与えられる。
【００２３】クロック信号送信部４０２aは第３および
第４のＮＭＯＳプッシュプル回路８５１、８５２から構
成されている。第３のＮＭＯＳプッシュプル回路８５１
は第６および第７のＮＭＯＳトランジスタ８６１、８６
２とから構成される。第６のＮＭＯＳトランジスタ８６
１の第１の端子には電源電位があたえられ、第７のＮＭ
ＯＳトランジスタ８６２の第１の端子には接地電位が与
えられる。第６および第７のＮＭＯＳトランジスタ８６
１、８６２の第２の端子は共通に正相出力端子Ｙに接続
される。第４のＮＭＯＳプッシュプル回路８５２は第８
および第９のＮＭＯＳトランジスタ８６３、８６４とか
ら構成される。第８のＮＭＯＳトランジスタ８６３の第
１の端子には電源電位があたえられ、第９のＮＭＯＳト
ランジスタ８６４の第１の端子には接地電位が与えられ
る。第８および第９のＮＭＯＳトランジスタ８６３、８
６４の第２の端子は共通に逆相出力端子ＹＮに接続され
る。第６および第９のＮＭＯＳトランジスタ８６１、８
６４のゲートは第１の出力ノード８４１に接続され、第
７および第８のＮＭＯＳトランジスタ８６２、８６３の
ゲートは第２の出力ノード８４２に接続される。
第４のＮＭＯＳプッシュプル回路８５１、８５２から構
成されている。第３のＮＭＯＳプッシュプル回路８５１
は第６および第７のＮＭＯＳトランジスタ８６１、８６
２とから構成される。第６のＮＭＯＳトランジスタ８６
１の第１の端子には電源電位があたえられ、第７のＮＭ
ＯＳトランジスタ８６２の第１の端子には接地電位が与
えられる。第６および第７のＮＭＯＳトランジスタ８６
１、８６２の第２の端子は共通に正相出力端子Ｙに接続
される。第４のＮＭＯＳプッシュプル回路８５２は第８
および第９のＮＭＯＳトランジスタ８６３、８６４とか
ら構成される。第８のＮＭＯＳトランジスタ８６３の第
１の端子には電源電位があたえられ、第９のＮＭＯＳト
ランジスタ８６４の第１の端子には接地電位が与えられ
る。第８および第９のＮＭＯＳトランジスタ８６３、８
６４の第２の端子は共通に逆相出力端子ＹＮに接続され
る。第６および第９のＮＭＯＳトランジスタ８６１、８
６４のゲートは第１の出力ノード８４１に接続され、第
７および第８のＮＭＯＳトランジスタ８６２、８６３の
ゲートは第２の出力ノード８４２に接続される。
【００２４】次に、図８に示したクロックドライバ回路
の動作について説明する。なお、説明の都合上、入力端
子Ａに入力されている全振幅の単相クロック信号がＬレ
ベルからＨレベルに変化するタイミングで説明を行う。
入力端子Ａに与えられる電位レベルがＬレベルからＨレ
ベルに変化するので、クロック信号受信部４０１aの入
力段インバータ８０１はインバータ出力ノード８１３に
HレベルからLレベルに変化する逆相クロック信号を出力
する。第１のNMOSプッシュプル回路８０２の第２のNＭ
ＯＳトランジスタ８２１のゲートには電源電位が与えら
れているためON状態を保っている。第３のNＭＯＳトラ
ンジスタ８２２は、インバータ出力ノード８１３の電位
がHレベルからLレベルに変化するため、ON状態からＯＦ
Ｆ状態に変化する。このため、第２の出力ノード８４２
の電位は上昇する。一方、第２のNMOSプッシュプル回路
８０３の第５のNＭＯＳトランジスタ８２４のゲートに
は電源電位が与えられているためON状態を保っている。
第４のNＭＯＳトランジスタ８２３は、インバータ出力
ノード８１３の電位がHレベルからLレベルに変化するた
め、ON状態からＯＦＦ状態に変化する。このため、第１
の出力ノード８４１の電位は降下する。以上説明したよ
うに、入力端子Ａに与えらられた全振幅単相クロック信
号は、小振幅に変換されて第１の出力ノード８４１から
入力端子に与えられたクロック信号と同相のクロック信
号が、第２の出力ノード８４２から入力端子に与えられ
たクロック信号と逆相のクロック信号が出力される。な
お、小振幅させるクロック信号の電位レベルは、消費電
流やＰＭＯＳトランジスタの閾値などを考慮して、接地
電位（０Ｖ）近辺に設定することが望ましい。
の動作について説明する。なお、説明の都合上、入力端
子Ａに入力されている全振幅の単相クロック信号がＬレ
ベルからＨレベルに変化するタイミングで説明を行う。
入力端子Ａに与えられる電位レベルがＬレベルからＨレ
ベルに変化するので、クロック信号受信部４０１aの入
力段インバータ８０１はインバータ出力ノード８１３に
HレベルからLレベルに変化する逆相クロック信号を出力
する。第１のNMOSプッシュプル回路８０２の第２のNＭ
ＯＳトランジスタ８２１のゲートには電源電位が与えら
れているためON状態を保っている。第３のNＭＯＳトラ
ンジスタ８２２は、インバータ出力ノード８１３の電位
がHレベルからLレベルに変化するため、ON状態からＯＦ
Ｆ状態に変化する。このため、第２の出力ノード８４２
の電位は上昇する。一方、第２のNMOSプッシュプル回路
８０３の第５のNＭＯＳトランジスタ８２４のゲートに
は電源電位が与えられているためON状態を保っている。
第４のNＭＯＳトランジスタ８２３は、インバータ出力
ノード８１３の電位がHレベルからLレベルに変化するた
め、ON状態からＯＦＦ状態に変化する。このため、第１
の出力ノード８４１の電位は降下する。以上説明したよ
うに、入力端子Ａに与えらられた全振幅単相クロック信
号は、小振幅に変換されて第１の出力ノード８４１から
入力端子に与えられたクロック信号と同相のクロック信
号が、第２の出力ノード８４２から入力端子に与えられ
たクロック信号と逆相のクロック信号が出力される。な
お、小振幅させるクロック信号の電位レベルは、消費電
流やＰＭＯＳトランジスタの閾値などを考慮して、接地
電位（０Ｖ）近辺に設定することが望ましい。
【００２５】第１の出力ノード８４１の電位が上昇する
ので、クロック信号送信部４０２aの第６および第９の
ＮＭＯＳトランジスタ８６１、８６４はそのＯＮ抵抗が
低くなる。一方、第２の出力ノード８４２の電位が若干
降下するので、クロック信号送信部４０２aの第７およ
び第８のＮＭＯＳトランジスタ８６２、８６３はそのＯ
Ｎ抵抗が高くなる。このため、正相出力端子Ｙの電位は
若干高くなり、逆相出力端子ＹＮの電位は若干低くな
る。結果として、正相出力端子Ｙからは入力端子に与え
られたクロック信号と同相の小振幅クロック信号が、逆
相出力端子ＹＮからは入力端子に与えられたクロック信
号と逆相の小振幅クロック信号が出力される。
ので、クロック信号送信部４０２aの第６および第９の
ＮＭＯＳトランジスタ８６１、８６４はそのＯＮ抵抗が
低くなる。一方、第２の出力ノード８４２の電位が若干
降下するので、クロック信号送信部４０２aの第７およ
び第８のＮＭＯＳトランジスタ８６２、８６３はそのＯ
Ｎ抵抗が高くなる。このため、正相出力端子Ｙの電位は
若干高くなり、逆相出力端子ＹＮの電位は若干低くな
る。結果として、正相出力端子Ｙからは入力端子に与え
られたクロック信号と同相の小振幅クロック信号が、逆
相出力端子ＹＮからは入力端子に与えられたクロック信
号と逆相の小振幅クロック信号が出力される。
【００２６】以上の説明において、クロック信号受信部
４０１、４０３、４０５で差動増幅回路を2つ使用した
構成を紹介したが、1つの差動増幅回路にて構成するこ
とも可能である。また、差動増幅回路は、PMOS受信の回
路（PMOSトランジスタで信号を受取る）方式を紹介した
が、クロック信号の小振幅レベルを電源側に近い領域に
するのであれば、NMOS受信の回路方式を使用することも
可能である。さらに、クロック信号送信部４０２、４０
２a、４０４ではNMOSプッシュプル出力回路を用いた
が、PMOSプッシュプル回路、NMOSオープンドレイン回
路、CMOSプッシュプル回路、差動増幅回路などを用いて
小振幅差動クロック信号を生成する構成も可能である。
４０１、４０３、４０５で差動増幅回路を2つ使用した
構成を紹介したが、1つの差動増幅回路にて構成するこ
とも可能である。また、差動増幅回路は、PMOS受信の回
路（PMOSトランジスタで信号を受取る）方式を紹介した
が、クロック信号の小振幅レベルを電源側に近い領域に
するのであれば、NMOS受信の回路方式を使用することも
可能である。さらに、クロック信号送信部４０２、４０
２a、４０４ではNMOSプッシュプル出力回路を用いた
が、PMOSプッシュプル回路、NMOSオープンドレイン回
路、CMOSプッシュプル回路、差動増幅回路などを用いて
小振幅差動クロック信号を生成する構成も可能である。
【００２７】以上説明したように、本発明の第２の実施
例によれば、小振幅クロック信号の送受信が可能なクロ
ック信号受信部とクロック信号送信部で構成されるクロ
ックドライバ回路を用いたので、容量差によるスキュー
増加抑制可能となる。図１０は、通常のクロックドライ
バ回路(a)と差動小振幅クロックドライバ回路(ｂ)によ
る、負荷容量差に対するスキューを比較したシミュレー
ション結果を示す図である。なお、このシミュレーショ
ンは、図１１に示した従来のクロックドライバ回路１１
０１が可変キャパシタ１１０２を駆動する場合と、図１
２に示したこの発明のクロックドライバ回路１２０１が
可変キャパシタ１２０２、１２０３を駆動する場合の負
荷容量差に対する到達時間差を計算したものである。可
変キャパシタの容量は、ＣＬ=０〜３ｐＦである。図１
３は図１１に示した従来のクロックドライバ回路１１０
１の回路図である。なお、この図において、入力段イン
バータ回路１３０１を構成する第１のＰＭＯＳトランジ
スタ１３０２のゲート長Ｌｐ=０．３５μｍ、ゲート幅
Ｗｐ=１１μｍであり、第１のＮＭＯＳトランジスタ１
３０３のゲート長Ｌｎ=０．３５μｍ、ゲート幅Ｗｎ=
５．５μｍである。また、出力段インバータ回路１３０
４を構成する第２のＰＭＯＳトランジスタ１３０５のゲ
ート長Ｌｐ=０．３５μｍ、ゲート幅Ｗｐ=２２μｍであ
り、第２のＮＭＯＳトランジスタ１３０６のゲート長Ｌ
ｎ=０．３５μｍ、ゲート幅Ｗｎ=１１μｍである。ま
た、この発明のクロックドライバ回路１２０１の回路構
成は図５に示したクロックドライバ回路と同一であるた
め、回路図は省略する。なお、クロックドライバ回路１
２０１においては、すべてのＰＭＯＳトランジスタのゲ
ート長Ｌｐ=０．３５μｍ、ゲート幅Ｗｐ=２０μｍであ
り、すべてのＮＭＯＳトランジスタのゲート長Ｌｎ=
０．３５μｍ、ゲート幅Ｗｎ=１０μｍである。
例によれば、小振幅クロック信号の送受信が可能なクロ
ック信号受信部とクロック信号送信部で構成されるクロ
ックドライバ回路を用いたので、容量差によるスキュー
増加抑制可能となる。図１０は、通常のクロックドライ
バ回路(a)と差動小振幅クロックドライバ回路(ｂ)によ
る、負荷容量差に対するスキューを比較したシミュレー
ション結果を示す図である。なお、このシミュレーショ
ンは、図１１に示した従来のクロックドライバ回路１１
０１が可変キャパシタ１１０２を駆動する場合と、図１
２に示したこの発明のクロックドライバ回路１２０１が
可変キャパシタ１２０２、１２０３を駆動する場合の負
荷容量差に対する到達時間差を計算したものである。可
変キャパシタの容量は、ＣＬ=０〜３ｐＦである。図１
３は図１１に示した従来のクロックドライバ回路１１０
１の回路図である。なお、この図において、入力段イン
バータ回路１３０１を構成する第１のＰＭＯＳトランジ
スタ１３０２のゲート長Ｌｐ=０．３５μｍ、ゲート幅
Ｗｐ=１１μｍであり、第１のＮＭＯＳトランジスタ１
３０３のゲート長Ｌｎ=０．３５μｍ、ゲート幅Ｗｎ=
５．５μｍである。また、出力段インバータ回路１３０
４を構成する第２のＰＭＯＳトランジスタ１３０５のゲ
ート長Ｌｐ=０．３５μｍ、ゲート幅Ｗｐ=２２μｍであ
り、第２のＮＭＯＳトランジスタ１３０６のゲート長Ｌ
ｎ=０．３５μｍ、ゲート幅Ｗｎ=１１μｍである。ま
た、この発明のクロックドライバ回路１２０１の回路構
成は図５に示したクロックドライバ回路と同一であるた
め、回路図は省略する。なお、クロックドライバ回路１
２０１においては、すべてのＰＭＯＳトランジスタのゲ
ート長Ｌｐ=０．３５μｍ、ゲート幅Ｗｐ=２０μｍであ
り、すべてのＮＭＯＳトランジスタのゲート長Ｌｎ=
０．３５μｍ、ゲート幅Ｗｎ=１０μｍである。
【００２８】図１０からわかるように、通常のクロック
ドライバ回路が負荷容量0pF〜3pF間で1ns程度のスキュ
ーが生じるのに対し、差動小振幅クロックドライバ回路
では0.5ns程度のスキューにとどまる。従って負荷容量
のばらつきに対するスキュー抑制が可能である。また、
クロック周波数が高くなると通常のクロックドライバ回
路では負荷容量が大きくなってクロック信号が全振幅出
来なくなり、追従できなくなる恐れがある。しかしなが
ら、本発明の実施例２で示したクロックドライバ回路は
小振幅動作であるため、高クロック周波数で負荷容量が
大きくなっても問題はない。また、差動信号を出力、伝
送させているため、外部からノイズ等がクロック配線に
のっても、信号受信動作には問題がなく、耐ノイズ性に
優れている。さらに、小振幅動作のため充放電電流によ
る消費電力が抑制可能である。第２の実施例におけるク
ロックドライバ回路は、その回路がゲートアレイ、エン
ベデッドアレイ、もしくはセルベースシステム上での基
本セルにて容易に構成することが出来るため、CADシス
テムで設計および実現することが容易に可能である。以
上説明した第２の実施例では、差動クロック信号を伝送
する方式を紹介したが、一方の配線に基準電圧を与え
て、もう一方のクロック配線のみでクロック信号を伝送
することも可能である。また、第2の実施例では、2つの
出力を同相および逆相クロック信号としたが、2つとも
同相出力としてクロック信号伝送することも可能であ
る。この場合、図３（a）とは異なった電磁界分布とな
り、隣接配線間のカップリング容量が減る効果がある。
その一方で他配線の影響を受けやすくなるため、他配線
を離してレイアウトする必要がある。
ドライバ回路が負荷容量0pF〜3pF間で1ns程度のスキュ
ーが生じるのに対し、差動小振幅クロックドライバ回路
では0.5ns程度のスキューにとどまる。従って負荷容量
のばらつきに対するスキュー抑制が可能である。また、
クロック周波数が高くなると通常のクロックドライバ回
路では負荷容量が大きくなってクロック信号が全振幅出
来なくなり、追従できなくなる恐れがある。しかしなが
ら、本発明の実施例２で示したクロックドライバ回路は
小振幅動作であるため、高クロック周波数で負荷容量が
大きくなっても問題はない。また、差動信号を出力、伝
送させているため、外部からノイズ等がクロック配線に
のっても、信号受信動作には問題がなく、耐ノイズ性に
優れている。さらに、小振幅動作のため充放電電流によ
る消費電力が抑制可能である。第２の実施例におけるク
ロックドライバ回路は、その回路がゲートアレイ、エン
ベデッドアレイ、もしくはセルベースシステム上での基
本セルにて容易に構成することが出来るため、CADシス
テムで設計および実現することが容易に可能である。以
上説明した第２の実施例では、差動クロック信号を伝送
する方式を紹介したが、一方の配線に基準電圧を与え
て、もう一方のクロック配線のみでクロック信号を伝送
することも可能である。また、第2の実施例では、2つの
出力を同相および逆相クロック信号としたが、2つとも
同相出力としてクロック信号伝送することも可能であ
る。この場合、図３（a）とは異なった電磁界分布とな
り、隣接配線間のカップリング容量が減る効果がある。
その一方で他配線の影響を受けやすくなるため、他配線
を離してレイアウトする必要がある。
【００２９】
【発明の効果】以上説明したように、この発明によれば
隣接する配線の長さ、層間配線の交差による配線容量の
不均一性を調整して、クロックスキューの少ないクロッ
クドライバ回路およびクロック配線方法を提供すること
ができる。
隣接する配線の長さ、層間配線の交差による配線容量の
不均一性を調整して、クロックスキューの少ないクロッ
クドライバ回路およびクロック配線方法を提供すること
ができる。
【図１】本発明の第1の実施例に関わるクロックドライ
バ回路を示す簡略回路図である。
バ回路を示す簡略回路図である。
【図２】可能な限り隣接して配線した2本の配線を示す
図である。
図である。
【図３】電磁界の結合を示す図である。
【図４】第２の実施例に関するクロックドライバ回路を
示す一部ブロック図である。
示す一部ブロック図である。
【図５】図４(a)に示したクロックドライバ回路の回路
構成を示す図である。
構成を示す図である。
【図６】図４(ｂ)に示したクロックドライバ回路の回路
構成を示す図である。
構成を示す図である。
【図７】図４(ｃ)に示したクロックドライバ回路２０１
の回路構成を示す図である。
の回路構成を示す図である。
【図８】図４(a)に示したクロックドライバ回路１０１
の他の回路構成を示す図である。
の他の回路構成を示す図である。
【図９】図８に示した入力段インバータ８０１の変形例
を示す回路図である。
を示す回路図である。
【図１０】通常のクロックドライバ回路と差動小振幅ク
ロックドライバ回路による負荷容量差に対するスキュー
を比較したシュミレーション結果を示す図である。
ロックドライバ回路による負荷容量差に対するスキュー
を比較したシュミレーション結果を示す図である。
【図１１】従来のクロックドライバ回路のシミュレーシ
ョン回路図である。
ョン回路図である。
【図１２】この発明のクロックドライバ回路のシミュレ
ーション回路図である。
ーション回路図である。
【図１３】従来のクロックドライバ回路の１１０１の回
路図である。
路図である。
１００ 入力端子 １０１〜３０N クロックドライバ回路 ４０１、４０３、４０５ クロック信号受信部 ４０２、４０４、４０６ クロック信号送信部 ５０１、５０２、６０１、６０２、７０１、７０２、７
５１ 差動増幅回路 ５５１、５５２、６５１、６５２、８０２、８０３、８
５１、８５２ ＮＭＯＳプッシュプル回路
５１ 差動増幅回路 ５５１、５５２、６５１、６５２、８０２、８０３、８
５１、８５２ ＮＭＯＳプッシュプル回路
フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5B079 BA20 BC03 DD08 DD17 DD20 5F038 BH10 BH19 CA09 CD06 CD08 CD09 CD13 DF01 DF08 EZ09 EZ10 EZ20 5F064 AA03 AA04 CC12 EE02 EE18 EE45 EE46 EE47 EE54
Claims (23)
- 【請求項１】 単相クロック信号が入力される入力端子
と、 この入力端子に接続され、前記単相クロック信号を正相
および逆相のクロック信号に変換して出力する初段クロ
ックドライバ回路と、 この初段クロックドライバから出力された正相および逆
相のクロック信号を中継する中間クロックドライバ回路
と、 この中間クロックドライバ回路によって中継された正相
および逆相のクロック信号を単相クロック信号に変換し
て出力する最終段クロックドライバ回路と、 前記初段クロックドライバ回路から前記中間クロックド
ライバ回路を介して最終段クロックドライバ回路を接続
し、前記正相および逆相のクロック信号を伝送する２本
の配線とを有し、この２本の配線は可能な限り隣接して
配置されたクロックドライバ回路。 - 【請求項２】 前記２本の配線は同じ配線層で隣接して
形成された請求項１記載のクロックドライバ回路。 - 【請求項３】 前記２本の配線は絶縁層を介して設けら
れた異なる配線層で上下に形成された請求項１記載のク
ロックドライバ回路。 - 【請求項４】 前記単相クロック信号は所定の振幅を有
しており、前記正相および逆相クロック信号は前記所定
の振幅より小さい振幅を有している請求項１記載のクロ
ックドライバ回路。 - 【請求項５】 前記２本の配線は所定の固定電位が与え
られる配線で囲まれている請求項１記載のクロックドラ
イバ回路。 - 【請求項６】 所定の振幅の単相クロック信号が入力さ
れる入力端子と、この入力端子に接続され、前記単相ク
ロック信号をこの単相クロック信号の振幅より小さい振
幅をもった正相および逆相の小振幅クロック信号に変換
して出力する初段クロックドライバ回路と、 この初段クロックドライバから出力された正相および逆
相の小振幅クロック信号を中継する中間クロックドライ
バ回路と、 この中間クロックドライバ回路によって中継された正相
および逆相の小振幅クロック信号を所定の振幅の単相ク
ロック信号に変換して出力する最終段クロックドライバ
回路と、 前記初段クロックドライバ回路から前記中間クロックド
ライバ回路を介して最終段クロックドライバ回路を接続
し、前記正相および逆相の小振幅クロック信号を伝送す
る２本の配線とを有するクロックドライバ回路。 - 【請求項７】 前記２本の配線は可能な限り近接して配
置された請求項６記載のクロックドライバ回路。 - 【請求項８】 前記２本の配線は同じ配線層で隣接して
形成された請求項７記載のクロックドライバ回路。 - 【請求項９】 前記２本の配線は絶縁層を介して設けら
れた異なる配線層で上下に形成された請求項７記載のク
ロックドライバ回路。 - 【請求項１０】 前記２本の配線は所定の固定電位が与
えられる配線で囲まれている請求項７記載のクロックド
ライバ回路。 - 【請求項１１】 前記初段クロックドライバ回路は、前
記単相クロック信号と基準電圧とを比較し、差動増幅さ
れた正相および逆相のクロック信号を出力する差動増幅
回路を含むクロック信号受信部と、前記差動増幅された
正相および逆相のクロック信号を出力するクロック信号
出力部とを有する請求項６記載のクロックドライバ回
路。 - 【請求項１２】 前記中間クロックドライバ回路は、前
記正相および逆相のクロック信号を比較し、差動増幅さ
れた正相および逆相のクロック信号を出力する差動増幅
回路を含むクロック信号受信部と、前記差動増幅された
正相および逆相のクロック信号を出力するクロック信号
出力部とを有する請求項６記載のクロックドライバ回
路。 - 【請求項１３】 前記最終段クロックドライバ回路は、
前記中継された正相および逆相のクロック信号を比較
し、差動増幅された正相および逆相のクロック信号を出
力する第１の差動増幅回路を含むクロック信号受信部
と、前記差動増幅された正相および逆相のクロック信号
を比較し、差動増幅された正相のクロック信号を生成
し、この生成した正相のクロック信号を出力するクロッ
ク信号出力部とを有する請求項６記載のクロックドライ
バ回路。 - 【請求項１４】 単相クロック信号が入力される入力端
子近傍に、この入力端子に接続され、前記単相クロック
信号を正相および逆相のクロック信号に変換して出力す
る初段クロックドライバ回路を配置する工程と、 この初段クロックドライバから出力された正相および逆
相のクロック信号を中継する中間クロックドライバ回路
を単数または複数個配置する工程と、 この中間クロックドライバ回路によって中継された正相
および逆相のクロック信号を単相クロック信号に変換し
て出力する最終段クロックドライバ回路を、論理素子ブ
ロックのクロック入力部近傍に配置する工程と、 前記初段クロックドライバ回路から前記中間クロックド
ライバ回路を介して最終段クロックドライバ回路を接続
し、前記正相および逆相のクロック信号を伝送する２本
の配線を可能な限り隣接して配置する工程と、 この後前記２本の配線以外の配線を行う工程とを有する
半導体集積回路のクロック配線方法。 - 【請求項１５】 前記初段クロックドライバ回路は、前
記単相クロック信号をこの単相クロック信号の振幅より
小さい振幅をもった正相および逆相の小振幅クロック信
号に変換して出力する請求項１４記載の半導体集積回路
のクロック配線方法。 - 【請求項１６】 前記初段クロックドライバ回路は、前
記単相クロック信号と基準電圧とを比較し、差動増幅さ
れた正相および逆相のクロック信号を出力する差動増幅
回路を含むクロック信号受信部と、前記差動増幅された
正相および逆相のクロック信号を出力するクロック信号
出力部とを有する請求項１５記載の半導体集積回路のク
ロック配線方法。 - 【請求項１７】 前記中間クロックドライバ回路は、前
記初段クロックドライバから出力された正相および逆相
の小振幅クロック信号を中継する請求項１４記載の半導
体集積回路のクロック配線方法。 - 【請求項１８】 前記中間クロックドライバ回路は、前
記正相および逆相のクロック信号を比較し、差動増幅さ
れた正相および逆相のクロック信号を出力する差動増幅
回路を含むクロック信号受信部と、前記差動増幅された
正相および逆相のクロック信号を出力するクロック信号
出力部とを有する請求項１７記載の半導体集積回路のク
ロック配線方法。 - 【請求項１９】 前記最終段クロックドライバ回路は、
前記中間ドライバ回路によって中継された正相および逆
相の小振幅クロック信号を所定の振幅の単相クロック信
号に変換して出力する請求項１４記載の半導体集積回路
のクロック配線方法。 - 【請求項２０】 前記最終段クロックドライバ回路は、
前記中継された正相および逆相のクロック信号を比較
し、差動増幅された正相および逆相のクロック信号を出
力する第１の差動増幅回路を含むクロック信号受信部
と、前記差動増幅された正相および逆相のクロック信号
を比較し、差動増幅された正相のクロック信号を生成
し、この生成した正相のクロック信号を出力するクロッ
ク信号出力部とを有する請求項１９記載の半導体集積回
路のクロック配線方法。 - 【請求項２１】 前記２本の配線は同じ配線層で隣接し
て形成する請求項１４記載の半導体集積回路のクロック
配線方法。 - 【請求項２２】 前記２本の配線は絶縁層を介して設け
られた異なる配線層で上下に形成する請求項１４記載の
半導体集積回路のクロック配線方法。 - 【請求項２３】 前記２本の配線を所定の固定電位が与
えられる配線で囲む請求項１４記載の半導体集積回路の
クロック配線方法。
Priority Applications (2)
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