JP2008205768A - バッファ回路及びその制御方法 - Google Patents
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Abstract
【解決手段】出力スイッチング素子M1、M2を駆動する駆動部20と、出力スイッチング素子M1、M2の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出部30と、駆動部20に接続され、検出部30の検出結果に応じて、出力スイッチング素子M1、M2の駆動能力を変更する補助駆動部40と、を備える。
【選択図】図1
Description
本発明の実施形態1を、図1を参照しつつ説明する。ここでは、本発明のバッファ回路を、出力バッファ回路10を例に挙げて説明する。図1は、出力バッファ回路10の回路構成図である。図1では、図7と同一の装置等については同一の符号を付している。出力バッファ回路10は、P型チャンネルトランジスタM1と、N型チャンネルトランジスタM2と、第1ゲート電圧制御回路20A、20Bと、第1ゲート電圧検出回路30A、30Bと、第2ゲート電圧制御回路40とを備えている。なお、P型チャンネルトランジスタM1及びN型チャンネルトランジスタM2は、本発明の出力スイッチング素子に相当する。第1ゲート電圧制御回路20A、20Bは、本発明の駆動部に相当する。第1ゲート電圧検出回路30A、30Bは、本発明の検出部に相当する。第2ゲート電圧制御回路40は、本発明の補助駆動部に相当する。
本実施形態の出力バッファ回路10は、N型チャンネルトランジスタM2に対するソース電流経路L1又はP型チャンネルトランジスタM1に対するシンク電流経路L11をそれぞれ形成する第1ゲート電圧制御回路20A、20Bに接続され、第1ゲート電圧検出回路30AのN型チャンネルトランジスタM7のゲート電圧又は第1ゲート電圧検出回路30BのP型チャンネルトランジスタM17のゲート電圧が、それぞれスレッショルド電圧を超過したか否かにより、N型チャンネルトランジスタM2に対するソース電流経路L2を形成あるいは遮断したり、P型チャンネルトランジスタM1に対すシンク電流経路L12を形成あるいは遮断し、N型チャンネルトランジスタM2に対するソース電流経路の電流駆動能力又はP型チャンネルトランジスタM1に対するシンク電流経路の電流駆動能力を、それぞれ増加又は減少させる第2ゲート電圧制御回路40を備えている。
本発明の実施形態2を、図2を参照しつつ説明する。図2は、本実施形態の出力バッファ回路10Aの回路構成図である。ここでは、実施形態1と同一の構成は同一の符号を付し、その説明を簡略化する。出力バッファ回路10Aは、P型チャンネルトランジスタM1と、N型チャンネルトランジスタM2と、第1ゲート電圧制御回路20A、20Bと、第2ゲート電圧検出回路30C、30Dと、第3ゲート電圧制御回路40Aと、ゲートバイアス回路50A、50Bとを備えている。なお、第2ゲート電圧検出回路30C、30Dは、本発明の検出部に相当する。第3ゲート電圧制御回路40Aは、本発明の補助駆動部に相当する。
本実施形態の出力バッファ回路10Aにおいては、第2ゲート電圧検出回路30Cが、N型チャンネルトランジスタM7に接続されて、定電流源として機能するP型チャンネルトランジスタM27を備え、第2ゲート電圧検出回路30Dが、P型チャンネルトランジスタM17に接続されて、定電流源として機能するN型チャンネルトランジスタM37を備えている。出力バッファ回路10Aにおいては、N型チャンネルトランジスタM7がオン状態あるいはオフ状態になると、該トランジスタM7と前記P型チャンネルトランジスタM27との接続点C1に発生する電位が変化し、P型チャンネルトランジスタM17がオン状態あるいはオフ状態になると、該トランジスタM17と前記N型チャンネルトランジスタM37との接続点D1に発生する電位が変化する。そこで、出力バッファ回路10Aにおいては、各接続点C1、D1に発生する電位の変化に対応させて、N型チャンネルトランジスタM2及びN型チャンネルトランジスタM7がオン状態あるいはオフ状態になったことを検出したり、P型チャンネルトランジスタM1及びP型チャンネルトランジスタM17がオン状態あるいはオフ状態になったことを検出することができる。このため、出力バッファ回路10Aにおいては、N型チャンネルトランジスタM2やP型チャンネルトランジスタM1がオン状態あるいはオフ状態になったことになったことを検出した結果に基づいて、各トランジスタM2、M1のゲート電圧が、スレッショルド電圧に到達したか否かを検出することができる。
本発明の実施形態3を、図3を参照しつつ説明する。図3は、本実施形態の出力バッファ回路10Bの回路構成図である。ここでは、実施形態1及び実施形態2と同一の構成は同一の符号を付し、その説明を簡略化する。出力バッファ回路10Bは、実施形態2の第3ゲート電圧制御回路40Aに代えて、第4ゲート電圧制御回路40Bを備えている。第4ゲート電圧制御回路40Bは、本発明の補助駆動部に相当する。
本実施形態の出力バッファ回路10Bにおいては、第4ゲート電圧制御回路40Bが、P型チャンネルトランジスタM28と電源ラインとの間に接続され、定電流源として機能するP型チャンネルトランジスタM27に接続されるゲートを有するP型チャンネルトランジスタM29を備えている。さらに、第4ゲート電圧制御回路40Bは、N型チャンネルトランジスタM38とグランドとの間に接続され、定電流源として機能するN型チャンネルトランジスタM37に接続されるゲートを有するN型チャンネルトランジスタM39を備えている。そこで、出力バッファ回路10Bにおいては、電源ラインからP型チャンネルトランジスタM27に引き込む一定の電流によって、P型チャンネルトランジスタM29のゲート電圧を制御すると共に、N型チャンネルトランジスタM37を通電する一定の電流によって、N型チャンネルトランジスタM39のゲート電圧を制御することができる。このため、出力バッファ回路10Bにおいては、前記一定の電流によって、各トランジスタM29、M39のゲート電圧が制御され、ソース電流経路L2Bの電流駆動能力やシンク電流経路L12Bの電流駆動能力に基づいて、各トランジスタM2、M1のゲート電圧をスレッショルド電圧に到達させるまでの時間を一定に保つことができる。
本発明の実施形態4を、図4を参照しつつ説明する。図4は、本実施形態の出力バッファ回路10Cの回路構成図である。ここでは、実施形態1ないし実施形態3と同一の構成は同一の符号を付し、その説明を簡略化する。出力バッファ回路10Cは、実施形態2の第3ゲート電圧制御回路40Aに代えて、第5ゲート電圧制御回路40Cを備えている。第5ゲート電圧制御回路40Cは、本発明の補助駆動部に相当する。
本実施形態の出力バッファ回路10Cにおいては、第5ゲート電圧制御回路40Cが、P型チャンネルトランジスタM28のソースと電源ラインとの間に接続された抵抗R2を備えるとともに、グランドとN型チャンネルトランジスタM38のソースとの間に接続された抵抗R12を備えている。そこで、出力バッファ回路10Cにおいては、抵抗R2、R12の抵抗値を調整することにより、電源ラインからソース電流経路L2Cに供給される電流値を、一定の範囲に制限したり、シンク電流経路L12Cのグランドに引き込む電流値を、一定の範囲に制限することができる。このため、出力バッファ回路10Cにおいては、N型チャンネルトランジスタM2に対するソース電流経路L2Cの電流駆動能力や、P型チャンネルトランジスタM1に対するシンク電流経路L12Cの電流駆動能力を、それぞれ一定の範囲に設定することができる。これにより、各トランジスタM2、M1のゲート電圧がスレッショルド電圧に到達するまでの時間を、一定の範囲に設定することができる。
本発明の実施形態5を、図5を参照しつつ説明する。図5は、本実施形態の出力バッファ回路10Dの回路構成図である。ここでは、実施形態1ないし実施形態4と同一の構成は同一の符号を付し、その説明を簡略化する。出力バッファ回路10Dは、実施形態3の出力バッファ回路10Bの第1ゲート電圧制御回路20A、20Bに代えて、第6ゲート電圧制御回路20C、20Dを備えている。第6ゲート電圧制御回路20C、20Dは、本発明の駆動部に相当する。
本実施形態の出力バッファ回路10Dにおいては、第6ゲート電圧制御回路20Cが、定電流源として機能するP型チャンネルトランジスタM27に接続されるゲートを有するP型チャンネルトランジスタM3Aを備え、第6ゲート電圧制御回路20Dが、定電流源として機能するN型チャンネルトランジスタM37に接続されるゲートを有するN型チャンネルトランジスタM13Aを備えている。そこで、出力バッファ回路10Dにおいては、電源ラインからP型チャンネルトランジスタM27に引き込む一定の電流によって、N型チャンネルトランジスタM3Aのゲート電圧を制御するとともに、N型チャンネルトランジスタM37を通電する一定の電流によって、N型チャンネルトランジスタM39のゲート電圧を制御することができる。このため、出力バッファ回路10Dにおいては、前記一定の電流によって、各トランジスタM3A、M13Aのゲート電圧が制御され、ソース電流経路L1Aの電流駆動能力やシンク電流経路L11Aの電流駆動能力に基づいて、各トランジスタM2、M1のゲート電圧をスレッショルド電圧に到達させるまでの時間を一定に保ち、データ入力信号に対する応答遅れを抑制することができる。
本発明の実施形態6を、図6を参照しつつ説明する。図6は、本実施形態の出力バッファ回路10Eの回路構成図である。ここでは、実施形態1ないし実施形態5と同一の構成は同一の符号を付し、その説明を簡略化する。出力バッファ回路10Eは、実施形態5の出力バッファ回路10Dの第6ゲート電圧制御回路20C、20Dに代えて、第7ゲート電圧制御回路20E、20Fを備えている。第7ゲート電圧制御回路20E、20Fは、本発明の駆動部に相当する。
本実施形態の出力バッファ回路10Eにおいては、第7ゲート電圧制御回路20Eが、N型チャンネルトランジスタM2のゲートに接続されたP型チャンネルトランジスタM4と、電源ラインとの間に接続された抵抗R3を備え、第7ゲート電圧制御回路20Fが、P型チャンネルトランジスタM1のゲートに接続されたN型チャンネルトランジスタM14と、グランドとの間に接続された抵抗R13を備えている。そこで、出力バッファ回路10Eにおいては、各抵抗R3、R13の抵抗値を調整することにより、電源ラインからソース電流経路L1Bに供給される電流値を、一定の範囲に制限したり、シンク電流経路L11Bのグランドに引き込む電流値を、一定の範囲に制限することができる。このため、出力バッファ回路10Eにおいては、一定の範囲に制限された電流によって、各トランジスタM2、M1のゲート電圧が制御され、ソース電流経路L1Bの電流駆動能力やシンク電流経路L11Bの電流駆動能力に基づいて、各トランジスタM2、M1のゲート電圧をスレッショルド電圧に到達させるまでの時間を一定の範囲に制限し、データ入力信号に対する応答遅れを抑制することができる。
(付記1) 出力スイッチング素子を駆動する駆動部と、
前記出力スイッチング素子の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出部と、
前記駆動部に接続され、前記検出部の検出結果に応じて、前記出力スイッチング素子の駆動能力を変更する補助駆動部と、
を備えることを特徴とするバッファ回路。
(付記2) 前記検出部は、前記出力スイッチング素子と同一の素子構造を有し、前記出力スイッチング素子の制御端子に接続される第1制御端子を有する第1スイッチング素子を備えることを特徴する付記1に記載のバッファ回路。
(付記3) 前記検出部は、電源とグランドとの間に配置されて、前記第1スイッチング素子に直列接続された第1抵抗素子を備えることを特徴とする付記2に記載のバッファ回路。
(付記4) 前記補助駆動部は、前記第1抵抗素子と前記第1スイッチング素子との接続点に接続される第2制御端子を有する第2スイッチング素子を備えることを特徴とする付記1又は付記3に記載のバッファ回路。
(付記5) 前記検出部は、前記第1スイッチング素子に直列接続された電流源を備えることを特徴とする付記2に記載のバッファ回路。
(付記6) 前記補助駆動部は、前記電流源と前記第1スイッチング素子との接続点に接続される第3制御端子を有する第3スイッチング素子を備えることを特徴とする付記1又は付記5に記載のバッファ回路。
(付記7) 前記補助駆動部は、前記第3スイッチング素子と電源との間に接続され、前記電流源に接続される第4制御端子を有する第4スイッチング素子を備えることを特徴とする付記6に記載のバッファ回路。
(付記8) 前記補助駆動部は、前記第3スイッチング素子と電源との間に接続された第2抵抗素子を備えることを特徴とする付記6に記載のバッファ回路。
(付記9) 前記駆動部は、前記電流源に接続される第5制御端子を有する第5スイッチング素子を備えることを特徴とする付記1又は付記7に記載のバッファ回路。
(付記10) 前記駆動部は、前記出力スイッチング素子の制御端子に接続された第6スイッチング素子と電源との間に接続された第3抵抗素子を備えることを特徴とする付記1又は付記7に記載のバッファ回路。
(付記11) 出力スイッチング素子を駆動する駆動ステップと、
前記出力スイッチング素子の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出ステップと、
前記検出ステップの検出結果に応じて、前記駆動ステップにおける前記出力スイッチング素子の駆動能力を変更する補助駆動ステップと、を備えることを特徴とするバッファ回路の制御方法。
20、30 ゲート電圧制御回路
30 ゲート電圧検出回路
M1 P型チャンネルトランジスタ
M2 N型チャンネルトランジスタ
Claims (10)
- 出力スイッチング素子を駆動する駆動部と、
前記出力スイッチング素子の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出部と、
前記駆動部に接続され、前記検出部の検出結果に応じて、前記出力スイッチング素子の駆動能力を変更する補助駆動部と、
を備えることを特徴とするバッファ回路。 - 前記検出部は、前記出力スイッチング素子と同一の素子構造を有し、前記出力スイッチング素子の制御端子に接続される第1制御端子を有する第1スイッチング素子を備えることを特徴する請求項1に記載のバッファ回路。
- 前記検出部は、電源とグランドとの間に配置されて、前記第1スイッチング素子に直列接続された第1抵抗素子を備えることを特徴とする請求項2に記載のバッファ回路。
- 前記補助駆動部は、前記第1抵抗素子と前記第1スイッチング素子との接続点に接続される第2制御端子を有する第2スイッチング素子を備えることを特徴とする請求項1又は請求項3に記載のバッファ回路。
- 前記検出部は、前記第1スイッチング素子に直列接続された電流源を備えることを特徴とする請求項2に記載のバッファ回路。
- 前記補助駆動部は、前記電流源と前記第1スイッチング素子との接続点に接続される第3制御端子を有する第3スイッチング素子を備えることを特徴とする請求項1又は請求項5に記載のバッファ回路。
- 前記補助駆動部は、前記第3スイッチング素子と電源との間に接続され、前記電流源に接続される第4制御端子を有する第4スイッチング素子を備えることを特徴とする請求項6に記載のバッファ回路。
- 前記補助駆動部は、前記第3スイッチング素子と電源との間に接続された第2抵抗素子を備えることを特徴とする請求項6に記載のバッファ回路。
- 前記駆動部は、前記電流源に接続される第5制御端子を有する第5スイッチング素子を備えることを特徴とする請求項1又は請求項7に記載のバッファ回路。
- 出力スイッチング素子を駆動する駆動ステップと、
前記出力スイッチング素子の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出ステップと、
前記検出ステップの検出結果に応じて、前記駆動ステップにおける前記出力スイッチング素子の駆動能力を変更する補助駆動ステップと、を備えることを特徴とするバッファ回路の制御方法。
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