KR20130064370A - 반도체 장치 및 그 동작방법 - Google Patents

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Abstract

데드 존(dead zone) 동작영역이 존재하지 않는 반도체 장치의 내부전압 생성회로 및 그 동작방법에 관한 것으로서, 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 풀 업 구동노드 및 풀 다운 구동노드의 레벨을 결정하되, 풀 업 구동노드와 풀 다운 구동노드가 설정된 전압레벨 차이를 유지하도록 하는 내부전압 입력버퍼, 및 풀 업 구동노드의 레벨에 응답하여 내부 전압 노드를 풀 업 구동하고, 풀 다운 구동노드의 레벨을 응답하여 내부 전압 노드를 풀 다운 구동하는 내부전압 구동부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 동작방법{SEMICONDUCTOR DEVICE AND OPERATION METHODE FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치의 내부전압 생성회로 및 그 동작방법에 관한 것이며, 더 자세히는 데드 존(dead zone) 동작영역이 존재하지 않는 반도체 장치의 내부전압 생성회로 및 그 동작방법에 관한 것이다.
반도체 장치를 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 장치는 외부에서 외부전원전압(VDD)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 장치 내부에 탑재하여 반도체 장치 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다.
도 1은 종래기술에 따른 반도체 장치의 내부전압 생성회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 장치의 내부전압 생성회로는, 제1 내부전압 입력버퍼(100)와, 제2 내부전압 입력버퍼(120)와, 내부전압 구동부(140)를 포함하여 구성된다.
제1 내부전압 입력버퍼(100)는, 제1 기준 전압(VREF1) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨 변동에 대응하여 풀 업 구동노드(PU_DRVND)의 레벨을 결정한다.
제2 내부전압 입력버퍼(120)는, 제2 기준 전압(VREF2) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨 변동에 대응하여 풀 다운 구동노드(PD_DRVND)의 레벨을 결정한다.
내부전압 구동부(140)는, 풀 업 구동노드(PU_DRVND)의 레벨에 응답하여 내부전압(VINT) 노드를 풀 업 구동하고, 풀 다운 구동노드(PD_DRVND)의 레벨에 응답하여 내부전압(VINT) 노드를 풀 다운 구동한다.
전술한 바와 같은 종래기술에 따른 반도체 장치의 내부전압 생성회로에서 내부 전압(VINT) 노드의 전압레벨은 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)와, 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)의 파이팅(fighting)에 의해 결정되며, 많은 경우 제1 기준 전압(VREF1) 노드의 레벨과 제2 기준 전압(VREF2) 노드의 레벨 사이에서 중간 값에 해당하는 레벨로 내부 전압(VINT) 노드의 전압레벨이 결정된다.
도 2a 및 도 2b는 도 1에 도시된 종래기술에 따른 반도체 장치의 내부전압 생성회로의 동작과 그 문제점을 설명하기 위해 도시한 다이어그램이다.
도 2a를 참조하면, 종래기술에 따른 반도체 장치의 내부전압 생성회로의 동작은 내부 전압(VINT) 노드의 레벨에 따라 그 영역이 세 단계로 구분되는 것을 알 수 있다.
구체적으로, 내부 전압(VINT) 노드의 레벨 값이 제1 기준 전압(VREF1) 노드의 레벨보다 낮을 경우에 해당하는 영역(PULL-UP 영역)에서는, 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)가 턴 온(turn on)되어 전원전압(VDD)단에서 내부 전압(VINT) 노드로 소싱(sourcing)되는 전류가 발생하도록 한다. 그에 따라 내부 전압(VINT) 노드의 레벨이 상승하게 된다. 이때, 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)는 턴 오프(turn off)되어 내부 전압(VINT) 노드에서 접지전압(VSS)단으로 싱킹(sinking)되는 전류가 발생하는 것을 방지한다.
또한, 내부 전압(VINT) 노드의 레벨 값이 제2 기준 전압(VREF2) 노드의 레벨보다 높을 경우에 해당하는 영역(PULL-DOWN 영역)에서는, 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)는 턴 온(turn on)되어 내부 전압(VINT) 노드에서 접지전압(VSS)단으로 싱킹(sinking)되는 전류가 발생되도록 한다. 그에 따라 내부 전압(VINT) 노드의 레벨이 하강하게 된다. 이때, 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)는 턴 오프(turn off)되어 전원전압(VDD)단에서 내부 전압(VINT) 노드로 소싱(sourcing)되는 전류가 발생하는 것을 방지한다.
그리고, 내부 전압(VINT) 노드의 레벨 값이 제1 기준 전압(VREF1) 노드의 레벨보다 높고 제2 기준 전압(VREF2) 노드의 레벨보다 낮을 경우에 해당하는 영역(DEAD-ZONE 영역)에서는, 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)는 턴 오프(turn off)되어 내부 전압(VINT) 노드에서 접지전압(VSS)단으로 싱킹(sinking)되는 전류가 발생하는 것을 방지하고, 동시에, 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)는 턴 오프(turn off)되어 전원전압(VDD)단에서 내부 전압(VINT) 노드로 소싱(sourcing)되는 전류가 발생하는 것을 방지한다. 즉, 내부전압 구동부(140)가 아무런 동작도 수행하지 않는 영역이 되어 내부 전압(VINT) 노드에 소싱(sourcing)되는 전류도 없고 내부 전압(VINT) 노드에서 싱킹(sinking)되는 전류도 없는 상태가 된다.
도 2b를 참조하면, 종래기술에 따른 반도체 장치의 내부전압 생성회로의 문제점을 알 수 있다.
구체적으로, 도 2a에서 설명한 바와 같이 종래기술에 따른 내부전압 생성회로에서는 내부전압 구동부(140)가 아무런 동작도 수행하지 않는 'DEAD-ZONE 영역'이 존재하는 것을 알 수 있는데, 이와 같은 'DEAD-ZONE 영역'의 크기가 크다는 것은 그만큼 내부전압 구동부(140)가 아무런 동작도 수행하지 않는 시간이 길어질 수 있다는 것을 의미하므로 제1 및 제2 내부전압 입력버퍼(100, 120)의 동작 반응 속도를 개선하기 위해서는 'DEAD-ZONE 영역'의 크기를 작게 가져가는 것이 유리하다.
하지만, 도 2b에 도시된 것과 같이 제1 및 제2 내부전압 입력버퍼(100, 120)의 오프셋(offset) 동작으로 인하여 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)와 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)가 모두 턴 온(turn on)되어 버리는 '관통 전류'가 발생하는 문제점이 있다.
정리하면, 도 2a에 도시된 것과 같이 제1 및 제2 내부전압 입력버퍼(100, 120)에 오프셋(offset) 동작이 발생하지 않는 경우에는'DEAD-ZONE 영역'에서 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)와 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)가 모두 턴 오프(turn off)되므로 '관통 전류'가 발생하지 않는다.
하지만, 도 2b에 도시된 것과 같이 제1 및 제2 내부전압 입력버퍼(100, 120)에 오프셋(offset) 동작이 발생하게 되면, 제1 및 제2 내부전압 입력버퍼(100, 120)의 출력결과인 풀 업 구동노드(PU_DRVND) 및 풀 다운 구동노드(PD_DRVND)의 전압레벨 변동이 서로 가까운 방향으로 이동(shift) 되어 그 구간이 겹치는 현상이 발생할 수 있다. 이때, 내부 전압(VINT) 노드의 전압레벨이 전원전압(VDD)레벨의 절반에 해당하는 경우가 되면, 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)와 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)가 모두 최대 크기로 턴 온(fully turn on)되어 많은 양의 전류가 전원전압(VDD)단에 PMOS 트랜지스터(DP1)을 통하여 NMOS 트랜지스터(DN1)를 거쳐 접지전압(VSS)단으로 흐르게 되는 '관통 전류' 현상이 발생하게 된다.
이와 같은 '관통 전류' 현상이 발생하게 되면, 반도체 장치의 전류 사용량이 급격하게 증가하여 전력소모량을 크게 증가시키는 원인이 되기 때문에 종래기술에서는 제1 및 제2 내부전압 입력버퍼(100, 120)의 오프셋(offset) 동작이 발생하는 것을 충분히 고려하여 'DEAD-ZONE 영역'이 수 십 mV 이상 유지되도록 한다.
전술한 바와 같은 'DEAD-ZONE 영역'의 존재로 인해 내부전압 생성회로의 반응속도는 크게 느려질 수밖에 없고, 이는 반도체 장치의 성능을 저하시키는 문제점의 원인이 되었다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 데드 존(dead-zone) 영역이 존재하지 않는 반도체 장치의 내부전압 생성회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 풀 업 구동노드 및 풀 다운 구동노드의 레벨을 결정하되, 상기 풀 업 구동노드와 상기 풀 다운 구동노드가 설정된 전압레벨 차이를 유지하도록 하는 내부전압 입력버퍼; 및 상기 풀 업 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 풀 업 구동하고, 상기 풀 다운 구동노드의 레벨을 응답하여 상기 내부 전압 노드를 풀 다운 구동하는 내부전압 구동부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 제1 풀 업 구동노드 및 제1 풀 다운 구동노드의 레벨을 결정하되, 상기 제1 풀 업 구동노드와 상기 제1 풀 다운 구동노드가 설정된 전압레벨 차이를 유지하도록 하는 제1 내부전압 입력버퍼; 제2 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 업 구동노드의 레벨을 결정하는 제2 내부전압 입력버퍼; 제3 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 다운 구동노드의 레벨을 결정하는 제3 내부전압 입력버퍼; 및 상기 제1 및 제2 풀 업 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 업 구동하고, 상기 제1 및 제2 풀 다운 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 다운 구동하는 내부전압 구동부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 기준 전압 노드의 레벨보다 내부 전압 노드의 레벨이 더 높아지는 것에 대응하여 설정된 전압레벨 차이를 유지하는 상태로 풀 업 구동노드 및 풀 다운 구동노드의 전압레벨을 동시에 상승시키는 단계; 상기 기준 전압 노드의 레벨보다 상기 내부 전압 노드의 레벨이 더 낮아지는 것에 대응하여 상기 설정된 전압레벨 차이를 유지하는 상태로 상기 풀 업 구동노드 및 풀 다운 구동노드의 전압레벨을 동시에 하강시키는 단계; 상기 풀 업 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 설정된 구동력으로 풀 업 구동하는 단계; 및 상기 풀 다운 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 설정된 구동력으로 풀 다운 구동하는 단계를 포함하는 반도체 장치의 동작방법을 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 제1 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 설정된 전압레벨 차이를 유지하는 상태로 제1 풀 업 구동노드 및 제1 풀 다운 구동노드의 전압레벨을 동시에 변동시키는 단계; 제2 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 업 구동노드의 전압레벨을 변동시키는 단계; 제3 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 다운 구동노드의 전압레벨을 변동시키는 단계; 상기 제1 및 제2 풀 업 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 업 구동하는 단계; 및 상기 제1 및 제2 풀 다운 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 다운 구동하는 단계를 포함하는 반도체 장치의 동작방법을 제공한다.
전술한 본 발명은 반도체 메모리 장치의 내부전압 생성회로가 데드 존(dead-zone) 영역이 존재하지 않는 상태로 동작시키는 효과가 있다. 따라서, 내부전압 생성회로가 내부전압의 레벨 변동에 대해 매우 빠른 반응속도로 동작하는 효과가 있다.
그로 인해, 내부전압 생성회로에서 생성되는 내부 전압의 레벨 변동 폭(fluctuation)이 작아지는 효과가 있다. 따라서, 내부 전압을 사용하여 설정된 동작을 수행하는 반도체 장치의 전체적인 동작이 안정화되는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 내부전압 생성회로를 도시한 블록 다이어그램이다.
도 2a 및 도 2b는 도 1에 도시된 종래기술에 따른 반도체 장치의 내부전압 생성회로의 동작과 그 문제점을 설명하기 위해 도시한 다이어그램이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 도면이다.
도 4는 도 3a 및 도 3b에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로의 동작을 설명하기 위해 도시한 다이어그램이다.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 도면이다.
도 6은 도 5a 및 도 5b에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로의 동작을 설명하기 위해 도시한 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 도면이다.
도 4는 도 3a 및 도 3b에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로의 동작을 설명하기 위해 도시한 다이어그램이다.
도 3a를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로는, 내부전압 입력버퍼(300)와, 내부전압 구동부(340)와, 전류 소싱부(360)와, 전류 싱킹부(370)를 포함하여 구성된다. 여기서, 내부전압 입력버퍼(300)는 전압 검출부(302)와, 구동노드 레벨 결정부(304)를 포함하여 구성되고, 이때, 구동노드 레벨 결정부(304)는 소싱 전류원(3042)과, 싱킹 전류원(3044)과, 플로팅 전류원(3046)이 포함되어 구성된다.
내부전압 입력버퍼(300)는, 기준 전압(VREF) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨 변동에 대응하여 풀 업 구동노드(PU_DRVND) 및 풀 다운 구동노드(PD_DRVND)의 레벨을 결정하되, 도 4에 도시된 것과 같이 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)가 설정된 전압레벨 차이(delta V)를 유지하도록 한다.
이때, 내부전압 입력버퍼(300)의 구성요소 중 전압 검출부(302)는, 기준 전압(VREF) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨을 검출한다.
예컨대, 전압 검출부(302)는, 기준 전압(VREF) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 높은 경우에 그 출력신호(BUF_OUT)의 전압레벨을 상승시키고, 기준 전압(VREF) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 낮은 경우에 그 출력신호(BUF_OUT)의 전압레벨을 하강시키는 방식으로 동작한다.
그리고, 내부전압 입력버퍼(300)의 구성요소 중 구동노드 레벨 결정부(304)는, 전압 검출부(302)의 출력신호(BUF_OUT)에 응답하여 서로 설정된 전압레벨 차이(delta V)를 유지하는 상태로 풀 업 구동노드(PU_DRVND) 및 풀 다운 구동노드(PD_DRVND)의 레벨을 결정한다.
또한, 구동노드 레벨 결정부(304)의 구성요소 중 소싱 전류원(3042)은, 풀 업 구동노드(PU_DRVND)로 설정된 크기의 전류를 소싱(sourcing)한다. 즉, 소싱 전류원(3042)에 포함되는 PMOS 트랜지스터(FP1)는 소스 단자가 전원전압(VDD)단에 접속되고, 드레인 단자가 풀 업 구동노드(PU_DRVND)에 접속되며, 게이트로 바이어스 전압(VBIASP)이 입력되어 포화(saturation) 상태에서 동작하게 되므로 전원전압(VDD)단으로부터 풀 업 구동노드(PU_DRVND)로 설정된 크기의 전류를 소싱(sourcing)하게 된다.
마찬가지로, 구동노드 레벨 결정부(304)의 구성요소 중 싱킹 전류원(3044)은, 풀 다운 구동노드(PD_DRVND)에서 설정된 크기의 전류를 싱킹(sinking)한다. 즉, 싱킹 전류원(3044)에 포함되는 NMOS 트랜지스터(FN1)는 드레인 단자가 풀 다운 구동노드(PD_DRVND)에 접속되고, 소스 단자에 접지전압(VSS)단이 접속되며, 게이트로 바이어스 전압(VBIASN)이 입력되어 포화(saturation) 상태에서 동작하게 되므로 풀 다운 구동노드(PD_DRVND)에서 접지전압(VSS)단으로 설정된 크기의 전류를 싱킹(sinking)하게 된다.
그리고, 구동노드 레벨 결정부(304)의 구성요소 중 플로팅 전류원(3046)은, 도면에 도시된 것과 같이 전압 검출부(302)의 출력(BUF_OUT)노드가 플로팅 전류원(3046)과 풀 다운 구동노드(PD_DRVND) 사이에 접속되어 풀 다운 구동노드(PD_DRVND)의 전압레벨을 변동시키는 경우, 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND) 사이에 항상 설정된 크기의 전류가 흐르도록 제어함으로써, 전압 검출부(302)의 출력(BUF_OUT)노드를 통해 풀 다운 구동노드(PD_DRVND)로 공급되는 전류량에 대응하는 풀 다운 구동노드(PD_DRVND)의 레벨 변동량만큼 풀 업 구동노드(PU_DRVND)의 레벨을 변동시키게 된다.
물론, 구동노드 레벨 결정부(304)의 구성요소 중 플로팅 전류원(3046)은, 도면에 도시된 것과 다르게 전압 검출부(302)의 출력(BUF_OUT)노드가 플로팅 전류원(3046)과 풀 업 구동노드(PU_DRVND) 사이에 접속되어 풀 업 구동노드(PU_DRVND)의 전압레벨을 변동시키는 경우, 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND) 사이에 항상 설정된 크기의 전류가 흐르도록 제어함으로써, 전압 검출부(302)의 출력(BUF_OUT)노드를 통해 풀 업 구동노드(PU_DRVND)로 공급되는 전류량에 대응하는 풀 업 구동노드(PU_DRVND)의 레벨 변동량만큼 풀 다운 구동노드(PD_DRVND)의 레벨을 변동시키게 된다.
정리하면, 구동노드 레벨 결정부(304)의 구성요소 중 플로팅 전류원(3046)은, 풀 업 구동노드(PU_DRVND)의 레벨과 풀 다운 구동노드(PD_DRVND)의 레벨이 항상 설정된 전압레벨(delta V)만큼 차이를 유지하도록 함으로써, 전압 검출부(302)의 출력신호(BUF_OUT)에 의해 풀 업 구동노드(PU_DRVND) 또는 풀 다운 구동노드(PD_DRVND)의 전압레벨이 변동하는 것에 대응하여 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨까지 함께 변동시켜 주는 동작을 수행하게 된다.
플로팅 전류원(3046)의 구성을 좀 더 자세히 살펴보면, 플로팅 전류원(3046)은, 풀 업 구동노드(PU_DRVND)에 드레인 단자가 접속되고, 풀 다운 구동노드(PD_DRVND)에 소스 단자가 접속되며, 게이트 단자에 제1 바이어스 전압(VBN)이 공급되어 포화(saturation)상태에서 동작하는 NMOS 트랜지스터(FN2), 및 풀 업 구동노드(PU_DRVND)에 소스 단자가 접속되고, 풀 다운 구동노드(PD_DRVND)에 드레인 단자가 접속되며, 게이트 단자에 제2 바이어스 전압(VBP)이 공급되어 포화(saturation)상태에서 동작하는 PMOS 트랜지스터(FP2)를 포함한다.
플로팅 전류원(3046)의 동작원리를 좀 더 자세히 살펴보면, 플로팅 전류원(3046)에 포함된 NMOS 트랜지스터(FN2)와 PMOS 트랜지스터(FP2)는 모두 포화(saturation) 상태에서 동작하고, 전원전압(VDD)단과 플로팅 전류원(3046) 사이에서 설정된 전류를 소싱(sourcing)해주는 소싱 전류원(3042)에 포함된 PMOS 트랜지스터(FP1)와, 플로팅 전류원(3046)과 접지전압(VSS)단 사이에서 설정된 전류를 싱킹(sinking)해주는 싱킹 전류원(3044)에 포함된 NMOS 트랜지스터도 모두 포화(saturation) 상태에서 동작하므로, 플로팅 전류원(3046)으로 소싱(sourcing)되는 전류량과 플로팅 전류원(3046)에서 싱킹(sinking)되는 전류량을 항상 같은 상태가 된다.
이와 같은 상태에서, 전압 검출부(302)의 출력신호(BUF_OUT)에 따라 풀 업 구동노드(PU_DRVND)의 전압레벨이 상승하거나 풀 다운 구동노드(PD_DRVND)의 전압레벨이 상승하는 경우, 풀 업 구동노드(PU_DRVND) 또는 풀 다운 구동노드(PD_DRVND)의 전압레벨 상승으로 인해 NMOS 트랜지스터(FN2)는 게이트-소스 전압(Vgs)레벨이 작아져서 NMOS 트랜지스터(FN2)를 통해 흐르는 전류량이 적어지게 된다.
이때, 상기에서 설명한 바와 같이 플로팅 전류원(3046)으로 소싱(sourcing)되는 전류량과 플로팅 전류원(3046)에서 싱킹(sinking)되는 전류량을 항상 같은 상태라고 하였으므로, NMOS 트랜지스터(FN2)로 흐르지 못하는 전류는 PMOS 트랜지스터(FP2)로 흘러가게 되며, 그에 따라 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨은 풀 업 구동노드(PU_DRVND) 또는 풀 다운 구동노드(PD_DRVND)의 전압레벨이 상승한 만큼 상승하게 된다.
반대로, 전압 검출부(302)의 출력신호(BUF_OUT)에 따라 풀 업 구동노드(PU_DRVND) 또는 풀 다운 구동노드(PD_DRVND)의 전압레벨이 하강하는 경우, 풀 업 구동노드(PU_DRVND) 또는 풀 다운 구동노드(PD_DRVND)의 전압레벨 하강으로 인해 NMOS 트랜지스터(FN2)는 게이트-소스 전압(Vgs)레벨이 커져서 NMOS 트랜지스터(FN2)를 통해 흐르는 전류량이 늘어나게 된다.
이때, 상기에서 설명한 바와 같이 플로팅 전류원(3046)으로 소싱(sourcing)되는 전류량과 플로팅 전류원(3046)에서 싱킹(sinking)되는 전류량을 항상 같은 상태라고 하였으므로, NMOS 트랜지스터(FN2)로 흐르는 전류량이 늘어나는 만큼 PMOS 트랜지스터(FP2)로 흐르는 전류량이 줄어들게 되며, 그에 따라 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨은 풀 업 구동노드(PU_DRVND) 또는 풀 다운 구동노드(PD_DRVND)의 전압레벨이 하강한 만큼 하강하게 된다.
전술한 바와 같은 플로팅 전류원(3046)의 동작으로 인해 구동노드 레벨 결정부(304)는 도 4에 도시된 것과 같이 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)의 전압레벨이 설정된 전압레벨(delta V) 차이를 유지하는 상태에서 변동하도록 할 수 있게 된다.
그리고, 내부전압 구동부(340)는, 풀 업 구동노드(PU_DRVND)의 레벨에 응답하여 내부 전압(VINT) 노드를 풀 업 구동하고, 풀 다운 구동노드(PD_DRVND)의 레벨을 응답하여 내부 전압(VINT) 노드를 풀 다운 구동한다.
구체적으로, 내부전압 구동부(340)는, 전원전압(VDD)단에 소스 단자가 접속되고, 내부 전압(VINT) 노드에 드레인 단자가 접속되며, 게이트 단자에 접속되는 풀 업 구동노드(PU_DRVND)의 레벨에 따라 내부 전압(VINT) 노드를 전원전압(VDD)으로 풀 업 구동하기 위한 PMOS 트랜지스터(DP1), 및 내부 전압(VINT) 노드에 드레인 단자가 접속되고, 접지전압(VSS)단에 소스 단자가 접속되며, 게이트 단자에 접속되는 풀 다운 구동노드(PD_DRVND)의 레벨에 따라 내부 전압(VINT) 노드를 접지전압(VSS)으로 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)를 구비한다.
이때, 상기에서 설명한 내부전압 입력버퍼(300)의 동작으로 인해 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)는 그 전압레벨이 항상 설정된 레벨(delta V)만큼 차이를 갖는 상태가 되므로, 내부전압 구동부(340)에 포함된 PMOS 트랜지스터(DP1)이 턴 온(turn on)/턴 오프(turn off)되는 경우에 NMOS 트랜지스터(DN1)은 무조건 턴 오프(turn off)/턴 온(turn on)된다.
이렇게, 내부전압 입력버퍼(300)의 동작으로 인해 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)는 도 4에 도시된 것과 같이 그 전압레벨이 항상 설정된 레벨(delta V)만큼 차이를 갖는 상태가 되기 때문에, 데드-존(dead-zone)이 완전히 존재하지 않는 동작이 된다. 따라서, 내부전압 입력버퍼(300)의 동작 중에 내부 전압(VINT) 노드의 레벨이 전원전압(VDD) 레벨의 중간부분에 위치하는 상황이 되면, 풀 업 구동노드(PU_DRVND)의 레벨과 풀 다운 구동노드(PD_DRVND)의 레벨이 PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)를 모두 약간씩 턴 온(turn on) 시키게 되어 약간의 '관통 전류'가 발생할 수 있다. 하지만, PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)가 모두 약간씩 턴 온(turn on)되는 경우에서도 도 4에 도시된 것과 같이 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)가 설정된 전압레벨(delta V)만큼의 차이를 갖는 상태를 유지하기 상태이며, 내부 전압(VINT) 노드의 레벨이 전원전압(VDD) 레벨의 중간부분에 위치하는 상황은 매우 불안정한 상황으로써 그 구간이 매우 짧을 수밖에 없는 상황이므로 내부전압 구동부(340)에서 발생하는 '관통 전류'의 크기는 무시해도 좋을 정도로 적은 양이 된다.
정리하면, 본 발명의 제1 실시예에 따른 내부전압 생성회로에서는 내부전압 구동부(340)의 PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)가 모두 최대로 턴 온(fully turn on)되어 그 전류량이 매우 큰 '관통 전류' 가 흐르는 현상이 발생하지 않으며, 또한, PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)가 모두 턴 오프(turn off)되는 데드-존(dead-zone) 현상이 발생하지 않는다.
한편, 전술한 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로에서는, 도 4에 도시된 것과 같이 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)의 레벨이 항상 설정된 전압레벨 차이(delta V)만큼 갖는 상태에서 변동하는 만큼, 그 변동 폭이 상대적으로 작아진다는 단점이 존재할 수 있다.
즉, 풀 업 구동노드(PU_DRVND)의 최고 전압레벨이 전원전압(VDD)레벨이고, 풀 다운 구동노드(PD_DRVND)의 최저 전압레벨이 접지전압(VSS)레벨이므로, 풀 업 구동노드(PU_DRVND)의 최저 전압레벨은 접지전압(VSS)레벨이 아니라 접지전압(VSS)레벨에다 풀 다운 구동노드(PD_DRVND)와의 전압레벨 차이(delta V)만큼 상승한 전압레벨이 되고, 풀 다운 구동노드(PD_DRVND)의 최대 전압레벨은 전원전압(VDD)레벨이 아니라 전원전압(VDD)레벨에다 풀 업 구동노드(PU_DRVND)와의 전압레벨 차이(delta V)만큼 하강한 전압레벨이 된다.
이렇게, 풀 업 구동노드(PU_DRVND)와 풀 다운 구동노드(PD_DRVND)의 전압레벨 변동 폭이 작아지게 되면, 내부전압 구동부(340)를 통해 내부 전압(VINT) 노드를 풀 업 구동하거나 풀 다운 구동할 수 있는 전류 구동력이 작아진다는 것을 의미하므로 내부 전압(VINT)의 사용량이 급격하게 증가하는 구간에서 내부 전압(VINT)의 노드의 레벨이 급격하게 하락하는 문제점이 발생할 수 있다.
이와 같은 문제점을 해결할 때 가장 간단한 방법은 내부전압 구동부(340)에 포함된 PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)의 사이즈를 증가시키는 것이다.
하지만, 내부전압 구동부(340)에 포함된 PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)의 사이즈를 무작정 증가시키게 되면, 풀 업 구동노드(PU_DRVND) 및 풀 다운 구동노드(PD_DRVND) 쪽에서 보이는 기생 캐패시터 성분이 증가해서 내부전압 생성회로 자체의 반응속도가 느려지는 문제점이 발생할 수 있다.
따라서, 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로에서는 내부전압 구동부(340)에 포함된 PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)의 사이즈 증가를 최대한 억제하면서 전류 구동력을 키우기 위해 내부전압 구동부(340)에 전류미러 형태로 접속되는 전류 소싱부(360)와 전류 싱킹부(370)를 더 포함시켰다.
구체적으로 전류 소싱부(360)는, 풀 업 구동노드(PU_DRVND)에 내부전압 구동부(340)와 전류 미러 형태로 접속되어 내부전압 구동부(340)에 의해 내부 전압 노드로 소싱(sourcing)되는 전류의 크기보다 N배(N은 1보다 큰 정수) 큰 전류를 내부 전압(VINT) 노드로 소싱(sourcing)한다.
그리고, 전류 싱킹부(370)는, 풀 다운 구동노드에 내부전압 구동부(340)와 전류 미러 형태로 접속되어 내부전압 구동부(340)에 의해 내부 전압(VINT) 노드에서 싱킹(sinking)되는 전류의 크기보다 N배(N은 1보다 큰 정수) 큰 전류를 내부 전압(VINT) 노드에서 싱킹(sinking)한다.
이와 같이 전류 소싱부(360)와 전류 싱킹부(370)를 통해 내부전압 구동부(340)의 동작을 보조하게 되면, 전류 소싱부(360)와 전류 싱킹부(370)의 전류 구동력이 전류 미러링 단의 배율(1:N)에 따라 손쉽게 조절될 수 있으므로 내부 전압(VINT) 노드를 구동하는 전류량은 쉽게 증가시킬 수 있는 반면, 풀 업 구동노드(PU_DRVND) 및 풀 다운 구동노드(PD_DRVND) 쪽에서 보이는 기생 캐패시터 성분은 최대한 억제할 수 있으므로 전술한 단점들을 모두 해결하는 것이 가능하다.
도 3b를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로의 구성요소 중 내부전압 입력버퍼(300)의 상세한 회로를 알 수 있다. 특히, 내부전압 입력버퍼(300)의 구성요소 중 전압 검출부(302)의 상세한 회로 구성을 알 수 있다.
구체적으로, 전압 검출부(302)는, 제1 입력부(3021)와, 제2 입력부(3022)와, 검출전압 출력부(3024)와, 바이어스 전압 생성부(3026)와, 소싱 전류원(3028)와, 싱킹 전류원(3029)을 포함하여 구성된다.
여기서, 바이어스 전압 생성부(3026)는 내부전압 입력버퍼(300)에 전류원으로써 동작하는 다수의 PMOS 트랜지스터(FP1, FP2, OP1, OP2, IPC)와 다수의 NMOS 트랜지스터(FN1, FN2, OP1, OP2, OP3, OP4, INC)가 포화(saturation) 상태에서 동작할 수 있도록 하기 위한 바이어스 전압(VBIASP, VBIASPC, VBP, VBIASN, VBIASNC, VBN)을 생성한다.
그리고, 소싱 전류원(3028)과 싱킹 전류원(3029)은 제1 입력부(3021)와 제2 입력부(3022)에 설정된 전류를 소싱(sourcing)하고, 제1 입력부(3021)와 제2 입력부(3022)에서 설정된 전류를 싱킹(sinking)한다.
제1 입력부(3021)는, 내부 전압(VINT) 노드의 레벨에 응답하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 조절되도록 한다.
이때, 제1 입력부(3021)는 내부 전압(VINT) 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기를 조절하게 된다.
여기서, 레일 투 레일(Rail-to-Rail) 형태라는 것은 내부 전압(VINT) 노드의 레벨 변동 폭이 큰 경우에도 안정적으로 입력받아 검출하기 위해 사용되는 형태를 의미한다.
구체적으로, 제1 입력부(3021)에는 내부 전압(VINT) 노드의 레벨이 상대적으로 낮은 구간일 때 이를 입력받아 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(IP1)와, 내부 전압(VINT) 노드의 상대적으로 높은 구간일 때 이를 입력받아 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(IN1)가 구비된다. 따라서, 제1 입력부(3021)에서는 내부 전압(VINT) 노드의 레벨이 낮든 높든 상관없이 이를 검출하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류량을 조절할 수 있게 된다.
제2 입력부(3022)는, 기준 전압(VREF) 노드의 레벨에 응답하여 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기가 조절되도록 한다.
제2 입력부(3022)는 기준 전압(VREF) 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기를 조절하게 된다.
이때, 제2 입력부(3022)는 내부 전압(VINT) 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기를 조절하는 것을 알 수 있다.
여기서, 레일 투 레일(Rail-to-Rail) 형태라는 것은 기준 전압(VREF) 노드의 레벨 변동 폭이 큰 경우에도 안정적으로 입력받아 검출하기 위해 사용되는 형태를 의미한다.
구체적으로, 제2 입력부(3022)에는 기준 전압(VREF) 노드의 레벨이 상대적으로 낮은 구간일 때 이를 입력받아 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(IP2)와, 기준 전압(VREF) 노드의 상대적으로 높은 구간일 때 이를 입력받아 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(IN2)가 구비된다. 따라서, 제2 입력부(3022)에서는 기준 전압(VREF) 노드의 레벨이 낮든 높든 상관없이 이를 검출하여 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량을 조절할 수 있게 된다.
물론, 제2 입력부(3022)에서 그 전압레벨을 검출하는 기준 전압(VREF) 노드의 전압레벨은 변동하지 않는 상태이므로, 레일 투 레일(Rail-to-Rail) 방식으로 기준 전압(VREF) 노드의 전압레벨을 검출하는 것은 큰 의미가 없는 구성일 수 있다. 하지만, 제1 입력부(3021)에서 그 전압레벨을 검출하는 내부 전압(VINT) 노드의 전압레벨은 큰 변동 폭을 가질 수 있는 상태이므로 전압 검출부(302)의 안정적인 동작을 위해서는 제1 입력부(3021)의 레일 투 레일(Rail-to-Rail) 방식에 대응하도록 제2 입력부(3022)도 레일 투 레일(Rail-to-Rail) 방식으로 구성될 필요가 있다.
따라서, 제1 입력부(3021)에서 내부 전압(VINT) 노드의 전압레벨에 따라 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기는 큰 폭으로 변동될 수 있지만, 제2 입력부(3022)에서 기준 전압(VREF) 노드의 전압레벨에 따라 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기는 변동하지 않는 상태가 될 것이다.
검출전압 출력부(3024)는 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기와 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기 차이에 대응하여 검출 전압(BUF_OUT)의 레벨을 조절한다.
이때, 검출전압 출력부(3024)에는, 전류원에 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)와 병렬로 접속되어, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기에 따라 그 전류량이 조절되는 제1 출력 전류 패스(OUTPT_1), 및 제1 출력 전류 패스(OUTPT_1)와 전류 미러 형태로 접속되고 전류원에 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)와 검출전압(BUF_OUT) 출력단이 병렬로 접속되어, 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기에 따라 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)와 검출전압(BUF_OUT) 출력단에 흐르는 전류의 크기가 조절되는 제2 출력 전류 패스(OUTPT_2)가 구비된다.
구체적으로, 검출전압 출력부(3024)의 구성요소 중 제1 출력 전류 패스(OUTPT_1)는 전류원에 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)와 병렬로 연결되는 형태가 된다. 따라서, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기에 따라 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기도 변동하게 된다. 예컨대, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 증가하면, 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기는 감소하는 형태가 된다. 마찬가지로, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 감소하면, 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기는 증가하는 형태가 된다.
그리고, 검출전압 출력부(3024)의 구성요소 중 제2 출력 전류 패스(OUTPT_2)는 제1 출력 전류 패스(OUTPT_1)에 전류 미러링 형태로 접속된다. 따라서, 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)는 그 전류량 변동이 동일한 상태가 되어야 한다.
동시에, 제2 출력 전류 패스(OUTPT_2)는 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2) 및 검출전압(BUF_OUT) 출력단에 병렬로 접속된다. 이때, 기준 전압(VREF) 노드의 레벨이 변동하지 않으므로 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량이 변동하지 않는다는 것을 감안하면, 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)의 전류량 변동은 곧 검출전압(BUF_OUT) 출력단의 전류량 변동으로 이어지게 된다.
예컨대, 내부 전압(VINT) 노드의 전압레벨이 기준 전압(VREF) 노드의 전압레벨보다 상승하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 증가하고, 그에 따라, 제1 출력 전류 패스(OUTPT_1) 및 제2 출력 전류 패스(OUTPT_2)에 흐르는 전류량이 증가하는 경우, 검출전압(BUF_OUT) 출력단으로 흐르는 전류량도 증가하게 되어 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨을 상승시키게 된다. 이렇게, 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨을 상승하게 되면, 내부전압 구동부(340)에서는 내부 전압(VINT) 노드를 풀 다운 구동하게 되어 내부 전압(VINT) 노드의 레벨을 하강시키게 된다. 여기서, 풀 다운 구동노드(PD_DRVND) 및 풀 업 구동노드(PU_DRVND)의 전압레벨이 함께 상승하는 것은 구동노드 레벨 결정부(304)의 동작으로 인한 것이며, 구동노드 레벨 결정부(304)의 상세한 동작은 상기에서 설명된 부분이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
반대로, 내부 전압(VINT) 노드의 전압레벨이 기준 전압(VREF) 노드의 전압레벨보다 하강하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 감소하고, 그에 따라, 제1 출력 전류 패스(OUTPT_1) 및 제2 출력 전류 패스(OUTPT_2)에 흐르는 전류량이 감소하는 경우, 검출전압(BUF_OUT) 출력단으로 흐르는 전류량도 감소하게 되어 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨을 하강시키게 된다. 이렇게, 풀 다운 구동노드(PD_DRVND) 또는 풀 업 구동노드(PU_DRVND)의 전압레벨을 하강하게 되면, 내부전압 구동부(340)에서는 내부 전압(VINT) 노드를 풀 업 구동하게 되어 내부 전압(VINT) 노드의 레벨을 상승시키게 된다. 여기서, 풀 다운 구동노드(PD_DRVND) 및 풀 업 구동노드(PU_DRVND)의 전압레벨이 함께 하강하는 것은 구동노드 레벨 결정부(304)의 동작으로 인한 것이며, 구동노드 레벨 결정부(304)의 상세한 동작은 상기에서 설명된 부분이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
참고로, 전술한 설명에서는 도 3b에 도시된 것과 같이 검출전압 출력부(3024)에 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)가 전류 미러 형태로 접속되어 있는 구성만 개시되었는데, 이는, 어디까지나 하나의 실시예로써 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)에 흐르는 전류의 크기가 동일한 상태라는 것을 감안하면, 한 개의 출력 전류 패스만 개시되어도 전술한 설명과 같은 동작을 구현하는 것은 가능하다. 하지만, 전압 검출부(302)의 안정적인 동작을 위해서는 도 3b에 도시된 것과 같이 검출전압 출력부(3024)에 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)가 전류 미러 형태로 접속되어 있는 구성을 갖는 것이 더 좋다.
<제2 실시예>
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 도면이다.
도 6은 도 5a 및 도 5b에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로의 동작을 설명하기 위해 도시한 다이어그램이다.
도 5a를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로는, 제1 내부전압 입력버퍼(500)와, 제2 내부전압 입력버퍼(560)와, 제3 내부전압 입력버퍼(570)와, 내부전압 구동부(540A, 540B)를 포함하여 구성된다. 여기서, 제1 내부전압 입력버퍼(500)는, 전압 검출부(502)와, 구동노드 레벨 결정부(504)를 포함하여 구성되고, 이때, 구동노드 레벨 결정부(504)는 소싱 전류원(5042)과, 싱킹 전류원(5044)과, 플로팅 전류원(5046)이 포함되어 구성된다.
제1 내부전압 입력버퍼(500)는, 제1 기준 전압(VREF1) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨 변동에 대응하여 제1 풀 업 구동노드(PU_DRVND1) 및 제1 풀 다운 구동노드(PD_DRVND1)의 레벨을 결정하되, 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)가 설정된 전압레벨 차이(delta V)를 유지하도록 한다.
이때, 제1 내부전압 입력버퍼(500)의 구성요소 중 전압 검출부(502)는, 제1 기준 전압(VREF1) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨을 검출한다.
예컨대, 전압 검출부(502)는, 제1 기준 전압(VREF1) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 높은 경우에 그 출력신호(BUF_OUT)의 전압레벨을 상승시키고, 제1 기준 전압(VREF1) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 낮은 경우에 그 출력신호(BUF_OUT)의 전압레벨을 하강시키는 방식으로 동작한다.
그리고, 제1 내부전압 입력버퍼(500)의 구성요소 중 구동노드 레벨 결정부(504)는, 전압 검출부(502)의 출력신호(BUF_OUT)에 응답하여 서로 설정된 전압레벨 차이(delta V)를 유지하는 상태로 제1 풀 업 구동노드(PU_DRVND1) 및 제1 풀 다운 구동노드(PD_DRVND1)의 레벨을 결정한다.
또한, 구동노드 레벨 결정부(504)의 구성요소 중 소싱 전류원(5042)은, 제1 풀 업 구동노드(PU_DRVND1)로 설정된 크기의 전류를 소싱(sourcing)한다. 즉, 소싱 전류원(5042)에 포함되는 PMOS 트랜지스터(FP1)는 소스 단자가 전원전압(VDD)단에 접속되고, 드레인 단자가 제1 풀 업 구동노드(PU_DRVND1)에 접속되며, 게이트로 바이어스 전압(VBIASP)이 입력되어 포화(saturation) 상태에서 동작하게 되므로 전원전압(VDD)단으로부터 제1 풀 업 구동노드(PU_DRVND1)로 설정된 크기의 전류를 소싱(sourcing)하게 된다.
마찬가지로, 구동노드 레벨 결정부(504)의 구성요소 중 싱킹 전류원(5044)은, 제1 풀 다운 구동노드(PD_DRVND1)에서 설정된 크기의 전류를 싱킹(sinking)한다. 즉, 싱킹 전류원(5044)에 포함되는 NMOS 트랜지스터(FN1)는 드레인 단자가 제1 풀 다운 구동노드(PD_DRVND1)에 접속되고, 소스 단자에 접지전압(VSS)단이 접속되며, 게이트로 바이어스 전압(VBIASN)이 입력되어 포화(saturation) 상태에서 동작하게 되므로 제1 풀 다운 구동노드(PD_DRVND1)에서 접지전압(VSS)단으로 설정된 크기의 전류를 싱킹(sinking)하게 된다.
그리고, 구동노드 레벨 결정부(504)의 구성요소 중 플로팅 전류원(5046)은, 도면에 도시된 것과 같이 전압 검출부(502)의 출력(BUF_OUT)노드가 플로팅 전류원(5046)과 제1 풀 다운 구동노드(PD_DRVND1) 사이에 접속되어 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨을 변동시키는 경우, 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1) 사이에 항상 설정된 크기의 전류가 흐르도록 제어함으로써, 전압 검출부(502)의 출력(BUF_OUT)노드를 통해 제1 풀 다운 구동노드(PD_DRVND1)로 공급되는 전류량에 대응하는 제1 풀 다운 구동노드(PD_DRVND1)의 레벨 변동량만큼 제1 풀 업 구동노드(PU_DRVND1)의 레벨을 변동시키게 된다.
물론, 구동노드 레벨 결정부(504)의 구성요소 중 플로팅 전류원(5046)은, 도면에 도시된 것과 다르게 전압 검출부(502)의 출력(BUF_OUT)노드가 플로팅 전류원(5046)과 제1 풀 업 구동노드(PU_DRVND1) 사이에 접속되어 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨을 변동시키는 경우, 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1) 사이에 항상 설정된 크기의 전류가 흐르도록 제어함으로써, 전압 검출부(502)의 출력(BUF_OUT)노드를 통해 제1 풀 업 구동노드(PU_DRVND1)로 공급되는 전류량에 대응하는 제1 풀 업 구동노드(PU_DRVND1)의 레벨 변동량만큼 제1 풀 다운 구동노드(PD_DRVND1)의 레벨을 변동시키게 된다.
정리하면, 구동노드 레벨 결정부(504)의 구성요소 중 플로팅 전류원(5046)은, 제1 풀 업 구동노드(PU_DRVND1)의 레벨과 제1 풀 다운 구동노드(PD_DRVND1)의 레벨이 항상 설정된 전압레벨(delta V)만큼 차이를 유지하도록 함으로써, 전압 검출부(502)의 출력신호(BUF_OUT)에 의해 제1 풀 업 구동노드(PU_DRVND1) 또는 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨이 변동하는 것에 대응하여 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨까지 함께 변동시켜 주는 동작을 수행하게 된다.
플로팅 전류원(5046)의 구성을 좀 더 자세히 살펴보면, 플로팅 전류원(5046)은, 제1 풀 업 구동노드(PU_DRVND1)에 드레인 단자가 접속되고, 제1 풀 다운 구동노드(PD_DRVND1)에 소스 단자가 접속되며, 게이트 단자에 제1 바이어스 전압(VBN)이 공급되어 포화(saturation)상태에서 동작하는 NMOS 트랜지스터(FN2), 및 제1 풀 업 구동노드(PU_DRVND1)에 소스 단자가 접속되고, 제1 풀 다운 구동노드(PD_DRVND1)에 드레인 단자가 접속되며, 게이트 단자에 제2 바이어스 전압(VBP)이 공급되어 포화(saturation)상태에서 동작하는 PMOS 트랜지스터(FP2)를 포함한다.
플로팅 전류원(5046)의 동작원리를 좀 더 자세히 살펴보면, 플로팅 전류원(5046)에 포함된 NMOS 트랜지스터(FN2)와 PMOS 트랜지스터(FP2)는 모두 포화(saturation) 상태에서 동작하고, 전원전압(VDD)단과 플로팅 전류원(5046) 사이에서 설정된 전류를 소싱(sourcing)해주는 소싱 전류원(5042)에 포함된 PMOS 트랜지스터(FP1)와, 플로팅 전류원(5046)과 접지전압(VSS)단 사이에서 설정된 전류를 싱킹(sinking)해주는 싱킹 전류원(5044)에 포함된 NMOS 트랜지스터도 모두 포화(saturation) 상태에서 동작하므로, 플로팅 전류원(5046)으로 소싱(sourcing)되는 전류량과 플로팅 전류원(5046)에서 싱킹(sinking)되는 전류량을 항상 같은 상태가 된다.
이와 같은 상태에서, 전압 검출부(502)의 출력신호(BUF_OUT)에 따라 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨이 상승하거나 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨이 상승하는 경우, 제1 풀 업 구동노드(PU_DRVND1) 또는 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨 상승으로 인해 NMOS 트랜지스터(FN2)는 게이트-소스 전압(Vgs)레벨이 작아져서 NMOS 트랜지스터(FN2)를 통해 흐르는 전류량이 적어지게 된다.
이때, 상기에서 설명한 바와 같이 플로팅 전류원(5046)으로 소싱(sourcing)되는 전류량과 플로팅 전류원(5046)에서 싱킹(sinking)되는 전류량을 항상 같은 상태라고 하였으므로, NMOS 트랜지스터(FN2)로 흐르지 못하는 전류는 PMOS 트랜지스터(FP2)로 흘러가게 되며, 그에 따라 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨은 제1 풀 업 구동노드(PU_DRVND1) 또는 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨이 상승한 만큼 상승하게 된다.
반대로, 전압 검출부(502)의 출력신호(BUF_OUT)에 따라 제1 풀 업 구동노드(PU_DRVND1) 또는 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨이 하강하는 경우, 제1 풀 업 구동노드(PU_DRVND1) 또는 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨 하강으로 인해 NMOS 트랜지스터(FN2)는 게이트-소스 전압(Vgs)레벨이 커져서 NMOS 트랜지스터(FN2)를 통해 흐르는 전류량이 늘어나게 된다.
이때, 상기에서 설명한 바와 같이 플로팅 전류원(5046)으로 소싱(sourcing)되는 전류량과 플로팅 전류원(5046)에서 싱킹(sinking)되는 전류량을 항상 같은 상태라고 하였으므로, NMOS 트랜지스터(FN2)로 흐르는 전류량이 늘어나는 만큼 PMOS 트랜지스터(FP2)로 흐르는 전류량이 줄어들게 되며, 그에 따라 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨은 제1 풀 업 구동노드(PU_DRVND1) 또는 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨이 하강한 만큼 하강하게 된다.
전술한 바와 같은 플로팅 전류원(5046)의 동작으로 인해 구동노드 레벨 결정부(504)는 도 6에 도시된 것과 같이 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨이 설정된 전압레벨(delta V) 차이를 유지하는 상태에서 변동하도록 할 수 있게 된다.
그리고, 내부전압 구동부(540A, 540B)는, 제1 풀 업 구동노드(PU_DRVND1) 및 제2 풀 업 구동노드(PU_DRVND2)의 레벨에 각각 응답하여 내부 전압(VINT) 노드를 각각 풀 업 구동하고, 제1 풀 다운 구동노드(PD_DRVND1) 및 제2 풀 다운 구동노드(PD_DRVND2)의 레벨에 각각 응답하여 내부 전압(VINT) 노드를 각각 풀 다운 구동한다.
구체적으로, 내부전압 구동부(540A, 540B)는, 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨 변동에 응답하여 내부 전압(VINT) 노드를 풀 업 구동 및 풀 다운 구동하기 위한 제1 내부전압 구동부(540A)와, 제2 풀 업 구동노드(PU_DRVND)와 제2 풀 다운 구동노드(PD_DRVND2)의 전압레벨 변동에 응답하여 내부 전압(VINT) 노드를 풀 업 구동 및 풀 다운 구동하기 위한 제2 내부전압 구동부(540B)를 구비한다.
여기서, 제1 내부전압 구동부(540A)는, 전원전압(VDD)단에 소스 단자가 접속되고, 내부 전압(VINT) 노드에 드레인 단자가 접속되며, 게이트 단자에 접속되는 제1 풀 업 구동노드(PU_DRVND1)의 레벨에 따라 내부 전압(VINT) 노드를 전원전압(VDD)으로 풀 업 구동하기 위한 제1 PMOS 트랜지스터(DP1), 및 내부 전압(VINT) 노드에 드레인 단자가 접속되고, 접지전압(VSS)단에 소스 단자가 접속되며, 게이트 단자에 접속되는 제1 풀 다운 구동노드(PD_DRVND1)의 레벨에 따라 내부 전압(VINT) 노드를 접지전압(VSS)으로 풀 다운 구동하기 위한 제1 NMOS 트랜지스터(DN1)를 구비한다.
이때, 상기에서 설명한 제1 내부전압 입력버퍼(500)의 동작으로 인해 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)는 그 전압레벨이 항상 설정된 레벨(delta V)만큼 차이를 갖는 상태가 되므로, 제1 내부전압 구동부(540A)에 포함된 제1 PMOS 트랜지스터(DP1)가 턴 온(turn on)/턴 오프(turn off)되는 경우에 제1 NMOS 트랜지스터(DN1)는 무조건 턴 오프(turn off)/턴 온(turn on)된다.
이렇게, 제1 내부전압 입력버퍼(500)의 동작으로 인해 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)는 도 6에 도시된 것과 같이 그 전압레벨이 항상 설정된 레벨(delta V)만큼 차이를 갖는 상태가 되기 때문에, 데드-존(dead-zone)이 완전히 존재하지 않는 동작이 된다. 따라서, 제1 내부전압 입력버퍼(500)의 동작 중에 내부 전압(VINT) 노드의 레벨이 전원전압(VDD) 레벨의 중간부분에 위치하는 상황이 되면, 제1 풀 업 구동노드(PU_DRVND1)의 레벨과 제1 풀 다운 구동노드(PD_DRVND1)의 레벨이 PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)를 모두 약간씩 턴 온(turn on) 시키게 되어 약간의 '관통 전류'가 발생할 수 있다. 하지만, PMOS 트랜지스터(DP1)와 NMOS 트랜지스터(DN1)가 모두 약간씩 턴 온(turn on)되는 경우에서도 도 6에 도시된 것과 같이 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)가 설정된 전압레벨(delta V)만큼의 차이를 갖는 상태를 유지하기 상태이며, 내부 전압(VINT) 노드의 레벨이 전원전압(VDD) 레벨의 중간부분에 위치하는 상황은 매우 불안정한 상황으로써 그 구간이 매우 짧을 수밖에 없는 상황이므로 제1 내부전압 구동부(540A)에서 발생하는 '관통 전류'의 크기는 무시해도 좋을 정도로 적은 양이 된다.
정리하면, 본 발명의 제1 실시예에 따른 내부전압 생성회로에서는 제1 내부전압 구동부(540A)의 제1 PMOS 트랜지스터(DP1)와 제1 NMOS 트랜지스터(DN1)가 모두 최대로 턴 온(fully turn on)되어 그 전류량이 매우 큰 '관통 전류' 가 흐르는 현상이 발생하지 않으며, 또한, 제1 PMOS 트랜지스터(DP1)와 제1 NMOS 트랜지스터(DN1)가 모두 턴 오프(turn off)되는 데드-존(dead-zone) 현상이 발생하지 않는다.
한편, 전술한 제1 내부전압 입력버퍼(500)는 도 6에 도시된 것과 같이 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)의 레벨이 항상 설정된 전압레벨 차이(delta V)만큼 갖는 상태에서 변동하도록 하는 만큼, 그 변동 폭이 상대적으로 작아진다는 단점이 존재할 수 있다.
즉, 제1 풀 업 구동노드(PU_DRVND1)의 최고 전압레벨이 전원전압(VDD)레벨이고, 제1 풀 다운 구동노드(PD_DRVND1)의 최저 전압레벨이 접지전압(VSS)레벨이므로, 제1 풀 업 구동노드(PU_DRVND1)의 최저 전압레벨은 접지전압(VSS)레벨이 아니라 접지전압(VSS)레벨에다 제1 풀 다운 구동노드(PD_DRVND1)와의 전압레벨 차이(delta V)만큼 상승한 전압레벨이 되고, 제1 풀 다운 구동노드(PD_DRVND1)의 최대 전압레벨은 전원전압(VDD)레벨이 아니라 전원전압(VDD)레벨에다 제1 풀 업 구동노드(PU_DRVND1)와의 전압레벨 차이(delta V)만큼 하강한 전압레벨이 된다.
이렇게, 제1 풀 업 구동노드(PU_DRVND1)와 제1 풀 다운 구동노드(PD_DRVND1)의 전압레벨 변동 폭이 작아지게 되면, 제1 내부전압 구동부(540A)를 통해 내부 전압(VINT) 노드를 풀 업 구동하거나 풀 다운 구동할 수 있는 전류 구동력이 작아진다는 것을 의미하므로 제1 내부전압 입력버퍼(500)와 제1 내부전압 구동부(540A)의 동작만으로는 내부 전압(VINT) 노드의 전압레벨 변동에 충분하게 대응할 수 없다. 예컨대, 제1 내부전압 입력버퍼(500)와 제1 내부전압 구동부(540A)만 동작한다면 내부 전압(VINT)의 사용량이 급격하게 증가하는 구간에서 내부 전압(VINT)의 노드의 레벨이 급격하게 하락하는 문제점이 발생할 수 있다.
따라서, 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로에서는, 제1 내부전압 입력버퍼(500) 이외에도 제2 내부전압 입력버퍼(560)와 제3 내부전압 입력버퍼(570)의 동작을 통해 제1 내부전압 입력버퍼(500)와 제1 내부전압 구동부(540A)의 동작으로 발생할 수 있는 문제를 방지한다.
구체적으로, 제2 내부전압 입력버퍼(560)는, 제2 기준 전압(VREF2) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨 변동에 대응하여 제2 풀 업 구동노드(PU_DRVND2)의 레벨을 결정한다.
예컨대, 제2 내부전압 입력버퍼(560)는, 제2 기준 전압(VREF2) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 높은 경우에 제2 풀 업 구동노드(PU_DRVND2)의 전압레벨을 상승시키고, 제2 기준 전압(VREF2) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 낮은 경우에 제2 풀 업 구동노드(PU_DRVND2)의 전압레벨을 하강시키는 방식으로 동작한다.
또한, 제3 내부전압 입력버퍼(570)는, 제3 기준 전압(VREF3) 노드의 레벨을 기준으로 내부 전압(VINT) 노드의 레벨 변동에 대응하여 제2 풀 다운 구동노드(PD_DRVND2)의 레벨을 결정한다.
예컨대, 제3 내부전압 입력버퍼(570)는, 제3 기준 전압(VREF3) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 높은 경우에 제2 풀 다운 구동노드(PD_DRVND2)의 전압레벨을 상승시키고, 제3 기준 전압(VREF3) 노드의 레벨보다 내부 전압(VINT) 노드의 레벨이 더 낮은 경우에 제2 풀 다운 구동노드(PD_DRVND2)의 전압레벨을 하강시키는 방식으로 동작한다.
이때, 도 6에 도시된 것과 같이 제2 기준 전압(VREF2) 노드의 레벨은 제3 기준 전압(VREF3) 노드의 레벨보다 낮은 상태가 되어야 한다. 또한, 제1 기준 전압(VREF1) 노드의 레벨은 제2 기준 전압(VREF2) 노드의 레벨보다 높고 제3 기준 전압(VREF3) 노드의 레벨보다 낮은 상태가 되어야 한다.
그리고, 내부전압 구동부(540A, 540B)의 구성요소 중 제2 내부전압 구동부(540B)는, 전원전압(VDD)단에 소스 단자가 접속되고, 내부 전압(VINT) 노드에 드레인 단자가 접속되며, 게이트 단자에 접속되는 제2 풀 업 구동노드(PU_DRVND2)의 레벨에 따라 내부 전압(VINT) 노드를 전원전압(VDD)으로 풀 업 구동하기 위한 제2 PMOS 트랜지스터(DP2), 및 내부 전압(VINT) 노드에 드레인 단자가 접속되고, 접지전압(VSS)단에 소스 단자가 접속되며, 게이트 단자에 접속되는 제2 풀 다운 구동노드(PD_DRVND2)의 레벨에 따라 내부 전압(VINT) 노드를 접지전압(VSS)으로 풀 다운 구동하기 위한 제2 NMOS 트랜지스터(DN2)를 구비한다.
도 6을 참조하면, 전술한 제2 내부전압 입력버퍼(560)와 제3 내부전압 입력버퍼(570)의 동작은 제2 풀 업 구동노드(PU_DRVND2)와 제2 풀 다운 구동노드(PD_DRVND2) 및 내부 전압(VINT) 노드의 레벨에 따라 그 영역이 세 단계로 구분되는 것을 알 수 있다.
구체적으로, 내부 전압(VINT) 노드의 레벨 값이 제2 기준 전압(VREF2) 노드의 레벨보다 낮을 경우에 해당하는 영역(PULL-UP 영역)에서는, 제2 풀 업 구동노드(PU_DRVND2) 및 제2 풀 다운 구동노드(PD_DRVND2)의 전압레벨이 접지전압(VSS) 레벨과 동일한 상태가 되어 내부 전압(VINT) 노드를 풀 업 구동하기 위한 제2 PMOS 트랜지스터(DP2)가 턴 온(turn on)되고 풀 다운 구동하기 위한 제2 NMOS 트랜지스터(DN2)는 턴 오프(turn off)된다. 즉, 전원전압(VDD)단에서 내부 전압(VINT) 노드로 소싱(sourcing)되는 전류는 발생하고, 내부 전압(VINT) 노드에서 접지전압(VSS)단으로 싱킹(sinking)되는 전류는 발생하는 않는다. 따라서, 내부 전압(VINT) 노드의 전압레벨은 상승하게 된다.
또한, 내부 전압(VINT) 노드의 레벨 값이 제3 기준 전압(VREF3) 노드의 레벨보다 높을 경우에 해당하는 영역(PULL-DOWN 영역)에서는, 제2 풀 업 구동노드(PU_DRVND2) 및 제2 풀 다운 구동노드(PD_DRVND2)의 전압레벨이 전원전압(VDD) 레벨과 동일한 상태가 되어 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 제2 NMOS 트랜지스터(DN2)가 턴 온(turn on)되고 풀 업 구동하기 위한 제2 PMOS 트랜지스터(DP2)가 턴 오프(turn off)된다. 즉, 내부 전압(VINT) 노드에서 접지전압(VSS)단으로 싱킹(sinking)되는 전류는 발생하고, 전원전압(VDD)단에서 내부 전압(VINT) 노드로 소싱(sourcing)되는 전류가 발생하는다. 따라서, 내부 전압(VINT) 노드의 전압레벨은 하강하게 된다.
그리고, 내부 전압(VINT) 노드의 레벨 값이 제2 기준 전압(VREF2) 노드의 레벨보다 높고 제3 기준 전압(VREF3) 노드의 레벨보다 낮을 경우에 해당하는 영역(중간 영역)에서는, 제2 풀 업 구동노드(PU_DRVND2)가 전원전압(VDD) 레벨과 동일한 상태가 되고 제2 풀 다운 구동노드(PD_DRVND2)가 접지전압(VSS) 레벨과 동일한 상태가 되어 내부 전압(VINT) 노드를 풀 업 구동하기 위한 PMOS 트랜지스터(DP1)와 내부 전압(VINT) 노드를 풀 다운 구동하기 위한 NMOS 트랜지스터(DN1)가 모두 턴 오프(turn off)된다. 즉, 내부 전압(VINT) 노드에서 접지전압(VSS)단으로 싱킹(sinking)되는 전류가 발생하지 않고, 전원전압(VDD)단에서 내부 전압(VINT) 노드로 소싱(sourcing)되는 전류가 발생하지 않는다. 따라서, 내부 전압(VINT) 노드의 전압레벨을 변동시키기 위한 구동력이 존재하지 않는 구간이 된다.
이와 같이, 제2 내부전압 입력버퍼(560)와 제3 내부전압 입력버퍼(570)의 동작을 통해 내부 전압(VINT) 노드의 전압레벨이 상대적으로 크게 상승하는 과정, 즉, 제2 기준 전압(VREF2) 레벨을 기준으로 '중간 영역'에서 'PULL-UP 영역'으로 넘어과는 과정에서는 제2 풀 업 구동노드(PU_DRVND)의 전압레벨이 전원전압(VDD) 레벨에서 접지전압(VSS) 레벨로 변동하게 되어 제2 내부전압 구동부(540B)가 큰 전류 구동력을 갖는 상태가 될 수 있다. 또한, 내부 전압(VINT) 노드의 전압레벨이 상대적으로 크게 하강하는 과정, 즉, 제3 기준 전압(VREF3) 레벨을 기준으로 '중간 영역'에서 'PULL-DOWN 영역'으로 넘어가는 과정에서는 제2 풀 다운 구동노드(PD_DRVND)의 전압레벨이 접지전압(VSS) 레벨에서 전원전압(VDD) 레벨로 변동하게 되어 제2 내부전압 구동부(540A, 540B)가 큰 전류 구동력을 갖는 상태가 될 수 있다.
그리고, 제2 풀 업 구동노드(PU_DRVND2)가 전원전압(VDD) 레벨과 동일한 상태가 되고 제2 풀 다운 구동노드(PD_DRVND2)가 접지전압(VSS) 레벨과 동일한 상태가 되어 제2 내부전압 구동부(540B)가 아무런 전류 구동력을 갖지 못하는 구간인 '중간 영역'에서는 전술한 설명 및 도 6에 도시된 도면에서와 같이 제1 내부전압 입력버퍼(500)가 동작하여 제1 풀 업 구동노드(PU_DRVND1)와 제2 풀 업 구동노드(PU_DRVND2)가 설정된 전압레벨(delta V)을 유지한 상태로 변동하기 때문에 제1 내부전압 구동부(540A)가 전류 구동력을 갖는 상태가 된다.
따라서, 전술한 본 발명의 제2 실시예와 같이 제1 내지 제3 내부전압 입력부(500, 560, 570)를 통해 내부전압 구동부(540A, 540B)의 동작을 제어하게 되면, 내부 전압(VINT) 노드의 어떠한 전압레벨 변동구간에서도 충분한 크기의 구동 전류를 공급받는 것이 가능하다.
도 5b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로의 구성요소 중 내부전압 입력버퍼(500)의 상세한 회로를 알 수 있다. 특히, 내부전압 입력버퍼(500)의 구성요소 중 전압 검출부(502)의 상세한 회로 구성을 알 수 있다.
구체적으로, 전압 검출부(502)는, 제1 입력부(5021)와, 제2 입력부(5022)와, 검출전압 출력부(5024)와, 바이어스 전압 생성부(5026)와, 소싱 전류원(5028)와, 싱킹 전류원(5029)을 포함하여 구성된다.
여기서, 바이어스 전압 생성부(5026)는 내부전압 입력버퍼(500)에 전류원으로써 동작하는 다수의 PMOS 트랜지스터(FP1, FP2, OP1, OP2, IPC)와 다수의 NMOS 트랜지스터(FN1, FN2, OP1, OP2, OP3, OP4, INC)가 포화(saturation) 상태에서 동작할 수 있도록 하기 위한 바이어스 전압(VBIASP, VBIASPC, VBP, VBIASN, VBIASNC, VBN)을 생성한다.
그리고, 소싱 전류원(5028)과 싱킹 전류원(5029)은 제1 입력부(5021)와 제2 입력부(5022)에 설정된 전류를 소싱(sourcing)하고, 제1 입력부(5021)와 제2 입력부(5022)에서 설정된 전류를 싱킹(sinking)한다.
제1 입력부(5021)는, 내부 전압(VINT) 노드의 레벨에 응답하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 조절되도록 한다.
이때, 제1 입력부(5021)는 내부 전압(VINT) 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기를 조절하게 된다.
여기서, 레일 투 레일(Rail-to-Rail) 형태라는 것은 내부 전압(VINT) 노드의 레벨 변동 폭이 큰 경우에도 안정적으로 입력받아 검출하기 위해 사용되는 형태를 의미한다.
구체적으로, 제1 입력부(5021)에는 내부 전압(VINT) 노드의 레벨이 상대적으로 낮은 구간일 때 이를 입력받아 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(IP1)와, 내부 전압(VINT) 노드의 상대적으로 높은 구간일 때 이를 입력받아 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(IN1)가 구비된다. 따라서, 제1 입력부(5021)에서는 내부 전압(VINT) 노드의 레벨이 낮든 높든 상관없이 이를 검출하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류량을 조절할 수 있게 된다.
제2 입력부(5022)는, 제1 기준 전압(VREF1) 노드의 레벨에 응답하여 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기가 조절되도록 한다.
제2 입력부(5022)는 제1 기준 전압(VREF1) 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기를 조절하게 된다.
이때, 제2 입력부(5022)는 내부 전압(VINT) 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기를 조절하는 것을 알 수 있다.
여기서, 레일 투 레일(Rail-to-Rail) 형태라는 것은 제1 기준 전압(VREF1) 노드의 레벨 변동 폭이 큰 경우에도 안정적으로 입력받아 검출하기 위해 사용되는 형태를 의미한다.
구체적으로, 제2 입력부(5022)에는 제1 기준 전압(VREF1) 노드의 레벨이 상대적으로 낮은 구간일 때 이를 입력받아 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(IP2)와, 제1 기준 전압(VREF1) 노드의 상대적으로 높은 구간일 때 이를 입력받아 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(IN2)가 구비된다. 따라서, 제2 입력부(5022)에서는 제1 기준 전압(VREF1) 노드의 레벨이 낮든 높든 상관없이 이를 검출하여 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량을 조절할 수 있게 된다.
물론, 제2 입력부(5022)에서 그 전압레벨을 검출하는 제1 기준 전압(VREF1) 노드의 전압레벨은 변동하지 않는 상태이므로, 레일 투 레일(Rail-to-Rail) 방식으로 제1 기준 전압(VREF1) 노드의 전압레벨을 검출하는 것은 큰 의미가 없는 구성일 수 있다. 하지만, 제1 입력부(5021)에서 그 전압레벨을 검출하는 내부 전압(VINT) 노드의 전압레벨은 큰 변동 폭을 가질 수 있는 상태이므로 전압 검출부(502)의 안정적인 동작을 위해서는 제1 입력부(5021)의 레일 투 레일(Rail-to-Rail) 방식에 대응하도록 제2 입력부(5022)도 레일 투 레일(Rail-to-Rail) 방식으로 구성될 필요가 있다.
따라서, 제1 입력부(5021)에서 내부 전압(VINT) 노드의 전압레벨에 따라 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기는 큰 폭으로 변동될 수 있지만, 제2 입력부(5022)에서 제1 기준 전압(VREF1) 노드의 전압레벨에 따라 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기는 변동하지 않는 상태가 될 것이다.
검출전압 출력부(5024)는 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기와 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류의 크기 차이에 대응하여 검출 전압(BUF_OUT)의 레벨을 조절한다.
이때, 검출전압 출력부(5024)에는, 전류원에 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)와 병렬로 접속되어, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기에 따라 그 전류량이 조절되는 제1 출력 전류 패스(OUTPT_1), 및 제1 출력 전류 패스(OUTPT_1)와 전류 미러 형태로 접속되고 전류원에 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)와 검출전압(BUF_OUT) 출력단이 병렬로 접속되어, 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기에 따라 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)와 검출전압(BUF_OUT) 출력단에 흐르는 전류의 크기가 조절되는 제2 출력 전류 패스(OUTPT_2)가 구비된다.
구체적으로, 검출전압 출력부(5024)의 구성요소 중 제1 출력 전류 패스(OUTPT_1)는 전류원에 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)와 병렬로 연결되는 형태가 된다. 따라서, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기에 따라 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기도 변동하게 된다. 예컨대, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 증가하면, 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기는 감소하는 형태가 된다. 마찬가지로, 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 감소하면, 제1 출력 전류 패스(OUTPT_1)에 흐르는 전류의 크기는 증가하는 형태가 된다.
그리고, 검출전압 출력부(5024)의 구성요소 중 제2 출력 전류 패스(OUTPT_2)는 제1 출력 전류 패스(OUTPT_1)에 전류 미러링 형태로 접속된다. 따라서, 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)는 그 전류량 변동이 동일한 상태가 되어야 한다.
동시에, 제2 출력 전류 패스(OUTPT_2)는 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2) 및 검출전압(BUF_OUT) 출력단에 병렬로 접속된다. 이때, 제1 기준 전압(VREF1) 노드의 레벨이 변동하지 않으므로 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)에 흐르는 전류량이 변동하지 않는다는 것을 감안하면, 제2 입력 전류 패스(INPT2_1, INPT2_2, INPTC_2)의 전류량 변동은 곧 검출전압(BUF_OUT) 출력단의 전류량 변동으로 이어지게 된다.
예컨대, 내부 전압(VINT) 노드의 전압레벨이 제1 기준 전압(VREF1) 노드의 전압레벨보다 상승하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 증가하고, 그에 따라, 제1 출력 전류 패스(OUTPT_1) 및 제2 출력 전류 패스(OUTPT_2)에 흐르는 전류량이 증가하는 경우, 검출전압(BUF_OUT) 출력단으로 흐르는 전류량도 증가하게 되어 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨을 상승시키게 된다. 이렇게, 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨을 상승하게 되면, 내부전압 구동부(540)에서는 내부 전압(VINT) 노드를 풀 다운 구동하게 되어 내부 전압(VINT) 노드의 레벨을 하강시키게 된다. 여기서, 제1 풀 다운 구동노드(PD_DRVND1) 및 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨이 함께 상승하는 것은 구동노드 레벨 결정부(504)의 동작으로 인한 것이며, 구동노드 레벨 결정부(504)의 상세한 동작은 상기에서 설명된 부분이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
반대로, 내부 전압(VINT) 노드의 전압레벨이 제1 기준 전압(VREF1) 노드의 전압레벨보다 하강하여 제1 입력 전류 패스(INPT1_1, INPT1_2, INPTC_1)에 흐르는 전류의 크기가 감소하고, 그에 따라, 제1 출력 전류 패스(OUTPT_1) 및 제2 출력 전류 패스(OUTPT_2)에 흐르는 전류량이 감소하는 경우, 검출전압(BUF_OUT) 출력단으로 흐르는 전류량도 감소하게 되어 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨을 하강시키게 된다. 이렇게, 제1 풀 다운 구동노드(PD_DRVND1) 또는 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨을 하강하게 되면, 내부전압 구동부(540)에서는 내부 전압(VINT) 노드를 풀 업 구동하게 되어 내부 전압(VINT) 노드의 레벨을 상승시키게 된다. 여기서, 제1 풀 다운 구동노드(PD_DRVND1) 및 제1 풀 업 구동노드(PU_DRVND1)의 전압레벨이 함께 하강하는 것은 구동노드 레벨 결정부(504)의 동작으로 인한 것이며, 구동노드 레벨 결정부(504)의 상세한 동작은 상기에서 설명된 부분이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
참고로, 전술한 설명에서는 도 5b에 도시된 것과 같이 검출전압 출력부(5024)에 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)가 전류 미러 형태로 접속되어 있는 구성만 개시되었는데, 이는, 어디까지나 하나의 실시예로써 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)에 흐르는 전류의 크기가 동일한 상태라는 것을 감안하면, 한 개의 출력 전류 패스만 개시되어도 전술한 설명과 같은 동작을 구현하는 것은 가능하다. 하지만, 전압 검출부(502)의 안정적인 동작을 위해서는 도 5b에 도시된 것과 같이 검출전압 출력부(5024)에 제1 출력 전류 패스(OUTPT_1)와 제2 출력 전류 패스(OUTPT_2)가 전류 미러 형태로 접속되어 있는 구성을 갖는 것이 더 좋다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 장치의 내부전압 생성회로가 데드 존(dead-zone) 영역이 존재하지 않는 상태로 동작하기 때문에 내부전압의 레벨 변동과 상관없이 항상 동작하게 된다.
따라서, 내부전압의 레벨 변동에 대해 매우 빠르게 반응하여 내부전압 생성회로가 동작할 수 있다.
그로 인해, 내부 전압 생성회로에서 생성되는 내부 전압의 레벨 변동 폭(fluctuation)이 작아지게 된다.
따라서, 내부 전압을 사용하여 설정된 동작을 수행하는 반도체 장치의 전체적인 동작이 안정화될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 560 : 제1 내부전압 입력버퍼
120, 570 : 제2 내부전압 입력버퍼
140, 340 : 내부전압 구동부 540A : 제1 내부전압 구동부
540B : 제2 내부전압 구동부 360 : 전류 소싱부
370 : 전류 싱킹부 302, 502 : 전압 검출부
304, 504 : 구동노드 레벨 결정부

Claims (20)

  1. 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 풀 업 구동노드 및 풀 다운 구동노드의 레벨을 결정하되, 상기 풀 업 구동노드와 상기 풀 다운 구동노드가 설정된 전압레벨 차이를 유지하도록 하는 내부전압 입력버퍼; 및
    상기 풀 업 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 풀 업 구동하고, 상기 풀 다운 구동노드의 레벨을 응답하여 상기 내부 전압 노드를 풀 다운 구동하는 내부전압 구동부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 풀 업 구동노드에 상기 내부전압 구동부와 전류 미러 형태로 접속되어 상기 내부전압 구동부에 의해 상기 내부 전압 노드로 소싱(sourcing)되는 전류의 크기보다 N배(N은 1보다 큰 정수) 큰 전류를 상기 내부 전압 노드로 소싱(sourcing)하는 전류 소싱부; 및
    상기 풀 다운 구동노드에 상기 내부전압 구동부와 전류 미러 형태로 접속되어 상기 내부전압 구동부에 의해 상기 내부 전압 노드에서 싱킹(sinking)되는 전류의 크기보다 N배(N은 1보다 큰 정수) 큰 전류를 상기 내부 전압 노드에서 싱킹(sinking)하는 전류 싱킹부
    를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 내부전압 입력버퍼는,
    상기 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨을 검출하기 위한 전압 검출부; 및
    상기 전압 검출부의 출력신호에 응답하여 서로 설정된 전압레벨 차이를 유지하는 상태로 상기 풀 업 구동노드 및 상기 풀 다운 구동노드의 레벨을 결정하는 구동노드 레벨 결정부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 전압 검출부는,
    상기 내부 전압 노드의 레벨에 응답하여 제1 입력 전류 패스에 흐르는 전류의 크기가 조절되는 제1 입력부;
    상기 기준 전압 노드의 레벨에 응답하여 제2 입력 전류 패스에 흐르는 전류의 크기가 조절되는 제2 입력부;
    상기 제1 입력 전류 패스에 흐르는 전류의 크기와 상기 제2 입력 전류 패스에 흐르는 전류의 크기 차이에 대응하여 검출 전압의 레벨을 조절하는 검출전압 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 입력부는 상기 내부 전압 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 상기 제1 입력 전류 패스에 흐르는 전류의 크기를 조절하고,
    상기 제2 입력부는 상기 기준 전압 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 상기 제2 입력 전류 패스에 흐르는 전류의 크기를 조절하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 검출전압 출력부는,
    전류원에 상기 제1 입력 전류 패스와 병렬로 접속되어, 상기 제1 입력 전류 패스에 흐르는 전류의 크기에 따라 그 전류량이 조절되는 제1 출력 전류 패스;
    상기 제1 출력 전류 패스와 전류 미러 형태로 접속되고 전류원에 제2 입력 전류 패스와 검출전압 출력단이 병렬로 접속되어, 상기 제1 출력 전류 패스에 흐르는 전류의 크기에 따라 상기 제2 입력 전류 패스와 상기 검출전압 출력단에 흐르는 전류의 크기가 조절되는 제2 출력 전류 패스를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 구동노드 레벨 결정부는,
    상기 풀 업 구동노드로 설정된 크기의 전류를 소싱(sourcing)하기 위한 소싱 전류원;
    상기 풀 다운 구동노드에서 상기 설정된 크기의 전류를 싱킹(sinking)하기 위한 싱킹 전류원; 및
    상기 풀 업 구동노드와 상기 풀 다운 구동노드 사이에 항상 상기 설정된 크기의 전류가 흐르도록 제어함으로써, 상기 전압 검출부의 출력노드를 통해 상기 풀 다운 구동노드 또는 상기 풀 업 구동노드로 공급되는 전류량에 대응하는 상기 풀 다운 구동노드 또는 상기 풀 업 구동노드의 레벨 변동량만큼 상기 풀 업 구동노드 또는 상기 풀 다운 구동노드의 레벨을 변동시키는 플로팅 전류원을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 플로팅 전류원은,
    상기 풀 업 구동노드에 드레인 단자가 접속되고, 상기 풀 다운 구동노드에 소스 단자가 접속되며, 게이트 단자에 제1 바이어스 전압이 공급되어 포화(saturation)상태에서 동작하는 NMOS 트랜지스터; 및
    상기 풀 업 구동노드에 소스 단자가 접속되고, 상기 풀 다운 구동노드에 드레인 단자가 접속되며, 게이트 단자에 제2 바이어스 전압이 공급되어 포화(saturation)상태에서 동작하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제1 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 제1 풀 업 구동노드 및 제1 풀 다운 구동노드의 레벨을 결정하되, 상기 제1 풀 업 구동노드와 상기 제1 풀 다운 구동노드가 설정된 전압레벨 차이를 유지하도록 하는 제1 내부전압 입력버퍼;
    제2 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 업 구동노드의 레벨을 결정하는 제2 내부전압 입력버퍼;
    제3 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 다운 구동노드의 레벨을 결정하는 제3 내부전압 입력버퍼; 및
    상기 제1 및 제2 풀 업 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 업 구동하고, 상기 제1 및 제2 풀 다운 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 다운 구동하는 내부전압 구동부
    를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 기준 전압 노드의 레벨은 상기 제3 기준 전압 노드의 레벨보다 낮으며,
    상기 제1 기준 전압 노드의 레벨은 상기 제2 기준 전압 노드의 레벨보다 높고 상기 제3 기준 전압 노드의 레벨보다 낮은 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 내부전압 입력버퍼는,
    상기 제1 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨을 검출하기 위한 전압 검출부; 및
    상기 전압 검출부의 출력신호에 응답하여 서로 설정된 전압레벨 차이를 유지하는 상태로 상기 제1 풀 업 구동노드 및 상기 제1 풀 다운 구동노드의 레벨을 결정하는 구동노드 레벨 결정부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 전압 검출부는,
    상기 내부 전압 노드의 레벨에 응답하여 제1 입력 전류 패스에 흐르는 전류의 크기가 조절되는 제1 입력부;
    상기 제1 기준 전압 노드의 레벨에 응답하여 제2 입력 전류 패스에 흐르는 전류의 크기가 조절되는 제2 입력부;
    상기 제1 입력 전류 패스에 흐르는 전류의 크기와 상기 제2 입력 전류 패스에 흐르는 전류의 크기 차이에 대응하여 검출 전압의 레벨을 조절하는 검출전압 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 입력부는 상기 내부 전압 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 상기 제1 입력 전류 패스에 흐르는 전류의 크기를 조절하고,
    상기 제2 입력부는 상기 제1 기준 전압 노드의 레벨 변동에 대응하여 레일 투 레일(Rail-to-Rail) 형태로 상기 제2 입력 전류 패스에 흐르는 전류의 크기를 조절하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 검출전압 출력부는,
    전류원에 상기 제1 입력 전류 패스와 병렬로 접속되어, 상기 제1 입력 전류 패스에 흐르는 전류의 크기에 따라 그 전류량이 조절되는 제1 출력 전류 패스;
    상기 제1 출력 전류 패스와 전류 미러 형태로 접속되고 전류원에 제2 입력 전류 패스와 검출전압 출력단이 병렬로 접속되어, 상기 제1 출력 전류 패스에 흐르는 전류의 크기에 따라 상기 제2 입력 전류 패스와 상기 검출전압 출력단에 흐르는 전류의 크기가 조절되는 제2 출력 전류 패스를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 구동노드 레벨 결정부는,
    상기 제1 풀 업 구동노드로 설정된 크기의 전류를 소싱(sourcing)하기 위한 소싱 전류원;
    상기 제1 풀 다운 구동노드에서 상기 설정된 크기의 전류를 싱킹(sinking)하기 위한 싱킹 전류원; 및
    상기 제1 풀 업 구동노드와 상기 제1 풀 다운 구동노드 사이에 항상 상기 설정된 크기의 전류가 흐르도록 제어함으로써, 상기 전압 검출부의 출력노드를 통해 상기 제1 풀 다운 구동노드 또는 상기 제1 풀 업 구동노드로 공급되는 전류량에 대응하는 상기 제1 풀 다운 구동노드 또는 상기 제1 풀 업 구동노드의 레벨 변동량만큼 상기 제1 풀 업 구동노드 또는 상기 제1 풀 다운 구동노드의 레벨을 변동시키는 플로팅 전류원을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 플로팅 전류원은,
    상기 제1 풀 업 구동노드에 드레인 단자가 접속되고, 상기 제1 풀 다운 구동노드에 소스 단자가 접속되며, 게이트 단자에 제1 바이어스 전압이 공급되어 포화(saturation)상태에서 동작하는 NMOS 트랜지스터; 및
    상기 제1 풀 업 구동노드에 소스 단자가 접속되고, 상기 제1 풀 다운 구동노드에 드레인 단자가 접속되며, 게이트 단자에 제2 바이어스 전압이 공급되어 포화(saturation)상태에서 동작하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 기준 전압 노드의 레벨보다 내부 전압 노드의 레벨이 더 높아지는 것에 대응하여 설정된 전압레벨 차이를 유지하는 상태로 풀 업 구동노드 및 풀 다운 구동노드의 전압레벨을 동시에 상승시키는 단계;
    상기 기준 전압 노드의 레벨보다 상기 내부 전압 노드의 레벨이 더 낮아지는 것에 대응하여 상기 설정된 전압레벨 차이를 유지하는 상태로 상기 풀 업 구동노드 및 풀 다운 구동노드의 전압레벨을 동시에 하강시키는 단계;
    상기 풀 업 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 설정된 구동력으로 풀 업 구동하는 단계; 및
    상기 풀 다운 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 설정된 구동력으로 풀 다운 구동하는 단계
    를 포함하는 반도체 장치의 동작방법.
  18. 제17항에 있어서,
    상기 풀 업 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 상기 설정된 구동력보다 N배(N은 1보다 큰 정수) 큰 구동력으로 풀 업 구동하는 단계; 및
    상기 풀 다운 구동노드의 레벨에 응답하여 상기 내부 전압 노드를 상기 설정된 구동력보다 N배(N은 1보다 큰 정수) 큰 구동력으로 풀 다운 구동하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  19. 제1 기준 전압 노드의 레벨을 기준으로 내부 전압 노드의 레벨 변동에 대응하여 설정된 전압레벨 차이를 유지하는 상태로 제1 풀 업 구동노드 및 제1 풀 다운 구동노드의 전압레벨을 동시에 변동시키는 단계;
    제2 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 업 구동노드의 전압레벨을 변동시키는 단계;
    제3 기준 전압 노드의 레벨을 기준으로 상기 내부 전압 노드의 레벨 변동에 대응하여 제2 풀 다운 구동노드의 전압레벨을 변동시키는 단계;
    상기 제1 및 제2 풀 업 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 업 구동하는 단계; 및
    상기 제1 및 제2 풀 다운 구동노드의 레벨에 각각 응답하여 상기 내부 전압 노드를 각각 풀 다운 구동하는 단계
    를 포함하는 반도체 장치의 동작방법.
  20. 제19항에 있어서,
    상기 제2 기준 전압 노드의 레벨은 상기 제3 기준 전압 노드의 레벨보다 낮으며,
    상기 제1 기준 전압 노드의 레벨은 상기 제2 기준 전압 노드의 레벨보다 높고 상기 제3 기준 전압 노드의 레벨보다 낮은 것을 특징으로 하는 반도체 장치의 동작방법.
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