CN103165176A - 半导体器件及其操作方法 - Google Patents

Abstract

本发明公开了一种半导体器件，所述半导体器件包括：内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点与下拉驱动节点维持电压电平差；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于上拉驱动节点的电压电平而将内部电压节点上拉驱动，并响应于下拉驱动节点的电压电平而将内部电压节点下拉驱动。

Description

半导体器件及其操作方法

相关申请的交叉引用

本申请要求2011年12月8日提交的申请号为10-2011-0130951的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，涉及一种半导体器件的内部电压发生电路及其操作方法，更具体而言，涉及一种不包括死区(dead zone)操作区域的半导体器件的内部电压发生电路及其操作方法。

背景技术

随着半导体器件的临界尺寸和单元大小减小，电源电压也被降低，并且因此，针对低电压环境的设计技术是有用处的。

例如，半导体器件包括内部电压发生电路，所述内部电压发生电路接收电源电压(VDD)并产生内部电压以提供给半导体器件的内部电路。

图1是说明现有的半导体器件的内部电压发生电路的电路图。

参见图1，现有的半导体器件的内部电压发生电路包括第一内部电压输入缓冲器100、第二内部电压输入缓冲器120以及内部电压驱动模块140。

第一内部电压输入缓冲器100被配置成根据内部电压(VINT)节点的电压电平与第一参考电压(VREF1)的电压电平之间比较的结果来确定上拉驱动节点PU_DRVND的电压电平。

第二内部电压输入缓冲器200被配置成根据内部电压(VINT)节点的电压电平与第二参考电压(VREF2)节点的电压电平之间比较的结果来确定下拉驱动节点PD_DRVND的电压电平。

内部电压驱动模块140被配置成响应于上拉驱动节点PU_DRVND的电压电平而将内部电压(VINT)节点上拉驱动，并响应于下拉驱动节点PD_DRVND的电压电平而将内部电压(VINT)节点下拉驱动。

在现有的半导体器件的内部电压发生电路中，响应于用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1和用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1来确定内部电压(VINT)节点的电压电平。在多数情况下，将内部电压(VINT)节点的电压电平确定成与第一参考电压(VREF1)节点的电压电平和第二参考电压(VREF2)节点的电压电平之间的中间值相对应的电压电平。

图2A和图2B是说明图1所示的现有的半导体器件的内部电压发生电路的操作的曲线图。

参见图2A，根据内部电压(VINT)节点的电压电平将现有的半导体器件的内部电压发生电路的操作分成三个区域。

具体地，在内部电压(VINT)节点的电压电平比第一参考电压(VREF1)节点的电压电平低的上拉区域中，用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1导通，以使将来自电源电压(VDD)端子的电流提供给内部电压(VINT)节点。因此，内部电压(VINT)节点的电压电平提高。在上拉区域中，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1关断，以使电流不从内部电压(VINT)节点流动到接地电压(VSS)端子。

在内部电压(VINT)节点的电压电平比第二参考电压(VREF2)节点的电压电平高的下拉区域中，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1导通，以使电流从内部电压(VINT)节点流动到接地电压(VSS)端子。因此，内部电压(VINT)节点的电压电平下降。在下拉区域中，用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1关断，以使不从电源电压(VDD)端子提供电流给内部电压(VINT)节点。

在内部电压(VINT)节点的电压电平比第一参考电压(VREF1)节点的电压电平高且比第二参考电压(VREF2)节点的电压电平低的死区区域中，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1关断，以使电流不从内部电压(VINT)节点流动到接地电压(VSS)端子，并且同时，用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1关断，以使电流不从电源电压(VDD)端子流动到内部电压(VINT)节点。更具体地，内部电压驱动模块140在死区区域中不执行任何操作，并且没有电流从电源电压(VDD)端子流动到内部电压(VINT)节点，以及没有电流从内部电压(VINT)节点流动到接地电压(VSS)端子。

参见图2B，说明了现有的内部电压发生电路的一些示例性问题。

详细地，如以上参照图2A所描述的，在现有的内部电压发生电路中，内部电压驱动模块140在死区区域中不执行任何操作。死区区域的实质大小意味着内部电压驱动模块140在增加的时间量内不执行任何操作。因而，为了改善第一内部电压输入缓冲器100和第二内部电压输入缓冲器120的操作反应速度，要减小死区区域的大小。

然而，参见图2B，由于第一内部电压输入缓冲器100和第二内部电压输入缓冲器120的补偿操作，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1和用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1都可以导通，以产生穿通电流(through current)。

总之，在如图2A所示的第一内部电压输入缓冲器100和第二内部电压输入缓冲器120中不引起补偿操作的情况下，由于在死区区域中用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1和用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1都关断，所以不产生穿通电流。

然而，如图2B所示，如果第一内部电压输入缓冲器100和第二内部电压输入缓冲器120执行补偿操作，则会发生如下现象，随着上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平朝着彼此移位，会有上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平彼此重叠的时段。在这点上，在内部电压(VINT)节点的电压电平与电源电压VDD的电压电平的一半相对应的情况下，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1和用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1都导通，并且在大量电流从电源电压(VDD)端子经由PMOS晶体管DP1和NMOS晶体管DN1流动到接地电压(VSS)端子的过程中，发生穿通电流现象。

如果以这种方式发生穿通电流现象，则半导体器件的电流使用突然增加，并且因此，半导体器件的功耗增加，因此，在现有的技术中，维持等于或大于数十mV的死区区域。

因此，由于死区区域的存在，内部电压发生电路的反应速度基本上被降低，并且半导体器件的性能可能会恶化。

发明内容

本发明的实施例涉及一种不存在有死区操作区域的半导体器件的内部电压发生电路。

根据本发明的一个实施例，一种半导体器件包括：内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压节点的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点和下拉驱动节点维持电压电平差；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于上拉驱动节点的电压电平而将内部电压节点上拉驱动并响应于下拉驱动节点的电压电平而将内部电压节点下拉驱动。

根据本发明的另一个实施例，一种半导体器件包括：第一内部电压输入缓冲器，所述第一内部电压输入缓冲器被配置成通过比较内部电压节点的电压电平与第一参考电压节点的电压电平来确定第一上拉驱动节点和第一下拉驱动节点的电压电平，以使第一上拉驱动节点和第一下拉驱动节点维持电压电平差；第二内部电压输入缓冲器，所述第二内部电压输入缓冲器被配置成通过比较内部电压节点的电压电平与第二参考电压节点的电压电平来确定第二上拉驱动节点的电压电平；第三内部电压输入缓冲器，所述第三内部电压输入缓冲器被配置成通过比较内部电压节点的电压电平与第三参考电压节点的电压电平来确定第二下拉驱动节点的电压电平；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于第一上拉驱动节点和第二上拉驱动节点的各个电压电平而上拉驱动内部电压节点，并响应于第一下拉驱动节点和第二下拉驱动节点的各个电压电平而下拉驱动内部电压节点。

根据本发明的另一个实施例，一种用于操作半导体器件的方法包括：响应于变得比参考电压节点的电平高的内部电压节点的电压电平而同时提高上拉驱动节点和下拉驱动节点的电压电平，使得维持电压电平差；响应于变得比参考电压节点的电平低的内部电压节点的电压电平而同时降低上拉驱动节点和下拉驱动节点的电压电平，使得维持电压电平差；响应于上拉驱动节点的电压电平而用驱动力来将内部电压节点上拉驱动；以及响应于下拉驱动节点的电压电平而用驱动力来将内部电压节点下拉驱动。

根据本发明的另一个实施例，一种用于操作半导体器件的方法包括：通过比较内部电压节点的电压电平与第一参考电压节点的电压电平来同时改变第一上拉驱动节点和第一下拉驱动节点的电压电平，使得维持电压电平差；通过比较内部电压节点的电压电平与第二参考电压节点的电压电平来改变第二上拉驱动节点的电压电平；通过比较内部电压节点的电压电平与第三参考电压节点的电压电平来改变第二下拉驱动节点的电压电平；响应于第一上拉驱动节点和第二上拉驱动节点的电压电平而将内部电压节点上拉驱动；以及响应于第一下拉驱动节点和第二下拉驱动节点的电压电平而将内部电压节点下拉驱动。

附图说明

图1是说明现有的半导体器件的内部电压发生电路的电路图。

图2A和图2B是说明图1所示的现有的半导体器件的内部电压发生电路的操作的曲线图。

图3A和图3B是说明根据本发明的第一实施例的半导体器件的内部电压发生电路的电路图。

图4是说明图3A和图3B所示的根据本发明的第一实施例的半导体器件的内部电压发生电路的操作的曲线图。

图5A和图5B是说明根据本发明的第二实施例的半导体器件的内部电压发生电路的电路图。

图6是说明根据图5A和图5B所示的本发明的第二实施例的半导体器件的内部电压发生电路的操作的曲线图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限于本发明所列的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。

<第一实施例>

图3A和图3B是说明根据本发明的第一实施例的半导体器件的内部电压发生电路的电路图。

图4是说明图3A和图3B所示的根据本发明的第一实施例的半导体器件的内部电压发生电路的操作的曲线图。

参见图3A，根据本发明的第一实施例的半导体器件的内部电压发生电路包括内部电压输入缓冲器300、内部电压驱动模块340、电流提供模块360以及电流吸收模块370。内部电压输入缓冲器300包括电压检测单元302和驱动节点电平确定单元304。驱动节点电平确定单元304包括提供电流源3042、吸收电流源3044以及浮置电流源3046。

内部电压输入缓冲器300被配置成根据内部电压(VINT)节点的电压电平与参考电压(VREF)节点的电压电平之间比较的结果来确定上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平，以使上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND维持如图4所示的电压电平差DELTA V。

在内部电压输入缓冲器300的组成元件之中，电压检测单元302被配置成比较内部电压(VINT)节点的电压电平与参考电压(VREF)节点的电压电平。

例如，电压检测单元302被配置成当内部电压(VINT)节点的电压电平比参考电压(VREF)节点的电压电平高时提高输出信号BUF_OUT的电压电平，并且当内部电压(VINT)节点的电压电平比参考电压(VREF)节点的电压电平低时降低输出信号BUF_OUT的电压电平。

在内部电压输入缓冲器300的组成元件之中，驱动节点电平确定单元304被配置成响应于电压检测单元302的输出信号BUF_OUT而确定上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平，以维持电压电平差DELTA V。

此外，在驱动节点电平确定单元304的组成元件之中，提供电流源3042被配置成将第一幅值的源电流施加到上拉驱动节点PU_DRVND。更具体地，提供电流源3042包括PMOS晶体管FP1。PMOS晶体管FP1具有与电源电压(VDD)端子连接的源极端子、与上拉驱动节点PU_DRVND连接的漏极端子，并且偏压VBIASP被输入到栅极端子。另外，PMOS晶体管FP1可以在饱和状态下操作。由于这个事实，提供电流源3042将第一幅值的源电流从电源电压(VDD)端子施加到上拉驱动节点PU_DRVND。

相似地，在驱动节点电平确定单元304的组成元件之中，吸收电流源3044被配置成允许从下拉驱动节点PD_DRVND流出第二幅值的电流。更具体地，吸收电流源3044包括NMOS晶体管FN1。NMOS晶体管FN1具有与下拉驱动节点PD_DRVND连接的漏极端子，与接地电压(VSS)端子连接的源极端子，并且偏压VBIASN被输入到栅极端子。另外，NMOS晶体管FN1也可以在饱和状态下操作。由于这个事实，吸收电流源3044允许第二幅值的电流从下拉驱动节点PD_DRVND流动到接地电压(VSS)端子。

另外，在驱动节点电平确定单元304的组成元件之中，浮置电流源3046被配置成在电压检测单元302的输出(BUF_OUT)节点被连接在浮置电流源3046与下拉驱动节点PD_DRVND之间时，并且在输出(BUF_OUT)节点改变下拉驱动节点PD_DRVND的电压电平时，允许第三幅值的电流总是在上拉驱动节点PU_DRVND与下拉驱动节点PD_DRVND之间流动。另外，浮置电流源3046被配置成将上拉驱动节点PU_DRVND的电压电平改变下拉驱动节点PD_DRVND的电压电平变化量，所述下拉驱动节点PD_DRVND的电压电平变化量与经由电压检测单元302的输出(BUF_OUT)节点而供应给下拉驱动节点PD_DRVND的电流量相对应。浮置电流源3046可以具有也可以完成以上所列的操作的不同配置。

总之，浮置电流源3046被配置成允许上拉驱动节点PU_DRVND的电压电平与下拉驱动节点PD_DRVND的电压电平总是具有电压电平差DELTA V。此外，浮置电流源3046被配置成响应于由电压检测单元302的输出信号BUF_OUT引起的下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平的改变，来改变上拉驱动节点PU_DRVND或下拉驱动节点PD_DRVND的电压电平。

具体地，浮置电流源3046包括NMOS晶体管FN2，所述NMOS晶体管FN2包括与上拉驱动节点PU_DRVND连接的漏极端子、与下拉驱动节点PD_DRVND连接的源极端子，并且第一偏压VBN被提供给栅极端子。另外，NMOS晶体管FN2也可以在饱和状态下操作。浮置电流源3046还包括PMOS晶体管FP2，所述PMOS晶体管FP2包括与上拉驱动节点PU_DRVND连接的源极端子、与下拉驱动节点PD_DRVND连接的源极端子，并且第二偏压VBP被提供给栅极端子。另外，PMOS晶体管FP2也可以在饱和状态下操作。

详细描述浮置电流源3046的操作原理，由于包括在浮置电流源3046中的两个NMOS晶体管FN2和PMOS晶体管FP2都在饱和状态下操作，并且PMOS晶体管FP1和NMOS晶体管FN1也都在饱和状态下操作，所以施加到浮置电流源3046的源电流的量和从浮置电流源3046流动到接地电压(VSS)端子的电流量是相同的。

在上拉驱动节点PU_DRVND的电压电平或者下拉驱动节点PD_DRVND的电压电平根据电压检测单元302的输出信号BUF_OUT而提高的状态下，由于上拉驱动节点PU_DRVND或下拉驱动节点PD_DRVND的电压电平的上升，NMOS晶体管FN2的栅-源电压(Vgs)电平减小，并且流经NMOS晶体管FN2的电流量减少。

此时，由于施加到浮置电流源3046的源电流的量和从浮置电流源3046流动到接地电压(VSS)端子的电流的量总是如上所述变得彼此相同，因此没有流经NMOS晶体管FN2的电流量流过PMOS晶体管FP2，并且因此，下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平被提高了上拉驱动节点PU_DRVND或下拉驱动节点PD_DRVND的电压电平的增加量。

相反地，在上拉驱动节点PU_DRVND的电压电平下降或者下拉驱动节点PD_DRVND的电压电平根据电压检测单元302的输出信号BUF_OUT而下降的情况下，由于上拉驱动节点PU_DRVND或下拉驱动节点PD_DRVND的电压电平下降，因此NMOS晶体管FN2的栅-源电压(Vgs)电平增加，并且流经NMOS晶体管FN2的电流量增大。

此时，由于施加到浮置电流源3046的源电流的量和从浮置电流源3046流出的电流量总是如上所述变得彼此相同，因此流经PMOS晶体管FP2的电流量被减小了流经NMOS晶体管FN2电流量的增加量，并且因此，下拉驱动节点PD_DRVND和上拉驱动节点PU_DRVND的电压电平被下降了上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平的减小量。

由于如上所述的浮置电流源3046的操作，驱动节点电平确定单元304可以允许上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平改变为具有如图4所示维持的电压电平差DELTA V。

内部电压驱动模块340被配置成响应于上拉驱动节点PU_DRVND的电压电平而上拉驱动内部电压(VINT)节点，并响应于下拉驱动节点PD_DRVND的电压电平而下拉驱动内部电压(VINT)节点。

具体地，内部电压驱动模块340包括PMOS晶体管DP1，所述PMOS晶体管DP1包括与电源电压(VDD)端子连接的源极端子、与内部电压(VINT)节点连接的漏极端子，并且上拉驱动节点PU_DRVND与栅极端子连接以响应于上拉驱动节点PU_DRVND的电压电平而将内部电压(VINT)节点上拉驱动成电源电压VDD。内部电压驱动模块340还包括NMOS晶体管DN1，所述NMOS晶体管DN1包括与内部电压(VINT)节点连接的漏极端子、与接地电压(VSS)端子连接的源极端子，并且下拉驱动节点PD_DRVND与栅极端子连接以响应于下拉驱动节点PD_DRVND的电压电平而将内部电压(VINT)节点下拉驱动成接地电压VSS。

由于上拉驱动节点PU_DRVND与下拉驱动节点PD_DRVND的电压电平具有电压电平差DELTA V，所以当包括在内部电压驱动模块340中的PMOS晶体管DP1导通或关断时，NMOS晶体管DN1无条件地关断或导通。

以这种方式，由于上拉驱动节点PU_DRVND与下拉驱动节点PD_DRVND的电压电平总是具有电压电平差DELTA V，所以可以用死区不存在的方式来执行操作。因而，当内部电压(VINT)节点的电压电平在内部电压输入缓冲器300的操作期间位于电源电压VDD的电压电平的中间部分时，上拉驱动节点PU_DRVND的电压电平与下拉驱动节点PD_DRVND的电压电平可以将PMOS晶体管DP1和NMOS晶体管DN1稍微地导通，由此可以稍微地产生穿通电流。然而，即使当PMOS晶体管DP1和NMOS晶体管DN1都被稍微地导通，因为上拉驱动节点PU_DRVND与下拉驱动节点PD_DRVND维持电压电平差DELTA V，并且内部电压(VINT)节点的电压电平位于电源电压VDD的电压电平的中间部分这一情况是非常不稳定的情况且其时段短，所以在内部电压驱动模块340中产生的穿通电流的幅值是可忽略的小量。

总之，在根据本发明的第一实施例的内部电压发生电路中，可以防止内部电压驱动模块340的PMOS晶体管DP1和NMOS晶体管DN1都被完全导通并且可以防止大量穿通电流流动，并且也可以防止PMOS晶体管DP1和NMOS晶体管DN1都被关断的死区现象的发生。

此外，在根据本发明的第一实施例的内部电压发生电路中，如图4所示，因为上拉驱动节点PU_DRVND与下拉驱动节点PD_DRVND的电压电平在包括电压电平差DELTA V的情况下改变，所以改变范围较小。

换言之，由于上拉驱动节点PU_DRVND的最高电压电平是电源电压VDD的电压电平，并且下拉驱动节点PD_DRVND的最低电压电平是接地电压VSS的电压电平，所以上拉驱动节点PU_DRVND的最低电压电平不是接地电压VSS，而是相对于下拉驱动节点PD_DRVND比接地电压VSS高一电压电平差DELTA V的电压电平，并且下拉驱动节点PD_DRVND的最高电压电平不是电源电压VDD，而是相对于上拉驱动节点PU_DRVND比电源电压VDD低一电压电平差DELTA V的电压电平。

如果以这种方式来减小上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平的改变范围，则经由内部电压驱动模块340将用于上拉驱动或下拉驱动内部电压(VINT)节点的电流驱动力减小。结果，内部电压(VINT)节点的电压电平可以在使用中的内部电压VINT的量突然增加的时段突然地下降。

为了解决上述问题，可以增大包括在内部电压驱动模块340中的PMOS晶体管DP1和NMOS晶体管DN1的尺寸。

然而，如果增大PMOS晶体管DP1和NMOS晶体管DN1的尺寸，则当从上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND侧观察时寄生电容部分增加，并且会降低内部电压发生电路本身的反应速度。

因而，在根据本发明的第一实施例的内部电压发生电路中，为了最大地抑制PMOS晶体管DP1和NMOS晶体管DN1尺寸的增大并且增加电流驱动力，可以额外地包括以电流镜形式与内部电压驱动模块340连接的电流提供模块360和电流吸收模块370。

具体地，电流提供模块360相对于内部电压驱动模块340以电流镜形式与上拉驱动节点PU_DRVND连接，并且电流提供模块360被配置成将源电流施加到内部电压(VINT)节点。由电流提供模块360提供的源电流的量是内部电压驱动模块340提供给内部电压(VINT)节点的源电流的量的N倍(N是大于1的整数)。

此外，电流吸收模块370相对于内部电压驱动模块340以电流镜形式与下拉驱动节点PD-DRVND连接，并且电流吸收模块370被配置成允许电流从内部电压(VINT)节点流出。通过电流吸收模块370从内部电压(VINT)节点流出的电流量是通过内部电压驱动模块340从内部电压(VINT)节点流出的电流量的N倍。

随着如上所述经由电流提供模块360和电流吸收模块370来补充内部电压驱动模块340的操作，可以根据电流镜像级的放大率1:N来控制电流提供模块360和电流吸收模块370的电流驱动力。因此，可以增加用于驱动内部电压(VINT)节点的电流量，并且可以抑制从上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND侧观察到的寄生电容部分。

参见图3B，示出了根据本发明的第一实施例的内部电压发生电路的组成元件之中的内部电压输入缓冲器300的详细电路。尤其地，图3B示出在内部电压输入缓冲器300的组成元件之中的电压检测单元302的详细电路配置。

具体地，电压检测单元302包括第一输入部3021、第二输入部3022、检测电压输出部3024、偏压发生部3026、提供电流源3028以及吸收电流源3029。

偏压发生部3026被配置成产生允许多个PMOS晶体管FP1、FP2、OP1、OP2以及IPC和多个NMOS晶体管FN1、FN2、ON1、ON2、ON3、ON4以及INC在饱和状态下操作的偏压VBIASP、VBIASPC、VBP、VBIASN、VBIASNC以及VBN。多个PMOS晶体管FP1、FP2、OP1、OP2以及IPC和多个NMOS晶体管FN1、FN2、ON1、ON2、ON3、ON4以及INC可以用作内部电压输入缓冲器300的电流源。

提供电流源3028被配置成将源电流提供给第一输入部3021和第二输入部3022，并且吸收电流源3029被配置成允许电流从第一输入部3021和第二输入部3022流出。

第一输入部3021被配置成响应于内部电压(VINT)节点的电压电平而控制流经第一输入电流路径INPT1_1、INPT1_2、以及INPTC_1的电流量。

更具体地，第一输入部3021响应于内部电压(VINT)节点的电压电平变化而以轨到轨(rail-to-rail)类型来控制流经第一输入电流路径INPT1_1、INPT1_2、以及INPTC_1的电流量。

这里，轨到轨类型是指即使在内部电压(VINT)节点的电压电平变化范围大时仍稳定地接收和检测内部电压(VINT)节点的电压电平的电路类型。

具体地，第一输入部3021包括：PMOS晶体管IP1，所述PMOS晶体管IP1在内部电压(VINT)节点的电压电平较低时，接收内部电压(VINT)节点的电压电平并控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量；以及NMOS晶体管IN1，所述NMOS晶体管IN1在内部电压(VINT)节点的电压电平较高时，接收内部电压(VINT)节点的电压电平并控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。因此，第一输入部3021不管内部电压(VINT)节点的电压电平是高还是低，都可以检测内部电压(VINT)节点的电压电平并控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。

第二输入部3022被配置成响应于参考电压(VREF)节点的电压电平而控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

第二输入部3022响应于参考电压(VREF)节点的电压电平变化而以轨到轨类型来控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

更具体地，第二输入部3022响应于参考电压(VREF)节点的电压电平变化而以轨到轨类型来控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

这里，轨到轨类型是指用于在即使参考电压(VREF)节点的电压电平变化范围大时仍稳定地接收和检测参考电压(VREF)节点的电压电平的电路类型。

具体地，第二输入部3022包括：PMOS晶体管IP2，所述PMOS晶体管IP2在参考电压(VREF)节点的电压电平较低时，接收参考电压(VREF)节点的电压电平并控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量；以及NMOS晶体管IN2，所述NMOS晶体管IN2在参考电压(VREF)节点的电压电平较高时接收参考电压(VREF)节点的电压电平并控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。因此，第二输入部3022不管参考电压(VREF)节点的电压电平是高还是低，都可以检测参考电压(VREF)节点的电压电平并控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

当然，由于由第二输入部3022检测的参考电压(VREF)节点的电压电平不变化，所以用轨到轨类型检测参考电压(VREF)节点的电压电平的配置可能不具有任何实质意义。然而，因为由第一输入部3021检测的内部电压(VINT)节点的电压电平可以具有大的变化范围，所以为了电压检测单元302的稳定操作，第二输入部3022包括与第一输入部3021的轨到轨类型相对应的轨到轨类型。

因此，尽管可以根据内部电压(VINT)节点的电压电平而大程度地改变在第一输入部3021中的流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量，但是根据参考电压(VREF)节点的电压电平在第二输入部3022中流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量不改变。

检测电压输出部3024被配置成响应于流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流幅值与流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流幅值之间的差，而控制检测电压BUF_OUT的电压电平。

检测电压输出部3024包括第一输出电流路径OUTPT_1，所述第一输出电流路径OUTPT_1与第一输入电流路径INPT1_1、INPT1_2以及INPTC_1并联连接到电流源，并根据流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值来控制所述第一输出电流路径OUTPT_1的电流量。检测电压输出部3024还包括第二输出电流路径OUTPT_2，所述第二输出电流路径OUTPT_2与第一输出电流路径OUTPT_1连接成电流镜形式，与第二输入电流路径INPT2_1、INPT2_2以及INPTC_2并联连接到电流源且与检测电压(BUF_OUT)输出端子连接，使得根据流经第一输出电流路径OUTPT_1的电流的幅值来控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2和检测电压(BUF_OUT)输出端子的电流的幅值。

具体地，在检测电压输出部3024的组成元件之中，第一输出电流路径OUTPT_1与第一输入电流路径INPT1_1、INPT1_2以及INPTC_1并联连接到电流源。因此，根据流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值来改变流经第一输出电流路径OUTPT_1的电流的幅值。例如，如果流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值增加，则流经第一输出电流路径OUTPT_1的电流的幅值减小。相似地，如果流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值减小，则流经第一输出电流路径OUTPT_1的电流的幅值增加。

另外，在检测电压输出部3024的组成元件之中，第二输出电流路径OUTPT_2以电流镜像模式与第一输出电流路径OUTPT_1连接。因此，第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2应具有相同的电流幅值改变模式。

此外，第二输出电流路径OUTPT_2与第二输入电流路径INPT2_1、INPT2_2以及INPTC_2并联连接到电流源且连接到检测电压(BUF_OUT)输出端子。当考虑到由于参考电压(VREF)节点的电压电平不改变所以流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量不改变时，流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量的改变导致流经检测电压(BUF_OUT)输出端子的电流量的改变。

例如，在内部电压(VINT)节点的电压电平提高为比参考电压(VREF)节点的电压电平高并且流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值增加，并因此流经第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2的电流量增加的情况下，流经检测电压(BUF_OUT)输出端子的电流量也增加以提高下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平。如果以这种方式来提高下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平，则内部电压驱动模块340将内部电压(VINT)节点下拉驱动以降低内部电压(VINT)节点的电压电平。下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平的同时提高源自于驱动节点电平确定单元304的操作。由于以上已描述了驱动节点电平确定单元304的详细操作，所以将省略其进一步描述。

相反地，在将内部电压(VINT)节点的电压电平下降为比参考电压(VREF)节点的电压电平低并且流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值减小，并因此流经第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2的电流量减小的情况下，流经检测电压(BUF_OUT)输出端子的电流量也减小以降低下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平。如果以这种方式来降低下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平，则内部电压驱动模块340将内部电压(VINT)节点上拉驱动以提高内部电压(VINT)节点的电压电平。下拉驱动节点PD_DRVND或上拉驱动节点PU_DRVND的电压电平的同时降低源自于驱动节点电平确定单元304的操作。由于以上已描述了驱动节点电平确定单元304的详细操作，所以将省略其进一步描述。

供作参考，第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2被描述成以如图3B所示的电流镜形式与检测电压输出部3024连接，这种配置代表一个示例性实施例。当流经第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2的电流的幅值彼此相同时，可以通过仅使用一个输出电流路径来实现前述的操作。尽管这一事实，为了电压检测单元302的稳定操作，如下配置是有益的：第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2以如图3B所示的电流镜形式与检测电压输出部3024连接。

<第二实施例>。

图5A和图5B是说明根据本发明的第二实施例的半导体器件的内部电压发生电路的电路图。

图6是说明根据图5A和图5B所示的本发明的第二实施例的半导体器件的内部电压发生电路的操作的曲线图。

参见图5A，根据本发明的第二实施例的半导体器件的内部电压发生电路包括第一内部电压输入缓冲器500、第二内部电压输入缓冲器560、第三内部电压输入缓冲器570以及内部电压驱动模块540A和540B。第一内部电压输入缓冲器500包括电压检测单元502和驱动节点电平确定单元504。驱动节点电平确定单元504被配置成包括提供电流源5042、吸收电流源5044以及浮置电流源5046。

第一内部电压输入缓冲器500被配置成根据内部电压(VINT)节点的电压电平与第一参考电压(VREF1)节点的电压电平之间比较的结果来确定第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1的电压电平，以使第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1维持电压电平差DELTA V。

在第一内部电压输入缓冲器500的组成元件之中，电压检测单元502被配置成比较内部电压(VINT)节点与第一参考电压(VREF1)节点的电压电平。

例如，电压检测单元502被配置成在内部电压(VINT)节点的电压电平比第一参考电压(VREF1)节点的电压电平高时提高输出信号BUF_OUT的电压电平，并且在内部电压(VINT)节点的电压电平比第一参考电压(VREF1)节点的电压电平低时降低输出信号BUF_OUT的电压电平。

在第一内部电压输入缓冲器500的组成元件之中，驱动节点电平确定单元504被配置成响应于电压检测单元502的输出信号BUF_OUT而确定第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1的电压电平，使得维持电压电平差DELTA V。

此外，在驱动节点电平确定单元504的组成元件之中，提供电流源5042被配置成将第一幅值的源电流施加到第一上拉驱动节点PU_DRVND1。更具体地，提供电流源5042包括PMOS晶体管FP1。PMOS晶体管FP1具有与电源电压(VDD)端子连接的源极端子、与第一上拉驱动节点PU_DRVND1连接的漏极端子，并且偏压VBIASP被输入到栅极端子。此外，PMOS晶体管FP1可以在饱和状态下操作。由于这一事实，提供电流源5042将第一幅值的源电流从电源电压(VDD)端子施加到第一上拉驱动节点PU_DRVND1。

相似地，在驱动节点电平确定单元504的组成元件之中，吸收电流源5044被配置成允许从第一下拉驱动节点PD_DRVND1流出第二幅值的电流。更具体地，吸收电流源5044包括NMOS晶体管FN1。NMOS晶体管FN1具有与第一下拉驱动节点PD_DRVND1连接的漏极端子、与接地电压(VSS)端子连接的源极端子，并且偏压VBIASN被输入到栅极端子。此外，NMOS晶体管FN1也可以在饱和状态下操作。由于这一事实，吸收电流源5044允许第二幅值的电流从第一下拉驱动节点PD_DRVND1流动到接地电压(VSS)端子。

此外，在驱动节点电平确定单元504的组成元件之中，浮置电流源5046被配置成在电压检测单元502的输出(BUF_OUT)节点被连接在浮置电流源5046与第一下拉驱动节点PD_DRVND1时并且在输出(BUF_OUT)节点改变第一下拉驱动节点PD_DRVND1的电压电平时，允许第三幅值的电流总是在第一上拉驱动节点PU_DRVND1与第一下拉驱动节点PD_DRVND1之间流动。此外，浮置电流源5046被配置成将第一上拉驱动节点PU_DRVND1的电压电平改变了第一下拉驱动节点PD_DRVND1的电压电平变化量，所述第一下拉驱动节点PD_DRVND1的电压电平变化量与经由电压检测单元502的输出(BUF_OUT)节点供应到第一下拉驱动节点PD_DRVND1的电流量相对应。浮置电流源5046可以具有也实现上述所列的操作的不同配置。

总之，在驱动节点电平确定单元504的组成元件之中，浮置电流源5046被配置成允许第一上拉驱动节点PU_DRVND1的电压电平与第一下拉驱动节点PD_DRVND1的电压电平总是具有电压电平差DELTA V。此外，浮置电流源3046被配置成响应于由电压检测单元502的输出信号BUF_OUT引起的第一下拉驱动节点PD_DRVND1的电压电平的改变或第一上拉驱动节点PU_DRVND1的电压电平的改变，来改变第一上拉驱动节点PU_DRVND1或第一下拉驱动节点PD_DRVND1的电压电平。

详细地，浮置电流源5046包括NMOS晶体管FN2，所述NMOS晶体管FN2包括与第一上拉驱动节点PU_DRVND1连接的漏极端子、与第一下拉驱动节点PD_DRVND1连接的源极端子，并且第一偏压VBN被供应到栅极端子。另外，NMOS晶体管FN2也可以在饱和状态下操作。浮置电流源还包括PMOS晶体管FP2，所述PMOS晶体管FP2包括与第一上拉驱动节点PU_DRVND1连接的源极端子、与第一下拉驱动节点PD_DRVND1连接的漏极端子，并且第二偏压VBP被供应到栅极端子。另外，PMOS晶体管FP2也可以在饱和状态下操作。

详细描述浮置电流源5046的操作原理，由于包括在浮置电流源5046中的NMOS晶体管FN2和PMOS晶体管FP2都在饱和状态下操作，并且PMOS晶体管FP1和NMOS晶体管FN1也都在饱和状态下操作，所以被施加到浮置电流源5046的源电流的量与从浮置电流源5046流出的电流量相同。

在第一上拉驱动节点PU_DRVND1的电压电平或者第一下拉驱动节点PD_DRVND1的电压电平根据电压检测单元502的输出信号BUF_OUT而提高的状态下，由于第一上拉驱动节点PU_DRVND1或第一下拉驱动节点PD_DRVND1的电压电平提高，所以NMOS晶体管FN2的栅-源电压(Vgs)电平减小，并且流经NMOS晶体管FN2的电流量减小。

此时，由于施加到浮置电流源5046的源电流的量和从浮置电流源5046流出的电流量如上所述总是变得彼此相同，所以没有流经NMOS晶体管FN2的电流量流过PMOS晶体管FP2，并因此，第一下拉驱动节点PD_DRVND1或第一上拉驱动节点PU_DRVND1的电压电平被提高了第一上拉驱动节点PU_DRVND1或第一下拉驱动节点PD_DRVND1的电压电平的增加量。

相反地，在第一上拉驱动节点PU_DRVND1的电压电平下降或者第一下拉驱动节点PD_DRVND1的电压电平根据电压检测单元502的输出信号BUF_OUT而下降的情况下，由于第一上拉驱动节点PU_DRVND1或第一下拉驱动节点PD_DRVND1的电压电平下降，所以NMOS晶体管FN2的栅-源电压(Vgs)电平增加，并且流经NMOS晶体管FN2的电流量增大。

此时，由于施加到浮置电流源5046的源电流的量与从浮置电流源5046流出的电流量如上所述总是变得彼此相同，所以流经PMOS晶体管FP2的电流量被减少了流经NMOS晶体管FN2增加的电流量，并因此，第一下拉驱动节点PD_DRVND1或第一上拉驱动节点PU_DRVND1的电压电平被降低了第一上拉驱动节点PU_DRVND1或第一下拉驱动节点PD_DRVND1的电压电平的减小量。

由于如上所述浮置电流源5046的操作，驱动节点电平确定单元504可以允许将第一上拉驱动节点PU_DRVND1与第一下拉驱动节点PD_DRVND1的电压电平改变为具有如图6所示维持的电压电平差DELTA V。

内部电压驱动模块540A和540B被配置成响应于第一上拉驱动节点PU_DRVND1和第二上拉驱动节点PU_DRVND2的各个电压电平而上拉驱动内部电压(VINT)节点，并响应于第一下拉驱动节点PD_DRVND1和第二下拉驱动节点PD_DRVND2的各个电压电平而下拉驱动内部电压(VINT)节点。

详细地，内部电压驱动模块540A和540B包括第一内部电压驱动模块540A和第二内部电压驱动模块540B，所述第一内部电压驱动模块540A被配置成响应于第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1的电压电平变化而将内部电压(VINT)节点上拉驱动和下拉驱动，所述第二内部电压驱动模块540B被配置成响应于第二上拉驱动节点PU_DRVND2和第二下拉驱动节点PD_DRVND2的电压电平变化而将内部电压(VINT)节点上拉驱动和下拉驱动。

第一内部电压驱动模块540A包括第一PMOS晶体管DP1，所述第一PMOS晶体管DP1包括与电源电压(VDD)端子连接的源极端子、与内部电压(VINT)节点连接的漏极端子，并且第一上拉驱动节点PU_DRVND1与栅极端子连接以响应于第一上拉驱动节点PU_DRVND1的电压电平而将内部电压(VINT)节点上拉驱动成电源电压VDD。内部电压驱动模块340还包括第一NMOS晶体管DN1，所述第一NMOS晶体管DN1包括与内部电压(VINT)节点连接的漏极端子、与接地电压(VSS)端子连接的源极端子，并且第一下拉驱动节点PD_DRVND1与栅极端子连接以响应于第一下拉驱动节点PD_DRVND1的电压电平而将内部电压(VINT)节点下拉驱动成接地电压VSS。

由于第一上拉驱动节点PU_DRVND与第一下拉驱动节点PD_DRVND的电压电平具有电压电平差DELTAV，所以当包括在第一内部电压驱动模块540A中的第一PMOS晶体管DP1导通或关断时，第一NMOS晶体管DN1无条件地关断或导通。

以这种方式，因为由于第一内部电压输入缓冲器500的操作而使第一上拉驱动节点PU_DRVND1与第一下拉驱动节点PD_DRVND1的电压电平总是具有如图6所示的电压电平差DELTA V，所以可以用这种死区不存在的方式来执行操作。因而，当在第一内部电压输入缓冲器500的操作期间内部电压(VINT)节点的电压电平位于电源电压VDD的电压电平的中间部分时，第一上拉驱动节点PU_DRVND1的电压电平和第一下拉驱动节点PD_DRVND1的电压电平可以将第一PMOS晶体管DP1和第一NMOS晶体管DN1稍微地导通，由此可以稍微地产生穿通电流。然而，即使当第一PMOS晶体管DP1和第一NMOS晶体管DN1都稍微地导通时，因为第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1维持图6所示的电压电平差DELTA V，并且内部电压(VINT)节点的电压电平位于电源电压VDD的电压电平的中间部分的情况是非常不稳定的情况且其时段短，所以在第一内部电压驱动模块540A中产生的穿通电流的幅值变为可忽略的小量。

总之，在根据本发明的第二实施例的内部电压发生电路中，可以防止第一内部电压驱动模块540A的第一PMOS晶体管DP1和第一NMOS晶体管DN1都被完全导通和大量穿通电流流动的情况的发生，并且也可以防止第一PMOS晶体管DP1和第一NMOS晶体管DN1都被关断的死区现象的发生。

另外，在第一内部电压输入缓冲器500中，因为第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1的电压电平在包括如图6所示的电压电平差DELTA V的情况下被改变，所以改变范围较小。

换言之，由于第一上拉驱动节点PU_DRVND1的最高电压电平是电源电压VDD的电压电平，并且第一下拉驱动节点PD_DRVND1的最低电压电平是接地电压VSS的电压电平，所以第一上拉驱动节点PU_DRVND1的最低电压电平不是接地电压VSS，而是相对于第一下拉驱动节点PD_DRVND1比接地电压VSS高出电压电平差DELTA V的电压电平，并且第一下拉驱动节点PD_DRVND1的最高电压电平不是电源电压VDD，而是相对于第一上拉驱动节点PU_DRVND1比电源电压VDD低了电压电平差DELTA V的电压电平。

如果以这种方式来减小第一上拉驱动节点PU_DRVND1和第一下拉驱动节点PD_DRVND1的电压电平的改变范围，则经由第一内部电压驱动模块540A，用于上拉驱动或下拉驱动内部电压(VINT)节点的电流驱动力减小。因而，可以不处理例如仅经由第一内部电压输入缓冲器500和第一内部电压驱动模块540A的操作的内部电压(VINT)节点的电压电平变化。例如，如果仅第一内部电压输入缓冲器500和第一内部电压驱动模块540A操作，则内部电压(VINT)节点的电压电平可以在内部电压(VINT)的使用量突然增加的时段中突然下降。

因此，在根据本发明的第二实施例的半导体器件的内部电压发生电路中，除了第一内部电压输入缓冲器500以外通过第二内部电压输入缓冲器560和第三内部电压输入缓冲器570的操作来解决可能由于第一内部电压输入缓冲器500和第一内部电压驱动模块540A引起的问题。

具体地，第二内部电压输入缓冲器560被配置成通过比较内部电压(VINT)节点的电压电平与第二参考电压(VREF2)节点的电压电平来确定第二上拉驱动节点PU_DRVND2的电压电平。

例如，第二内部电压输入缓冲器560被配置成在内部电压(VINT)节点的电压电平比第二参考电压(VREF2)节点的电压电平高时将第二上拉驱动节点PU_DRVND2的电压电平提高，并且在内部电压(VINT)节点的电压电平比第二参考电压(VREF2)节点的电压电平低时将第二上拉驱动节点PU_DRVND2的电压电平降低。

第三内部电压输入缓冲器570被配置成通过比较内部电压(VINT)节点的电压电平与第三参考电压(VREF3)节点的电压电平来确定第二下拉驱动节点PD_DRVND2的电压电平。

例如，第三内部电压输入缓冲器570被配置成在内部电压(VINT)节点的电压电平比第三参考电压(VREF3)节点的电压电平高时将第二下拉驱动节点PD_DRVND2的电压电平提高，并且在内部电压(VINT)节点的电压电平比第三参考电压(VREF3)节点的电压电平低时将第二下拉驱动节点PD_DRVND2的电压电平降低。

此时，如图6所示，第二参考电压(VREF2)节点的电压电平要比第三参考电压(VREF3)节点的电压电平低。此外，第一参考电压(VREF1)节点的电压电平要比第二参考电压(VREF2)节点的电压电平高，并且比第三参考电压(VREF3)节点的电压电平低。

在内部电压驱动模块540A和540B的组成元件之中，第二内部电压驱动模块540B包括第二PMOS晶体管DP2，所述第二PMOS晶体管DP2包括与电源电压(VDD)端子连接的源极端子、与内部电压(VINT)节点连接的漏极端子，并且第二上拉驱动节点PU_DRVND2与栅极端子连接以响应于第二上拉驱动节点PU_DRVND2的电压电平而将内部电压(VINT)节点上拉驱动成电源电压VDD。第二内部电压驱动模块540B还包括第二NMOS晶体管DN2，所述第二NMOS晶体管DN2包括与内部电压(VINT)节点连接的漏极端子、与接地电压(VSS)端子连接的源极端子，并且第二下拉驱动节点PD_DRVND2与栅极端子连接以响应于第二下拉驱动节点PU_DRVND2的电压电平而将内部电压(VINT)节点下拉驱动成接地电压VSS。

参见图6，根据第二上拉驱动节点PU_DRVND2、第二下拉驱动节点PD_DRVND2以及内部电压(VINT)节点的电压电平来将第二内部电压输入缓冲器560与第三内部电压输入缓冲器570的操作分成三个区域。

具体地，在内部电压(VINT)节点的电压电平比第二参考电压(VREF2)节点的电压电平低时的相应的上拉区域中，第二上拉驱动节点PU_DRVND2和第二下拉驱动节点PD_DRVND2的电压电平变得与接地电压VSS的电压电平相同，并且用于上拉驱动内部电压(VINT)节点的第二PMOS晶体管DP2导通，而用于下拉驱动内部电压(VINT)节点的第二NMOS晶体管DN2关断。即，产生要从电源电压(VDD)端子施加到内部电压(VINT)节点的电流，而不产生从内部电压(VINT)节点流动到接地电压(VSS)端子的电流。因此，内部电压(VINT)节点的电压电平上升。

在内部电压(VINT)节点的电压电平比第三参考电压(VREF3)节点的电压电平高的相应的下拉区域中，第二上拉驱动节点PU_DRVND2和第二下拉驱动节点PD_DRVND2的电压电平变得与电源电压VDD的电压电平相同，并且用于下拉驱动内部电压(VINT)节点的第二NMOS晶体管DN2导通，而用于上拉驱动内部电压(VINT)节点的第二PMOS晶体管DP2关断。即，产生从内部电压(VINT)节点流动到接地电压(VSS)端子的电流，而不产生从电源电压(VDD)端子施加到内部电压(VINT)节点的电流。因此，内部电压(VINT)节点的电压电平下降。

此外，在内部电压(VINT)节点的电压电平比第二参考电压(VREF2)节点的电压电平高并比第三参考电压(VREF3)节点的电压电平低的相应的中间区域中，第二上拉驱动节点PU_DRVND2的电压电平变得与电源电压VDD的电压电平相同，并且第二下拉驱动节点PD_DRVND2的电压电平变得与接地电压VSS的电压电平相同，以及用于上拉驱动内部电压(VINT)节点的第二PMOS晶体管DP2和用于下拉驱动内部电压(VINT)节点的第二NMOS晶体管DN2都关断。即，不产生从内部电压(VINT)节点流动到接地电压(VSS)端子的电流，并且不产生从电源电压(VDD)端子施加到内部电压(VINT)节点的电流。因此，在中间区域中，不存在用于改变内部电压(VINT)节点的电压电平的驱动力。

以这种方式，在经由第二内部电压输入缓冲器560和第三内部电压输入缓冲器570的操作将内部电压(VINT)节点的电压电平上升到较大程度的过程中，更具体地，从第二参考电压(VREF2)节点的电压电平观察，在内部电压(VINT)节点的电压电平从中间区域转移到上拉区域的过程中，第二上拉驱动节点PU_DRVND2的电压电平从电源电压VDD的电压电平改变成接地电压VSS的电压电平，由此第二内部电压驱动模块540B可以具有大的电流驱动力。此外，在内部电压(VINT)节点的电压电平下降到较大的程度的过程中，更具体地，从第三参考电压(VREF3)节点的电压电平观察，在内部电压(VINT)节点的电压电平从中间区域转移到下拉区域的过程中，第二下拉驱动节点PD_DRVND2的电压电平从接地电压VSS的电压电平改变成电源电压VDD的电压电平，由此第二内部电压驱动模块540B可以具有大的电流驱动力。

在中间区域中，其中第二上拉驱动节点PU_DRVND2变为与电源电压VDD的电压电平相同的状态、第二下拉驱动节点PD_DRVND2变为与接地电压VSS的电压电平相同的状态、并且第二内部电压驱动模块540B不具有电流驱动力，由于第一内部电压输入缓冲器500操作而使得第一上拉驱动节点PU_DRVND1和第二上拉驱动节点PU_DRVND2的电压电平改变为具有电压电平差DELTA V，所以第一内部电压驱动模块540A具有电流驱动力。

因而，如在本发明的前述的第二实施例中，由于经由第一至第三内部电压输入缓冲器500、560以及570来控制内部电压驱动模块540A和540B的操作，所以可以在内部电压(VINT)节点的任何电压电平变化时段中提供足够幅值的驱动电流。

参见图5B，示出了在根据本发明的第二实施例的内部电压发生电路的组成元件之中的内部电压输入缓冲器500的详细电路。尤其地，图5B示出在内部电压输入缓冲器500的组成元件之中的电压检测单元502的详细电路配置。

具体地，电压检测单元502包括第一输入部5021、第二输入部5022、检测电压输出部5024、偏压发生部5026、提供电流源5028以及吸收电流源5029。

偏压发生部5026被配置成产生允许多个PMOS晶体管FP1、FP2、OP1、OP2以及IPC和多个NMOS晶体管FN1、FN2、ON1、ON2、ON3、ON4以及INC在饱和状态下操作的偏压VBIASP、VBIASPC、VBP、VBIASN、VBIASNC以及VBN。多个PMOS晶体管FP1、FP2、OP1、OP2以及IPC和多个NMOS晶体管FN1、FN2、ON1、ON2、ON3、ON4以及INC可以用作内部电压输入缓冲器500的电流源。

提供电流源5028被配置成将源电流提供给第一输入部5021和第二输出部5022，并且吸收电流源5029被配置成允许电流从第一输入部5021和第二输入部5022流入。

第一输入部5021被配置成响应于内部电压(VINT)节点的电压电平而控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。

更具体地，第一输入部5021响应于内部电压(VINT)节点的电压电平变化而以轨到轨类型来控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。

这里，轨到轨类型是指用于在即使内部电压(VINT)节点的电压电平变化范围大时仍稳定接收并检测内部电压(VINT)节点的电压电平的电路类型。

具体地，第一输入部5021包括PMOS晶体管IP1，所述PMOS晶体管IP1在内部电压(VINT)节点的电压电平较低时接收内部电压(VINT)节点的电压电平并控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。第一输入部5021还包括NMOS晶体管IN1，所述NMOS晶体管IN1在内部电压(VINT)节点的电压电平较高时接收内部电压(VINT)节点的电压电平并控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。因此，第一输入部5021不管内部电压(VINT)节点的电压电平是高还是低都可以检测内部电压(VINT)节点的电压电平并控制流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量。

第二输入部5022被配置成响应于参考电压(VREF)节点的电压电平而控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

第二输入部5022响应于第一参考电压(VREF1)节点的电压电平变化而以轨到轨类型来控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

更具体地，第二输入部5022响应于参考电压(VREF)节点的电压电平变化而以轨到轨类型来控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

这里，轨到轨类型是指用于在即使第一参考电压(VREF1)节点的电压电平变化范围大时也稳定地接收并检测参考电压(VREF)节点的电压电平的电路类型。

具体地，第二输入部5022包括PMOS晶体管IP2，所述PMOS晶体管IP2在第一参考电压(VREF1)节点的电压电平较低时接收参考电压(VREF)节点的电压电平并控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。第二输入部5022还包括NMOS晶体管IN2，所述NMOS晶体管IN2在第一参考电压(VREF1)节点的电压电平较高时接收参考电压(VREF)节点的电压电平并控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。因此，第二输入部5022不管第一参考电压(VREF1)节点的电压电平是高还是低都可以检测参考电压(VREF)节点的电压电平并控制流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量。

当然，由于通过第二输入部5022检测的第一参考(VREF1)节点的电压电平不变化，所以用轨到轨类型检测第一参考电压(VREF1)的配置可能不具有任何实质意义。然而，因为第一输入部5021检测的内部电压(VINT)节点的电压电平可以具有大的变化范围，为了电压检测单元502的稳定操作，所以第二输入部5022包括与第一输入部5021的轨到轨类型相对应的轨到轨类型。

因此，尽管可以很大程度上改变根据内部电压(VINT)节点的电压电平在第一输入部5021中流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流量，但是根据第一参考电压(VREF1)节点的电压电平在第二输入部5022中流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流量不改变。

检测电压输出部5024被配置成响应于流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值与流经第二输入电流路径INPT2_1、INPT2_2以及INPTC_2的电流的幅值之间的差来控制检测电压BUF_OUT的电压电平。

检测电压输出部5024包括第一输出电流路径OUTPT_1，所述第一输出电流路径OUTPT_1与第一输入电流路径INPT1_1、INPT1_2以及INPTC_1并联连接到电流源，并根据流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值来控制其电流量。检测电压输出部还包括第二输出电流路径OUTPT_2，所述第二输出电流路径OUTPT_2与第一输出电流路径OUTPT_1连接成电流镜形式，并与第二输入电流路径INPT2_1、INPT2_2以及INPTC_2并联连接到电流源且连接到检测电压(BUF_OUT)输出端子，以使根据流经第一输出电流路径OUTPT_1的电流的幅值来控制流经第二输出电流路径INPT2_1、INPT2_2以及INPTC_2和检测电压(BUF_OUT)输出端子的电流的幅值。

具体地，在检测电压输出部5024的组成元件之中，第一输出电流路径OUTPT_1与第一输入电流路径INPT1_1、INPT1_2以及INPTC_1并联连接到电流源。因此，根据流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值来改变流经第一输出电流路径OUTPT_1的电流的幅值。例如，如果流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值增加，则流经第一输出电流路径OUTPT_1的电流的幅值减小。相似地，如果流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值减小，则流经第一输出电流路径OUTPT_1的电流的幅值增加。

此外，在检测电压输出部5024的组成元件之中，第二输出电流路径OUTPT_2与第一输出电流路径OUTPT_1连接成电流镜像模式。因此，第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2应具有相同的电流幅值改变模式。

此外，第二输出电流路径OUTPT_2与第二输入电流路径INPT2_1、INPT2_2以及INPTC_2并联连接到电流源，且连接到检测电压(BUF_OUT)输出端子。考虑到流经第二输出电流路径INPT2_1、INPT2_2以及INPTC_2的电流量因为第一参考电压(VREF1)节点的电压电平不改变而不改变，流经第二输入电路路径INPT2_1、INPT2_2以及INPTC_2的电流量的改变导致流经检测电压(BUF_OUT)输出端子的电流量的改变。

例如，在内部电压(VINT)节点的电压电平上升到比第一参考电压(VREF1)节点的电压电平高并且流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值增加、且因此流经第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2的电流量增加的情况下，流经检测电压(BUF_OUT)输出端子的电流量也增加以提高第一下拉驱动节点PD_DRVND1或第一上拉驱动节点PU_DRVND1的电压电平。如果以这种方式来提高第一下拉驱动节点PD_DRVND1或第一上拉驱动节点PU_DRVND1的电压电平，则内部电压驱动模块540将内部电压(VINT)节点下拉驱动以降低内部电压(VINT)节点的电压电平。第一下拉驱动节点PD_DRVND1和第一上拉驱动节点PU_DRVND1的电压电平的同时提高由驱动节点电平确定单元504的操作造成的。由于以上描述了驱动节点电平确定单元504的详细操作，所以将省略其进一步描述。

相反地，在内部电压(VINT)节点的电压电平下降到比第一参考电压(VREF1)节点的电压电平低并且流经第一输入电流路径INPT1_1、INPT1_2以及INPTC_1的电流的幅值减少、且因此流经第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2的电流量减少的情况下，流经检测电压(BUF_OUT)输出端子的电流量也减少以降低第一下拉驱动节点PD_DRVND1或第一上拉驱动节点PU_DRVND1的电压电平。如果以这种方式来降低第一下拉驱动节点PD_DRVND1或第一上拉驱动节点PU_DRVND1的电压电平，则内部电压驱动模块540将内部电压(VINT)节点上拉驱动以提高内部电压(VINT)节点的电压电平。第一下拉驱动节点PD_DRVND1和第一上拉驱动节点PU_DRVND1的电压电平的同时降低由驱动节点电平确定单元504的操作造成。由于以上描述了驱动节点电平确定单元504的详细操作，所以将省略其进一步描述。

供作参考，第一输出电流路径OUTPT_1和第二输出电路路径OUTPT_2被描述为如图5B所示以电流镜形式与检测电压输出部5024连接，这种配置表示一个示例性实施例。当流经第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2的电流的幅值彼此相同时，可以仅使用一个输出电流路径来实现前述的操作。尽管这一事实，为了电压检测单元502的稳定操作，如下配置是有益的：第一输出电流路径OUTPT_1和第二输出电流路径OUTPT_2如图5B所示以电流镜形式与检测电压输出部5024连接。

从以上描述明显的是，根据本发明的实施例，由于半导体存储器件的内部电压发生电路在死区区域不存在的状态下操作，所以半导体存储器件的内部电压发生电路可以不管内部电压的电压电平变化而总是操作。

因此，内部电压发生电路可以参照内部电压的电压电平变化而以高反应速度操作。

由于这一事实，可以减小由内部电压发生电路产生的内部电压的电压电平变化。

因此，可以使使用内部电压执行指定任务的半导体器件的操作稳定。

尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

例如，可以根据输入到逻辑门和晶体管中的信号的极性来将前述的实施例中例示的逻辑门和晶体管实现为具有不同的位置和种类。

Claims (21)

1.一种半导体器件，包括：

内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压节点的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点和下拉驱动节点维持电压电平差；以及

内部电压驱动模块，所述内部电压驱动模块被配置成响应于所述上拉驱动节点的电压电平而将所述内部电压节点上拉驱动，并响应于所述下拉驱动节点的电压电平而将所述内部电压节点下拉驱动。

2.如权利要求1所述的半导体器件，还包括：

电流提供模块，所述电流提供模块相对于所述内部电压驱动模块以电流镜形式与所述上拉驱动节点连接，并被配置成将源电流提供给所述内部电压节点，其中，由所述电流提供模块提供的电流量是由所述内部电压驱动模块提供给所述内部电压节点的电流量的N倍，N是大于1的整数；以及

电流吸收模块，所述电流吸收模块相对于所述内部电压驱动模块以电流镜形式与所述下拉驱动节点连接，并被配置成允许电流从所述内部电压节点流出，其中，流经所述电流吸收模块的电流量是由所述内部电压驱动模块从所述内部电压节点吸收的电流量的N倍。

3.如权利要求1所述的半导体器件，其中，所述内部电压输入缓冲器包括：

电压检测单元，所述电压检测单元被配置成比较所述内部电压节点的电压电平与所述参考电压节点的电压电平；以及

驱动节点电平确定单元，所述驱动节点电平确定单元被配置成响应于所述电压检测单元的输出信号而确定所述上拉驱动节点和所述下拉驱动节点的电压电平，使得维持所述电压电平差。

4.如权利要求3所述的半导体器件，其中，所述电压检测单元包括：

第一输入部，所述第一输入部被配置成响应于所述内部电压节点的电压电平而控制流经第一输入电流路径的电流的幅值；

第二输入部，所述第二输入部被配置成响应于所述参考电压节点的电压电平而控制流经第二输入电流路径的电流的幅值；以及

检测电压输出部，所述检测电压输出部被配置成响应于流经所述第一输入电流路径的电流的幅值与流经所述第二输入电流路径的电流的幅值的差来控制检测电压的电压电平。

5.如权利要求4所述的半导体器件，

其中，所述第一输入部响应于所述内部电压节点的电压电平以轨到轨类型来控制流经所述第一输入电流路径的电流的幅值，以及

其中，所述第二输入部响应于所述参考电压节点的电压电平以轨到轨类型来控制流经所述第二输入电流路径的电流的幅值。

6.如权利要求5所述的半导体器件，其中，所述检测电压输出部包括：

第一输出电流路径，所述第一输出电流路径与所述第一输入电流路径并联连接到电流源，其中，根据流经所述第一输入电流路径的电流的幅值来控制流经所述第一输出电流路径的电流量；以及

第二输出电流路径，所述第二输出电流路径与所述第一输出电流路径连接成电流镜形式，与所述第二输入电流路径并联连接到电流源，以及与检测电压输出端子连接，使得根据流经所述第一输出电流路径的电流的幅值来控制流经所述第二输入电流路径和所述检测电压输出端子的电流的幅值。

7.如权利要求3所述的半导体器件，其中，所述驱动节点电平确定单元包括：

提供电流源，所述提供电流源被配置成将第一幅值的电流提供给所述上拉驱动节点；

吸收电流源，所述吸收电流源被配置成允许第二幅值的电流从所述下拉驱动节点流出；以及

浮置电流源，所述浮置电流源被配置成允许第三幅值的电流总是在所述上拉驱动节点与所述下拉驱动节点之间流动，并将所述上拉驱动节点或所述下拉驱动节点的电压电平改变了所述下拉驱动节点或所述上拉驱动节点的电压电平变化量，所述下拉驱动节点或所述上拉驱动节点的电压电平变化量与经由所述电压检测单元的输出节点供应到所述下拉驱动节点或所述上拉驱动节点的电流量相对应。

8.如权利要求7所述的半导体器件，其中，所述浮置电流源包括：

NMOS晶体管，所述NMOS晶体管包括与所述上拉驱动节点连接的漏极端子、与所述下拉驱动节点连接的源极端子、以及具有被供应第一偏压的栅极端子，并且被配置成在饱和状态下操作；以及

PMOS晶体管，所述PMOS晶体管具有与所述上拉驱动节点连接的源极端子、与所述下拉驱动节点连接的漏极端子、以及具有被供应第二偏压的栅极端子，并且被配置成在饱和状态下操作。

9.如权利要求1所述的半导体器件，还包括：

第二内部电压输入缓冲器，所述第二内部电压输入缓冲器被配置成通过所述比较内部电压节点的电压电平与第二参考电压节点的电压电平来确定第二上拉驱动节点的电压电平；

第三内部电压输入缓冲器，所述第三内部电压输入缓冲器被配置成通过比较所述内部电压节点的电压电平与第三参考电压节点的电压电平来确定第二下拉驱动节点的电压电平；以及

第二内部电压驱动模块，所述第二内部电压驱动模块被配置成响应于第二上拉驱动节点的电压电平而将所述内部电压节点上拉驱动，并响应于所述第二下拉驱动节点的电压电平而将所述内部电压节点下拉驱动。

10.一种半导体器件包括：

第一内部电压输入缓冲器，所述第一内部电压输入缓冲器被配置成通过比较内部电压节点的电压电平与第一参考电压节点的电压电平来确定第一上拉驱动节点和第一下拉驱动节点的电压电平，使得所述第一上拉驱动节点与所述第一下拉驱动节点维持电压电平差；

第二内部电压输入缓冲器，所述第二内部电压输入缓冲器被配置成通过比较所述内部电压节点的电压电平与第二参考电压节点的电压电平来确定第二上拉驱动节点的电压电平；

第三内部电压输入缓冲器，所述第三内部电压输入缓冲器被配置成通过比较所述内部电压节点的电压电平与第三参考电压节点的电压电平来确定第二下拉驱动节点的电压电平；以及

内部电压驱动模块，所述内部电压驱动模块被配置成响应于所述第一上拉驱动节点和所述第二上拉驱动节点的各个电压电平而将所述内部电压节点上拉驱动，并响应于所述第一下拉驱动节点和所述第二下拉驱动节点的各个电压电平而将所述内部电压节点下拉驱动。

11.如权利要求10所述的半导体器件，

其中，所述第二参考电压节点的电压电平比所述第三参考电压节点的电压电平低，以及

其中，所述第一参考电压节点的电压电平比所述第二参考电压节点的电压电平高，并且比所述第三参考电压节点的电压电平低。

12.如权利要求10所述的半导体器件，其中，所述第一内部电压输入缓冲器包括：

电压检测单元，所述电压检测单元被配置成比较所述内部电压节点的电压电平与所述第一参考电压节点的电压电平；以及

驱动节点电平确定单元，所述驱动节点电平确定单元被配置成响应于所述电压检测单元的输出信号而确定所述第一上拉驱动节点与所述第一下拉驱动节点的电压电平，使得维持所述电压电平差。

13.如权利要求12所述的半导体器件，其中，所述电压检测单元包括：

第一输入部，所述第一输入部被配置成响应于所述内部电压节点的电压电平而控制流经第一输入电流路径的电流的幅值；

第二输入部，所述第二输入部被配置成响应于所述第一参考电压节点的电压电平而控制流经第二输入电流路径的电流的幅值；以及

检测电压输出部，所述检测电压输出部被配置成响应于流经所述第一输入电流路径的电流的幅值与流经所述第二输入电流路径的电流的幅值之间的差而控制检测电压的电压电平。

14.如权利要求13所述的半导体器件，

其中，所述第一输入部响应于所述内部电压节点的电压电平而以轨到轨类型来控制流经所述第一输入电流路径的电流的幅值，以及

其中，所述第二输入部响应于所述第一参考电压节点的电压电平而以轨到轨类型来控制流经所述第二输入电流路径的电流的幅值。

15.如权利要求14所述的半导体器件，其中，所述检测电压输出部包括：

第一输出电流路径，所述第一输出电流路径与所述第一输入电流路径并联连接到电流源，其中，根据流经所述第一输入电流路径的电流的幅值来控制流经所述第一输出电流路径的电流量；以及

第二输出电流路径，所述第二输出电流路径与所述第一输出电流路径连接成电流镜形式，与所述第二输入电流路径并联连接到电流源，以及与检测电压输出端子连接，使得根据流经所述第一输出电流路径的电流的幅值来控制流经所述第二输入电流路径和所述检测电压输出端子的电流的幅值。

16.如权利要求12所述的半导体器件，其中，所述驱动节点电平确定单元包括：

提供电流源，所述提供电流源被配置成将第一幅值的电流提供给所述第一上拉驱动节点；

吸收电流源，所述吸收电流源被配置成允许第二幅值的电流从所述第一下拉驱动节点流出；以及

浮置电流源，所述浮置电流源被配置成允许第三幅值的电流总是在所述第一上拉驱动节点与所述第一下拉驱动节点之间流动，并将所述第一上拉驱动节点或所述第一下拉驱动节点的电压电平改变了所述第一下拉驱动节点或所述第一上拉驱动节点的电压电平变化量，所述第一下拉驱动节点或所述第一上拉驱动节点的电压电平变化量与经由所述电压检测单元的输出节点供应到所述第一下拉驱动节点或所述第一上拉驱动节点的电流量相对应。

17.如权利要求16所述的半导体器件，其中，所述浮置电流源包括：

NMOS晶体管，所述NMOS晶体管包括与所述第一上拉驱动节点连接的漏极端子、与所述第一下拉驱动节点连接的源极端子、以及具有被施加第一偏压的栅极端子，并且被配置成在饱和状态下操作；以及

PMOS晶体管，所述PMOS晶体管包括与所述第一上拉驱动节点连接的源极端子、与所述第一下拉驱动节点连接的漏极端子、以及具有被供应第二偏压的栅极端子，并且被配置成在饱和状态下操作。

18.一种用于操作半导体器件的方法，包括以下步骤：

响应于变得比参考电压节点的电平高的内部电压节点的电压电平，来同时提高上拉驱动节点和下拉驱动节点的电压电平，使得维持电压电平差；

响应于变得比所述参考电压的电平低的所述内部电压节点的电压电平，来同时降低所述上拉驱动节点和所述下拉驱动节点的电压电平，使得维持所述电压电平差；

响应于所述上拉驱动节点的电压电平而用驱动力来上拉驱动所述内部电压节点；以及

响应于所述下拉驱动节点的电压电平而用所述驱动力来下拉驱动所述内部电压节点。

19.如权利要求18所述的方法，还包括以下步骤：

响应于所述上拉驱动节点的电压电平而用所述驱动力的N倍的驱动力来上拉驱动所述内部电压节点，其中，N是大于1的整数；以及

响应于所述下拉驱动节点的电压电平而用所述驱动力的N倍的驱动力来下拉驱动所述内部电压节点。

20.一种用于操作半导体器件的方法，包括以下步骤：

通过比较内部电压节点的电压电平与第一参考电压节点的电压电平来同时改变第一上拉驱动节点和第一下拉驱动节点的电压电平，使得维持电压电平差；

通过比较所述内部电压节点的电压电平与第二参考电压节点的电压电平来改变第二上拉驱动节点的电压电平；

通过比较所述内部电压节点的电压电平与第三参考电压节点的电压电平来改变第二下拉驱动节点的电压电平；

响应于所述第一上拉驱动节点和所述第二上拉驱动节点的电压电平来上拉驱动所述内部电压节点；以及

响应于所述第一下拉驱动节点和所述第二下拉驱动节点的电压电平来下拉驱动所述内部电压节点。

21.如权利要求20所述的方法，

其中，所述第二参考电压节点的电压电平比所述第三参考电压节点的电压电平低，以及

其中，所述第一参考电压节点的电压电平比所述第二参考电压节点的电压电平高，并且比所述第三参考电压节点的电压电平低。

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