CN105373204B - 电子装置 - Google Patents

电子装置 Download PDF

Info

Publication number
CN105373204B
CN105373204B CN201510062146.3A CN201510062146A CN105373204B CN 105373204 B CN105373204 B CN 105373204B CN 201510062146 A CN201510062146 A CN 201510062146A CN 105373204 B CN105373204 B CN 105373204B
Authority
CN
China
Prior art keywords
voltage
level
detection
circuit
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510062146.3A
Other languages
English (en)
Other versions
CN105373204A (zh
Inventor
李炫哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105373204A publication Critical patent/CN105373204A/zh
Application granted granted Critical
Publication of CN105373204B publication Critical patent/CN105373204B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

一种电子装置，包括：第一电压检测电路，检测在电压开始供应至外围电路之后所述电压何时变得高于第一电平，以及检测在对所述外围电路的所述电压的供应开始中断之后所述电压何时变得低于第二电平；以及第二电压检测电路，适于检测在所述外围电路操作的同时所述电压何时变得低于参考电平。其中，所述第二电平低于所述参考电平。

Description

电子装置
相关申请的交叉引用
本申请要求2014年8月22日提交的申请号为10-2014-0109493的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明涉及电子装置，且更具体地，涉及用于检测电压的电子装置。
背景技术
当被供应至电子装置的外围电路的电源电压稳定时，外围电路应该被初始化。另一方面，当电源电压低于参考电压时，应该执行用于保护外围电路的操作。
为此，电子装置需要检测电源电压电平以保护外围电路且保证稳定的操作。
发明内容
本发明涉及能够确定电源电压是否被供应或是否被中断以及确定其是否处于不稳定状态的电子装置。
本发明的一个方面提供了一种电子装置，包括：第一电压检测电路，适于检测在电压开始供应至外围电路之后所述电压何时变得高于第一电平，以及检测在对所述外围电路的所述电压的供应开始中断之后所述电压何时变得低于第二电平；以及第二电压检测电路，适于检测在所述外围电路操作的同时所述电压何时变得低于参考电平，其中，所述第二电平低于所述参考电平。
本发明的另一个方面提供一种电子装置，包括：多个存储块，每个包括存储器单元；操作电路，适于将操作电压输出至全局线、将所述存储块之中的选中存储块的局部线连接至所述全局线、以及经由位线读取储存在所述选中存储块的存储器单元中的数据；以及电压检测电路，适于检测在电源电压开始供应至所述操作电路之后所述电源电压何时变得高于第一电平；检测在所述操作电路操作的同时所述电源电压何时变得低于参考电平；以及检测在所述电源电压对所述操作电路的供应开始中断之后所述电源电压何时变得低于所述第二电平，其中，所述第二电平低于所述参考电平。
本发明的另一个方面提供了一种电子装置，包括：电源单元，适于为内部节点供应电源电压；输出单元，适于基于所述内部节点的电压来输出电压检测信号；以及电压控制单元，适于响应于所述输出单元的所述电压检测信号而控制所述内部节点的所述电压。
附图说明
对于本领域的普通技术人员来说，通过参照附图详细描述其示例性实施例，本发明的以上和其他特征和优点将变得显然，在附图中：
图1是用于描述根据本发明的一个示例性实施例的电子装置的框图。
图2是用于描述根据本发明的示例性实施例的电压检测电路的电路图；
图3是用于描述根据本发明的示例性实施例的图2的电压检测电路的操作的波形图；
图4是用于描述根据本发明的另一个示例性实施例的电子装置的框图；
图5是用于描述图4的存储器阵列的电路图；
图6是用于描述根据本发明的一个示例性实施例的电子装置的电路图；
图7是用于描述根据本发明的另一个示例性实施例的电压检测电路的电路图；
图8是示出了根据本发明的实施例的存储系统的框图；
图9是示出了根据本发明的实施例的配置成执行编程操作的融合存储器件或融合存储系统的框图；以及
图10是示出了根据本发明的实施例的包括快闪存储器件的计算系统的框图。
具体实施方式
在下文中，将参照附图描述本发明的示例性实施例。然而，由于本发明不限于在下文中公开的实施例，所以本发明的实施例应该以各种形式实施，且本发明的范围不限于以下提到的示例性实施例。本发明的实施例仅出于本发明的完整公开而提供，且对本领域的技术人员全面地示出了本发明的范围，且应该理解的是，本发明的范围通过所附权利要求的范围限定。
图1是用于描述根据本发明的一个示例性实施例的电子装置的框图。
参见图1，电子装置包括外围电路110和电压检测电路120。电压检测电路120被配置成检测在电源电压VCCE开始供应至外围电路110之后电源电压VCCE何时高于第一电平，检测在外围电路110操作的同时电源电压VCCE何时低于参考电平，以及检测在电源电压VCCE的供应开始被中断之后电源电压VCCE何时低于第二电平。
为此，电压检测电路120可以包括第一电压检测电路121和第二电压检测电路122。第一电压检测电路121可以被配置成检测在电源电压VCCE开始供应至外围电路110之后电源电压VCCE何时高于第一电平，且检测在电源电压VCCE的供应开始中断之后电源电压VCCE何时低于第二电平。第二电压检测电路122可以被配置成检测在外围电路110操作的同时电源电压VCCE何时低于参考电平。
在上述配置中，第二电平被设置成低于参考电平。第一电平和第二电平不同，且优选地，第一电平设置成比第二电平高。此外，优选地，参考电平设置得比第一电平高。
外围电路110可以响应于第一电压检测电路121的第一电压检测信号POR而执行复位操作，以及响应于第二电压检测电路122的第二电压检测信号LV_DETECT而执行用于稳定电源电压VCCE的操作或对被施加高电压的节点执行放电操作。
第二电压检测电路122可以检测随着峰值电流通过外围电路110的操作被增大而电源电压VCCE何时暂时降低，且将检测结果作为第二电压检测信号LV_DETECT输出。由于第二电压检测电路122被配置成众所周知的电路，所以将省略其详细描述。在下文中，将详细描述第一电压检测电路121的配置和操作的实施例。
图2是用于描述根据本发明的示例性实施例的电压检测电路的电路图。图3是用于描述根据本发明的示例性实施例的图2的电压检测电路的操作的波形图。
参见图2和图3，第一电压检测电路121可以包括电压检测单元121D和检测参考改变单元121N。电压检测单元121D可以被配置成当电源电压VCCE增大而高于第一电平LEVEL1时(例如，当其开始被供应且变得高于第一电平LEVEL1时)激活第一电压检测信号POR。电压检测单元121D可以被配置成当电源电压VCCE降低而低于第二电平LEVEL2时(例如，当其开始被中断且变得低于第二电平LEVEL2时)去激活第一电压检测信号POR。否则，第一电压检测信号POR可以变化以跟随电源电压VCCE的电平。检测参考改变单元121N被配置成将第二电平LEVEL2设置得比第一电平LEVEL1低。具体地，检测参考改变单元121N被配置成将第二电平LEVEL2设置得比第二电压检测电路122的参考电平LEVEL_Ref低。
电压检测单元121D可以包括晶体管PTR、电阻单元121R和反相器INV。晶体管PTR可以连接在电源电压端与节点NODE之间，且可以基于接地电压Vgnd而操作。晶体管PTR可以包括PMOS晶体管。电阻单元121R包括连接在节点NODE与接地端之间的多个电阻器R。电阻器R的电阻值可以相同，或可以根据距离节点NODE的距离而变大或变小。节点NODE的电压POR_REF基于电阻单元121R的电阻值而变化。包括PMOS晶体管P和NMOS晶体管N的反相器INV基于节点NODE的电压POR_REF来输出第一电压检测信号POR。
在另一个方面中，晶体管PTR可以是配置成基于电源电压VCCE的电平来将电压供应至内部节点NODE的电压供应单元。反相器INV可以是配置成基于内部节点NODE的电压POR_REF来输出电压检测信号POR的输出单元。电阻单元121R和检测参考改变单元121N可以是响应于输出单元INV的电压检测信号POR而控制内部节点NODE的电压POR_REF的电压控制单元。
当开始被供应之后电源电压VCCE变得高于第一电平LEVEL1(在图3中示出)时，输出单元INV可以将电压检测信号POR激活成逻辑低电平，以及电压控制单元121R和121N可以控制内部节点NODE的电压POR_REF。此外，当电源电压VCCE变得低于第二电平LEVEL2(在图3中示出)时，输出单元INV可以去激活电压检测信号POR，使得电压检测信号POR随着电源电压VCCE一起改变。同时，优选地，电压控制单元121R和121N控制内部节点NODE的电压POR_REF，使得第二电平LEVEL2低于第一电平LEVEL1。以下将描述详细的控制方法。
当电源电压VCCE的供应开始时，节点NODE的电压POR_REF也随着电源电压VCCE一起增大。由于反相器INV的PMOS晶体管P被接通直到电源电压VCCE到达第一电平LEVEL1为止，反相器INV输出随着电源电压VCCE一起变化的第一电压检测信号POR。第一电平LEVEL1可以是NMOS晶体管N的阈值电压电平。当电源电压VCCE变得高于第一电平LEVEL1时，NMOS晶体管N被接通，且第一电压检测信号POR被降低至接地电平。
当电源电压VCCE的中断开始时，电源电压VCCE降低。当电源电压VCCE变得低于参考电平LEVEL_Ref时，外围电路110可以响应于第二电压检测电路122的第二电压检测信号LV_DETECT而对被施加高电压的节点执行放电操作
节点NODE的电压POR_REF也由于电源电压VCCE的降低而降低。当电源电压VCCE变得比第二电平LEVEL2更低时，PMOS晶体管P接通，且从反相器INV输出的第一电压检测信号POR随着电源电压VCCE一起改变。
在上述配置中，半导体器件的特性或晶体管N和P的阈值电压可以根据温度或制造工艺而改变。因为此，第二电平LEVEL2可以变化。即，第一电压检测信号POR的去激活时间点可以当电源电压VCCE被中断时变化。在常规情况下，由于参考电平LEVEL_Ref与第二电平LEVEL2_OLD之差不大，所以第二电平LEVEL2_OLD可能根据温度或制造工艺而高于第二电压检测电路122的参考电平LEVEL_Ref。
在这种情况下，即使电源电压VCCE通过外围电路110的操作而暂时降低，第一电压检测信号POR也早于第二电压检测信号LV_DETECT被去激活。然后可以确定电源电压VCCE的中断已经开始，且因而可能出现外围电路110的故障。具体地，在响应于第二电压检测信号LV_DETECT而对被施加高电压的节点执行放电操作之前，外围电路110响应第一电压检测信号POR，因而可以终止内部部件的操作。因为此，施加至外围电路110的节点的高电压未被放电，且高电压可以对外围电路110的内部部件产生不利地影响。
为了防止此，必须进一步降低第二电平LEVEL2。优选地，第一电平LEVEL1被保持，而仅第二电平LEVEL2被降低。检测参考改变单元121N被配置成将第二电平LEVEL2设置成比参考电平LEVEL_Ref和第一电平LEVEL1低。为此，检测参考改变单元121N被配置成响应于第一电压检测信号POR而改变连接至接地端的电压检测单元121D的电阻单元121R的电阻值。作为一个实例，检测参考改变单元121N可以包括晶体管NTR，其并联连接至电阻单元121R的电阻器R，且响应于第一电压检测信号POR而操作。
在开始被供应之后电源电压VCCE增大至第一电平LEVEL1的同时，检测参考改变单元121N响应于第一电压检测信号POR而接通。因此，并联连接至检测参考改变单元121N的电阻单元121R的电阻器R不影响电阻单元121R的总电阻和节点NODE的电压POR_REF。当节点NODE的电压POR_REF变得高于第一电平LEVEL1时，NMOS晶体管N被接通，且第一电压检测信号POR降低至接地电平(或逻辑低电平)。结果，检测参考改变单元121N响应于第一电压检测信号POR而关闭，且电阻单元121R的总电阻增大。因此，在检测参考改变单元121N未被包括的情况下，节点NODE的电压POR_REF变得高于电压POR_REF_OLD。
在因为节点NODE的电压POR_REF高于电压POR_REF_OLD所以检测参考改变单元121N未被包括的情况下，第二电平LEVEL2低于第二电平LEVEL2_OLD。更具体地，当检测参考改变单元121N未被包括、且电源电压VCCE处于第二电平LEVEL2_OLD时，PMOS晶体管P可以基于电压POR_REF_OLD来被接通。然而，当检测参考改变单元121N被包括、且电源电压VCCE处于第二电平LEVEL2_OLD时，PMOS晶体管P基于高于电压POR_REF_OLD的电压POR_REF可以不被接通。当电源电压VCCE降低至第二电平LEVEL2时，PMOS晶体管P可以被接通。因此，第二电平LEVEL2变得低于第二电平LEVEL2_OLD。第二电平LEVEL2可以基于节点NODE的电压POR_REF和PMOS晶体管P的阈值电压来被确定。
当PMOS晶体管P被接通时，第一电压检测信号POR随着电源电压VCCE一起改变，且检测参考改变单元121N再次接通。
如上所述，由于检测参考改变单元121N和电阻单元121R的与之并联连接的电阻器R，所以第二电平LEVEL2变得低于第一电平LEVEL1和参考电平LEVEL_Ref。因此，由于第二电平LEVEL2和参考电平LEVEL_Ref之差增大，所以第二电平LEVEL2被防止因温度和工艺条件而高于参考电平LEVEL_Ref。
在下文中，将描述根据本发明的另一个示例性实施例的电子装置。
图4是用于描述根据本发明的另一个示例性实施例的电子装置的框图。
参见图4，电子装置包括存储器阵列410以及操作电路430和440。存储器阵列410包括多个存储块410MB。存储块410MB中的一些可以用作内容存取存储块(cam block)410CB。以下将描述存储块410MB的结构。
图5是用于描述图4的存储器阵列410的电路图。
参见图5，存储块410MB的结构与内容存取存储块410CB的结构相同。用户的数据可以储存在存储块410MB中，与操作条件相关的参数可以储存在内容存取存储块410CB中。具体地，检测电平设置数据可以储存在内容存取存储块410CB中，以及检测电平设置数据可以用于设置在此检测到电源电压的电平。这在以下将详细描述。
存储块410MB或内容存取存储块410CB包括连接在位线BLe和Blo与公共源极线SL之间的多个存储串ST。即，存储串ST中的每个连接至相应的位线BLe(或BLo)，且共同连接至公共源极线SL。每个存储串ST包括：源极选择晶体管SST，其源极连接至公共源极线SL；单元串，其中多个存储器单元Ce(或Co)串联连接；以及漏极选择晶体管DST，其漏极连接至位线BLe(或BLo)。被包括在单元串ST中的存储器单元Ce串联连接在选择晶体管SST与DST之间。源极选择晶体管SST的栅极连接至源极选择线SSL，以及存储器单元Ce的栅极分别连接至字线WL0至WLn，以及漏极选择晶体管DST的栅极连接至漏极选择线DSL。
漏极选择晶体管DST控制存储串ST与位线BLe的连接和断连，以及源极选择晶体管SST控制单元串ST与公共源极线SL的连接或断连。
在NAND快闪存储器件中，被包括在存储器单元块中的存储器单元可以以物理页或逻辑页为单位归类。例如，连接至一个字线(例如，WL0)的存储器单元Ce和Co配置一个物理页。连接至一个字线(例如，WL0)的偶数标号的存储器单元Ce可以配置一个偶数物理页，以及奇数标号的存储器单元Co可以配置一个奇数物理页。页(或奇数页和偶数页)可以是编程操作或读取操作的基本单位。
再次参见图4和图5，操作电路430和440被配置成执行连接至选中字线(例如，WL0)的存储器单元Ce和Co的编程循环、擦除循环和读取操作。编程循环包括编程操作和验证操作，以及擦除循环包括擦除操作和验证操作。
为了执行编程循环、擦除循环以及读取操作，操作电路430和440被配置成将操作电压选择性地输出至选中存储块的局部线SSL、WL0至WLn和DSL以及公共源极线SL，且控制位线BLe和BLo的预充电/放电或感测位线BLe和BLo的电流流动(或电压变化)。
在NAND快闪存储器件的情况下，操作电路包括电压供应电路430和读取/写入电路440。操作电路还可以包括电压检测电路420，用以检测(或感测)施加至操作电路430和440的电源电压的电平(或变化)。以下将详细描述每个部件。
电压供应电路430产生存储器单元的编程循环、擦除循环和读取操作所需的操作电压。这里，操作电压可以包括编程电压、读取电压、擦除电压、通过电压、选择电压、以及公共源极电压等。电压供应电路430响应于行地址信号(未示出)而将操作电压输出至选中存储块的局部线SSL、WL0至WLn和DSL以及公共源极线SL。将在图6描述连接关系和电压应用方法的细节。
读取/写入电路440可以包括经由位线BLe和BLo连接至存储器阵列410的多个页缓冲器(未示出)。具体地，页缓冲器可以分别连接至位线BLe和BLo。即，一个页缓冲器可以连接至一个位线。当执行编程操作时，读取/写入电路440选择性地对位线BLe和BLo预充电。当执行编程验证操作或读取操作时，读取/写入电路440对位线BLe和BLo预充电，且读取/写入电路440感测位线BLe和BLo的电压变化或电流，且在电压供应电路430将操作电压施加至选中存储块410MB之后锁存从存储器单元读取的数据。
电压检测电路420被配置成检测(或感测)施加至操作电路430和440的电源电压的电平。作为一个实例，电压检测电路420被配置成：检测在电源电压开始被供应至操作电路430和440之后电源电压何时高于第一电平；检测在操作电路430和440操作的同时电源电压何时低于参考电平；检测在电源电压的供应开始被中断之后电源电压何时变得低于第二电平。如在图3中所述，第二电平被设置成低于参考电平。优选地，第二电平被设置成低于第一电平，且第一电平被设置成低于参考电平。
在下文中，将详细描述存储块与操作电路的连接联系。图6是用于描述根据本发明的一个实施例的电子装置的电路图。
参考图6，电压供应电路包括电压发生电路431、连接电路432和块选择电路433。电压发生电路431将编程循环、擦除循环或验证操作所需的操作电压输出至全局线GSSL、GWL0至GWLn和GDSL。块选择电路433响应于地址信号ADD(例如，行地址信号)而输出块选择信号BLKWL。连接电路432响应于块选择信号BLKWL而将选中存储块410MB的局部线SSL、WL0至WLn和DSL连接至全局线GSSL、GWL0至GWLn和GDSL。连接电路432可以包括晶体管STR，其提供用于每个存储块，连接在全局线GSSL、GWL0至GWLn和GDSL与存储块410MB的局部线SSL、WL0至WLn和DSL之间，且响应于块选择信号BLKWL而操作。
电子装置还可以包括放电电路434。当编程操作、读取操作或验证操作结束时，或当电源电压的中断开始时，放电电路434可以将被施加高电压的全局线GSSL、GWL0至GWLn和GDSL放电。
电压检测电路420被配置成检测(或感测)施加至操作电路的电源电压VCCE的电平(或变化)。如在图1中所示，电压检测电路420可以包括第一电压检测电路421和第二电压检测电路422。
第一电压检测电路421被配置成检测在电源电压VCCE开始被供应至操作电路431和433之后电源电压VCCE何时变得高于第一电平LEVEL1(在图3中所示)，以及检测在电源电压VCCE的供应开始被中断之后电源电压VCCE何时变得低于第二电平LEVEL2(在图3中所示)。第二电压检测电路422被配置成检测当操作电路431和433操作的同时电源电压VCCE何时变得低于参考电压LEVEL_Ref(在图3中所示)。
操作电路431和433可以响应于第一电压检测电路421的第一电压检测信号POR而执行复位操作，以及放电电路434可以响应于第二电压检测电路422的第二电压检测信号LV_DETECT(当电源电压VCCE变得低于参考电平时激活)而对被施加高电压的节点(例如，全局线)执行放电操作。
上述的第一电压检测电路421和第二电压检测电路422可以以与图1中所描述的第一电压检测电路121和第二电压检测电路122相同的方式操作。然而，第一电压检测电路421可以与图2中描述的第一电压检测电路121不同地配置如下。
图7是用于描述根据本发明的另一个示例性实施例的电压检测电路的电路图。
参见图7，第一电压检测电路421包括电压检测单元121D、检测参考控制单元422C以及检测参考改变单元121N。
电压检测单元121D被配置成：在电源电压VCCE变得高于第一电平之前或在电源电压VCCE变得低于第二电平之后，输出随着电源电压VCCE一起改变的第一电压检测信号POR。检测参考改变单元121N被配置成响应于检测电平改变信号LEVEL_CH而改变电压检测单元121D的电阻单元121R的内部电阻值以将第二电平设置成低于参考电平和第一电平。即，检测参考改变单元121N被配置成响应于检测电平改变信号LEVEL_CH而改变连接至接地端的电压检测单元121D的电阻单元121R的内部电阻值。
电压检测单元121D和检测参考改变单元121N被以与在图2中所示的电压检测单元121D和检测参考改变单元121N相同的方式配置。然而，检测参考改变单元121N响应于检测电平改变信号LEVEL_CH(检测参考控制单元422C的输出信号，而非第一电压检测信号POR)而操作。
检测参考控制单元422C被配置成响应于从存储块(具体地，内容存取存储块)读取的检测电平设置数据CAMCELL_DATA而输出检测电平改变信号LEVEL_CH。检测电平设置数据CAMCELL_DATA储存在存储块(优选地，内容存取存储块)中的任何一个中。操作电路从内容存取存储块中读取检测电平设置数据CAMCELL_DATA，且然后将检测电平设置数据CAMCELL_DATA提供至检测参考控制单元422C。
检测参考控制单元422C包括传输电路N2、锁存器LAT、初始化单元N1和输出电路INV1。传输电路N2被配置成响应于锁存信号READ而传输从存储块读取的检测电平设置数据CAMCELL_DATA。传输电路N2可以包括NMOS晶体管，其响应于锁存信号READ而操作。
锁存器LAT锁存经由传输电路N2传输的检测电平设置数据CAMCELL_DATA。初始化单元N1被配置成响应于第一电压检测信号POR而初始化锁存器LAT。初始化单元N1可以包括NMOS晶体管，其连接在锁存器LAT的输出端和接地端之间，且响应于第一电压检测信号POR而操作。
输出电路INV1被配置成基于锁存至锁存器LAT的检测电平设置数据CAMCELL_DATA来输出检测电平改变信号LEVEL_CH。输出电路INV1可以包括连接至锁存器LAT的输出端的反相器。
如上所述，检测参考改变单元121N可以基于储存在内容存取存储块中的检测电平设置数据CAMCELL_DATA而非基于第一电压检测信号POR来操作。即，检测参考改变单元121N可以基于储存在内容存取存储块中的检测电平设置数据CAMCELL_DATA来选择性地改变包括在电压检测单元121D中的电阻单元121R的电阻值。即，用于确定电源电压VCCE的中断的参考根据储存在内容存取存储块中的检测电平设置数据CAMCELL_DATA而可以是第二电平LEVEL2_OLD(在图3中所示)或第二电平LEVEL2(在图3中示出)。
当用于确定电源电压VCCE的中断的参考是第二电平LEVEL2(在图3中所示)时，第二电平LEVEL2变得低于第一电平LEVEL1和参考电平LEVEL_Ref，如在图3中描述的。
图8是示出了根据本发明的实施例的存储系统的框图。
参见图8，根据本发明的实施例的存储系统800包括非易失性存储器件820和存储器控制器810。
非易失性存储器件820可以对应于图4中所示的电子装置，且包括图2或图7中所示的电压检测电路。存储器控制器810可以被配置成控制非易失性存储器件820。存储卡或半导体盘器件(即，固态盘SSD)可以通过非易失性存储器件820和存储器控制器810的组合来提供。静态随机存取存储器(SRAM)811用作中央处理单元812的操作存储器。主机接口813具有连接至存储系统800的主机Host的数据交换协议。错误校正码块814检测且校正被包括在从非易失性存储器件820读出的数据中的错误。存储接口815与根据本发明的实施例的非易失性存储器件820接口。中央处理单元812执行用于存储器控制器810的数据交换的整个控制操作。
尽管在附图中未示出，但对于本领域的技术人员将显然的是，根据本发明的实施例的存储系统800进一步包括储存用于与主机Host接口的码数据的只读存储器(ROM)(未示出)或类似物。非易失性存储器件820可以被提供作为包括多个快闪存储器芯片的多芯片封装。根据本发明的实施例的存储系统800可以被提供作为具有高可靠性、和改善的操作特性的储存媒介。具体地，根据本发明的实施例的快闪存储器件可以被包括在存储系统(诸如半导体盘器件，即，SSD，对其研究已经在积极进行)中。在这种情况下，存储器控制器810可以被配置成经由以下各种接口协议之一与外部(例如，主机Host)通信：诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、快速外围组件互连(PCI-E)的协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、增强的小型磁盘接口(ESDI)协议、以及集成驱动器电子(IDE)协议等。
图9是示出了根据本发明的实施例的执行编程操作的融合存储器件或融合存储系统的框图。例如，本发明的实施例可以应用至OneNAND快闪存储器件900作为融合存储器件。
OneNAND快闪存储器件900包括：主机接口910，其与使用不同协议的设备交换信息；缓冲RAM 920，其嵌入用于驱动存储器件的代码或暂时储存数据；控制器930，其响应于从外部接收的控制信号和命令而控制读取、编程和所有的状态；寄存器940，其储存数据(诸如命令、地址和限定存储器件的内部的系统操作环境的配置信息等)；以及NAND快闪单元阵列950，其包括包括有非易失性存储器单元和页缓冲器的操作电路。OneNAND快闪存储器件900响应于来自主机Host的写入请求而采用通用方法对数据编程。
图10是示出了根据本发明的实施例的包括快闪存储器件1012的计算系统的框图。
根据本发明的实施例的计算系统1000包括微处理器1020、RAM 1030、用户接口1040、调制解调器1050(诸如基带芯片组)和电连接至系统总线1060的存储系统1010。当根据本发明的实施例的计算系统1000是移动设备时，还可以提供用于供应计算系统1000的操作电压的电池(未示出)。尽管在附图中未示出，但对于本领域的技术人员将显然的是，应用芯片组、相机图像处理器(CIS)、以及移动DRAM等还可以被提供在根据本发明的实施例的计算系统1000中。存储系统1010例如可以配置成利用图8中描述的非易失性存储器件储存数据的固态驱动/盘(SSD)。可替选地，存储系统1010可以被提供作为融合存储器件(例如，在图9中描述的OneNAND NAND快闪存储器件)。
根据本发明的实施例，电子装置可以准确判断电源电压是否被供应或中断，且其是否是不稳定状态。
在附图和说明书中，已经公开了本发明的示例性实施例，且尽管使用了特定术语，但它们仅用于通用和描述性意义，且非出于限制的目的。关于本发明的范围，其在所附权利要求中列出。因此，本领域的普通技术人员将理解的是，在不脱离如在所附权利要求限定的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种电子装置，包括：
第一电压检测电路，适于：检测在电压开始供应至外围电路之后所述电压何时变得高于第一电平，以及检测在对所述外围电路的所述电压的供应开始中断之后所述电压何时变得低于第二电平；以及
第二电压检测电路，适于检测在所述外围电路操作的同时所述电压何时变得低于参考电平，
其中，所述第二电平低于所述参考电平。
技术方案2.如技术方案1所述的电子装置，其中，所述第一电平高于所述第二电平。
技术方案3.如技术方案1所述的电子装置，其中，所述参考电平高于所述第一电平。
技术方案4.如技术方案1所述的电子装置，其中，所述第一电压检测电路包括：
电压检测单元，适于：当所述电压变得高于所述第一电平时激活第一电压检测信号，且当所述电压变得低于所述第二电平时将所述第一电压检测信号去激活；以及
检测参考改变单元，适于将所述第二电平设置成低于所述参考电平和所述第一电平。
技术方案5.如技术方案4所述的电子装置，其中，所述检测参考改变单元响应于所述第一电压检测信号而改变连接至接地端的所述电压检测单元的电阻单元的电阻值。
技术方案6.如技术方案4所述的电子装置，其中，所述外围电路响应于所述第一电压检测电路的所述第一电压检测信号而执行复位操作。
技术方案7.如技术方案1所述的电子装置，其中，所述外围电路响应于所述第二电压检测电路的所述第二电压检测信号而对被施加高电压的节点执行放电操作。
技术方案8.一种电子装置，包括：
多个存储块，每个包括存储器单元；
操作电路，适于：将操作电压输出至全局线、将所述存储块之中的选中存储块的局部线连接至所述全局线、以及经由位线读取储存在所述选中存储块的存储器单元中的数据；以及
电压检测电路，适于：检测在电源电压开始供应至所述操作电路之后所述电源电压何时变得高于第一电平；检测在所述操作电路操作的同时所述电源电压何时变得低于参考电平；以及检测在给予所述操作电路的所述电源电压开始中断之后所述电源电压何时变得低于所述第二电平，
其中，所述第二电平低于所述参考电平。
技术方案9.如技术方案8所述的电子装置，其中，所述第一电平高于所述第二电平。
技术方案10.如技术方案8所述的电子装置，其中，所述参考电平高于所述第一电平。
技术方案11.如技术方案8所述的电子装置，其中，所述电压检测电路包括：
电压检测电路，适于：当所述电源电压变得高于所述第一电平时激活第一电压检测信号，以及当所述电源电压变得低于所述第二电平时将所述第一电压检测信号去激活；
检测参考控制单元，适于响应于从一个或多个所述存储块中读取的检测电平设置数据而输出检测电平改变信号；以及
检测参考改变单元，适于：响应于所述检测电平改变信号而改变所述电压检测单元的内部电阻值，以将所述第二电平设置成低于所述参考电平和所述第一电平。
技术方案12.如技术方案11所述的电子装置，其中，所述检测参考改变单元响应于所述检测电平改变信号而改变连接至接地端的所述电压检测单元的电阻单元的电阻值。
技术方案13.如技术方案11所述的电子装置，其中，所述检测参考改变单元响应于所述第一电压检测信号而被复位。
技术方案14.如技术方案11所述的电子装置，其中，所述操作电路响应于所述第一电压检测信号而被复位。
技术方案15.如技术方案11所述的电子装置，其中，所述检测参考控制单元包括：
传输电路，适于响应于锁存信号而传输从所述存储块读取的所述检测电平设置数据；
锁存器，适于锁存经由所述传输电路传输的所述检测电平设置数据；
初始化单元，适于响应于所述第一电压检测信号而初始化所述锁存器；以及
输出电路，适于将锁存至所述锁存器的所述检测电平设置数据作为所述检测电平改变信号输出。
技术方案16.如技术方案8所述的电子装置，其中，当所述电源电压变得低于所述参考电平时，所述电压检测电路激活第二电压检测信号。
技术方案17.如技术方案16所述的电子装置，还包括：
放电电路，适于响应于所述第二电压检测信号而将所述全局线放电。
技术方案18.一种电子装置，包括：
电源单元，适于为内部节点供应电源电压；
输出单元，适于基于所述内部节点的电压来输出电压检测信号；以及
电压控制单元，适于响应于所述输出单元的所述电压检测信号而控制所述内部节点的所述电压。
技术方案19.如技术方案18所述的电子装置，其中，当在所述电源单元开始供应所述电源电压之后所述电源电压变得高于第一电平时，所述输出单元激活所述电压检测信号，以及所述电压控制单元控制所述内部节点的所述电压。
技术方案20.如技术方案18所述的电子装置，其中，所述输出单元当所述电源电压变得低于第二电平时将所述电压检测信号去激活，以及所述电压控制单元控制所述内部节点的所述电压，使得所述第二电平低于所述第一电平。

Claims (16)

1.一种电子装置，包括：
第一电压检测电路，适于：检测在电压开始供应至外围电路之后所述电压何时增大为变得高于第一电平，以及检测在对所述外围电路的所述电压的供应开始中断之后所述电压何时减小为变得低于第二电平，所述第二电平低于所述第一电平；以及
第二电压检测电路，适于检测在所述外围电路操作的同时所述电压何时减小为变得低于参考电平，
其中，所述第二电平低于所述参考电平。
2.如权利要求1所述的电子装置，其中，所述参考电平高于所述第一电平。
3.如权利要求1所述的电子装置，其中，所述第一电压检测电路包括：
电压检测单元，适于：当所述电压变得高于所述第一电平时激活第一电压检测信号，且当所述电压变得低于所述第二电平时将所述第一电压检测信号去激活；以及
检测参考改变单元，适于将所述第二电平设置成低于所述第一电平。
4.如权利要求3所述的电子装置，其中，所述检测参考改变单元响应于所述第一电压检测信号而改变连接至接地端的所述电压检测单元的电阻单元的电阻值。
5.如权利要求3所述的电子装置，其中，所述外围电路响应于所述第一电压检测电路的所述第一电压检测信号而执行复位操作。
6.如权利要求1所述的电子装置，其中，所述外围电路响应于所述第二电压检测电路的所述第二电压检测信号而对被施加高电压的节点执行放电操作。
7.一种电子装置，包括：
多个存储块，每个包括存储器单元；
操作电路，适于：将操作电压输出至全局线、将所述存储块之中的选中存储块的局部线连接至所述全局线、以及经由位线读取储存在所述选中存储块的存储器单元中的数据；以及
电压检测电路，适于：检测在电源电压开始供应至所述操作电路之后所述电源电压何时增大为变得高于第一电平；检测在所述操作电路操作的同时所述电源电压何时减小为变得低于参考电平；以及检测在给予所述操作电路的所述电源电压开始中断之后所述电源电压何时减小为变得低于第二电平，所述第二电平低于所述第一电平，
其中，所述第二电平低于所述参考电平。
8.如权利要求7所述的电子装置，其中，所述参考电平高于所述第一电平。
9.如权利要求7所述的电子装置，其中，所述电压检测电路包括：
电压检测电路，适于：当所述电源电压变得高于所述第一电平时激活第一电压检测信号，以及当所述电源电压变得低于所述第二电平时将所述第一电压检测信号去激活；
检测参考控制单元，适于响应于从一个或多个所述存储块中读取的检测电平设置数据而输出检测电平改变信号；以及
检测参考改变单元，适于：响应于所述检测电平改变信号而改变所述电压检测单元的内部电阻值，以将所述第二电平设置成低于所述第一电平。
10.如权利要求9所述的电子装置，其中，所述检测参考改变单元响应于所述检测电平改变信号而改变连接至接地端的所述电压检测单元的电阻单元的电阻值。
11.如权利要求9所述的电子装置，其中，所述检测参考改变单元响应于所述第一电压检测信号而被复位。
12.如权利要求9所述的电子装置，其中，所述操作电路响应于所述第一电压检测信号而被复位。
13.如权利要求9所述的电子装置，其中，所述检测参考控制单元包括：
传输电路，适于响应于锁存信号而传输从所述存储块读取的所述检测电平设置数据；
锁存器，适于锁存经由所述传输电路传输的所述检测电平设置数据；
初始化单元，适于响应于所述第一电压检测信号而初始化所述锁存器；以及
输出电路，适于将锁存至所述锁存器的所述检测电平设置数据作为所述检测电平改变信号输出。
14.如权利要求7所述的电子装置，其中，当所述电源电压变得低于所述参考电平时，所述电压检测电路激活第二电压检测信号。
15.如权利要求14所述的电子装置，还包括：
放电电路，适于响应于所述第二电压检测信号而将所述全局线放电。
16.一种电子装置，包括：
电源单元，适于为内部节点供应电源电压；
输出单元，适于基于所述内部节点的电压来输出电压检测信号；以及
电压控制单元，适于响应于所述输出单元的所述电压检测信号而控制所述内部节点的所述电压，
其中，当在所述电源单元开始供应所述电源电压之后所述电源电压增大为变得高于第一电平时，所述输出单元激活所述电压检测信号，以及所述电压控制单元控制所述内部节点的所述电压，以及
其中，所述输出单元当所述电源电压减小为变得低于比所述第一电平低的第二电平时将所述电压检测信号去激活，以及所述电压控制单元控制所述内部节点的所述电压以将所述第二电平设置成低于所述第一电平。
CN201510062146.3A 2014-08-22 2015-02-05 电子装置 Active CN105373204B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140109493A KR20160023305A (ko) 2014-08-22 2014-08-22 전자 장치
KR10-2014-0109493 2014-08-22

Publications (2)

Publication Number Publication Date
CN105373204A CN105373204A (zh) 2016-03-02
CN105373204B true CN105373204B (zh) 2019-11-08

Family

ID=55348121

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510062146.3A Active CN105373204B (zh) 2014-08-22 2015-02-05 电子装置

Country Status (3)

Country Link
US (2) US9404946B2 (zh)
KR (1) KR20160023305A (zh)
CN (1) CN105373204B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9767917B2 (en) * 2015-10-13 2017-09-19 International Business Machines Corporation Mitigation scheme for SRAM functionality
KR20170068163A (ko) * 2015-12-09 2017-06-19 에스케이하이닉스 주식회사 반도체 메모리 장치
DE102016102696A1 (de) * 2016-02-16 2017-08-17 Infineon Technologies Ag Vorrichtung und Verfahren zur internen Resetsignalerzeugung
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR20210147202A (ko) * 2020-05-28 2021-12-07 에스케이하이닉스 주식회사 반도체 장치와 반도체 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522589B1 (en) * 2000-09-27 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor apparatus and mode setting method for semiconductor apparatus
CN101395673A (zh) * 2006-03-03 2009-03-25 桑迪士克股份有限公司 对浮动栅极耦合具有补偿的非易失性存储装置的读取操作
CN101627441A (zh) * 2006-12-29 2010-01-13 桑迪士克股份有限公司 用于非易失性存储装置的电阻感测及补偿
CN102314925A (zh) * 2010-07-09 2012-01-11 海力士半导体有限公司 半导体存储器件及其操作方法
CN102739215A (zh) * 2011-04-07 2012-10-17 Nxp股份有限公司 低功耗上电复位电路
CN103165176A (zh) * 2011-12-08 2013-06-19 爱思开海力士有限公司 半导体器件及其操作方法
CN104242884A (zh) * 2013-06-11 2014-12-24 爱思开海力士有限公司 集成电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003187596A (ja) 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体記憶装置
KR100675293B1 (ko) * 2005-10-17 2007-01-29 삼성전자주식회사 온도 감지 회로
JP4660526B2 (ja) 2007-09-21 2011-03-30 株式会社東芝 負電圧検知回路を備えた半導体集積回路
KR100937948B1 (ko) 2008-06-04 2010-01-21 주식회사 하이닉스반도체 파워 업 신호 생성회로와 생성 방법
JP5789759B2 (ja) * 2010-03-16 2015-10-07 パナソニックＩｐマネジメント株式会社 情報処理装置、不揮発性記憶装置、情報処理システム及び不揮発性メモリコントローラ
JP5584527B2 (ja) * 2010-06-21 2014-09-03 ルネサスエレクトロニクス株式会社 電圧検出システム及びその制御方法
KR20120100238A (ko) 2011-03-03 2012-09-12 삼성전자주식회사 반도체 장치, 이의 동작 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522589B1 (en) * 2000-09-27 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor apparatus and mode setting method for semiconductor apparatus
CN101395673A (zh) * 2006-03-03 2009-03-25 桑迪士克股份有限公司 对浮动栅极耦合具有补偿的非易失性存储装置的读取操作
CN101627441A (zh) * 2006-12-29 2010-01-13 桑迪士克股份有限公司 用于非易失性存储装置的电阻感测及补偿
CN102314925A (zh) * 2010-07-09 2012-01-11 海力士半导体有限公司 半导体存储器件及其操作方法
CN102739215A (zh) * 2011-04-07 2012-10-17 Nxp股份有限公司 低功耗上电复位电路
CN103165176A (zh) * 2011-12-08 2013-06-19 爱思开海力士有限公司 半导体器件及其操作方法
CN104242884A (zh) * 2013-06-11 2014-12-24 爱思开海力士有限公司 集成电路

Also Published As

Publication number Publication date
KR20160023305A (ko) 2016-03-03
CN105373204A (zh) 2016-03-02
US9575098B2 (en) 2017-02-21
US20160169944A1 (en) 2016-06-16
US9404946B2 (en) 2016-08-02
US20160054361A1 (en) 2016-02-25

Similar Documents

Publication Publication Date Title
CN105373204B (zh) 电子装置
CN105144302B (zh) 存储器装置中的错误校正操作
US8634267B2 (en) Flash memory chip power management for data reliability and methods thereof
KR102508868B1 (ko) 플래시 메모리에 대한 리프레시 관리
CN110400588A (zh) 存储器装置以及该存储器装置的操作方法
US8953383B2 (en) Operating circuit controlling device, semiconductor memory device and method of operating the same
CN112447244B (zh) 存储装置及其操作方法
KR102419173B1 (ko) 저전압 감지 회로 및 이를 포함하는 메모리 장치
US9032108B2 (en) Semiconductor device and method of operating the same
KR20160019594A (ko) 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US8913453B2 (en) Semiconductor device and method of operating the same
US9466389B2 (en) Multiple programming pulse per loop programming and verification method for non-volatile memory devices
KR20110125029A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130087857A (ko) 반도체 메모리 장치 및 이의 동작 방법
CN109686391B (zh) 非易失性存储器装置及其操作方法及非易失性存储器封装
US9269443B2 (en) Semiconductor device and program fail cells
CN110176261A (zh) 存储装置及其操作方法
JP6014777B2 (ja) データ経路整合性の照合
US20140003167A1 (en) Nonvolatile memory device, operating method thereof, and data storage device having the same
KR20140028545A (ko) 반도체 메모리 장치
US20150194220A1 (en) Semiconductor device and memory system including the same
US9263148B2 (en) Semiconductor device with pass/fail circuit
CN106959821A (zh) 数据存储装置及其操作方法
US8773914B2 (en) Semiconductor memory device and related methods for performing read and verification operations
CN114168491A (zh) 一种页缓冲器、存储装置及其操作方法和存储器系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant