JP2008228462A - 同期整流方式dc−dcコンバータの制御回路 - Google Patents

同期整流方式dc−dcコンバータの制御回路 Download PDF

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Abstract

【課題】 同期整流トランジスタ電流にバラツキが生じたとしても、同期整流トランジスタに流れる電流の逆流を防止する同期整流方式DC−DCコンバータを提供すること
【解決手段】 同期整流方式DC−DCコンバータ1の制御回路は、同期整流トランジスタN0に流れる同期整流トランジスタ電流IL0nを検出する同期整流トランジスタN0を備え、同期整流トランジスタN0は、同期整流トランジスタ電流IL0nが減少するのに応じて、抵抗値が増大することを特徴とする。
【選択図】 図1

Description

本発明は、同期整流方式DC−DCコンバータの制御回路に関するものである。
従来技術の降圧型同期整流方式DC−DCコンバータ100の回路図を図9に示す。降圧型同期整流方式DC−DCコンバータ100では、制御端子CNT0に入力される信号がハイレベルになるとドライバ104の出力がハイレベルになり、メイントランジスタP100が非導通となる。それに伴いコイル電圧VL100の電位が接地電位よりも低くなる。そして、コンパレータ101の出力がハイレベルとなり、アンドゲート102の出力およびドライバ103の出力もハイレベルとなる。これにより、同期整流トランジスタN100が導通する。
降圧型同期整流方式DC−DCコンバータ100では、同期整流トランジスタN100のオン抵抗Ronとそこに流れる同期整流トランジスタ電流IL100nによって生じる電圧をコンパレータ101で検出し、0V近傍である比較電圧Voffsetに達した場合、すなわち、同期整流トランジスタ電流IL100nが0A近傍になった場合、同期整流トランジスタを非導通にする。これにより、同期整流トランジスタ電流IL100nの逆流を防ぐことを目的としている。
なお、同期整流トランジスタのゲート電圧を制御する技術としては、特許文献1に開示がある。
特開2004−173460号公報
しかしながら、同期整流トランジスタ電流IL100nの傾きに対するコンパレータ101の応答速度のバラツキ、コンパレータ101が反応してから同期整流トランジスタN100が非導通させるまでの遅延時間のバラツキ、同期整流トランジスタN100のオン抵抗Ronのバラツキ及びコンパレータ101のオフセットのバラツキにより、同期整流トランジスタ電流IL100nにバラツキが生じることとなる。これにより、コンパレータ101を比較電圧Voffsetで動作させた場合、同期整流トランジスタ電流IL100nが0Aに達する前に同期整流トランジスタが非導通になったり、同期整流トランジスタ電流IL100nが逆流したりすることとなったりして問題である。
本発明は前記背景技術に鑑みなされたものであり、同期整流トランジスタ電流にバラツキが生じたとしても、同期整流トランジスタに流れる電流の逆流を防止する同期整流方式DC−DCコンバータを提供することを目的とする。
その解決手段は、同期整流トランジスタに流れる同期整流トランジスタ電流を検出する検出抵抗部を備え、前記検出抵抗部は、前記同期整流トランジスタ電流が減少するのに応じて、抵抗値が増大することを特徴とする同期整流方式DC−DCコンバータの制御回路である。
抵抗値が変化しない場合に比して、同期整流トランジスタ電流が減少するのに応じて抵抗値が増大し、検出抵抗部の両端に生じる電圧が高電圧になるため、検出電流が減少して0A付近になった場合にも、同期整流トランジスタ電流がより検出しやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタに流れる電流の傾きが変化することやコンパレータのオフセットがバラつくことにより、同期整流トランジスタ電流にバラツキが生じたとしても、そのバラツキの影響を受けにくくなり、同期整流トランジスタ電流が0Aになることをより確実に検知することができる。
本発明によれば、同期整流トランジスタ電流にバラツキが生じたとしても、同期整流トランジスタに流れる電流の逆流を防止する同期整流方式DC−DCコンバータを提供することが可能となる。
以下、本発明の同期整流方式DC−DCコンバータの制御回路について具体化した実施形態を図1〜図8に基づき図面を参照しつつ詳細に説明する。
図1は本発明の動作を示す基本原理図である。本発明の降圧型同期整流方式DC−DCコンバータは、メイントランジスタP0と、同期整流トランジスタN0と、電流検出部2と、抵抗制御部3と、ドライバ4と、コイルL0と、コンデンサC0とを備えている。
制御端子CNT0の信号のレベルがローレベルからハイレベルに遷移すると、メイントランジスタP0が非導通になると共に、抵抗制御部3により同期整流トランジスタN0が導通にされる。また、電流検出部2は、メイントランジスタP0の非導通により、同期整流トランジスタ電流IL0nが0Aになることを検知している。その際、同期整流トランジスタN0は、抵抗制御部3により、同期整流トランジスタN0に流れる同期整流トランジスタ電流IL0nが小さくなるのに応じて、抵抗値が増大する可変抵抗として作用する。
図2は、従来技術の降圧型同期整流DC−DCコンバータおよび本発明および従来技術の降圧型同期整流DC−DCコンバータのIL0n−VL0特性およびIL100n−VL100特性を示すグラフである。本発明では、同期整流トランジスタ電流IL0nが0A(ΔVL0=ΔVL100の範囲)に近づくのに応じて、特性の傾きが急峻になる、すなわち抵抗値が大きくなる。一方、従来技術の特性は、傾きが一定の直線状となっている。
抵抗値が変化しない従来技術の場合に比して、同期整流トランジスタ電流IL0nが減少するのに応じて抵抗値が増大し、同期整流トランジスタN0の両端に生じる電圧が高電圧になるため、検出電流が減少して0A付近になった場合にも、同期整流トランジスタ電流IL0nがより検出しやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタN0に流れる電流の傾きが変化することやコンパレータのオフセットがバラつくことにより、同期整流トランジスタ電流IL0nにバラツキが生じたとしても、そのバラツキの影響を受けにくくなり、同期整流トランジスタ電流IL0nが0Aになることをより確実に検知することができる。
(第1実施形態)
図3は第1実施形態にかかる降圧型同期整流方式DC−DCコンバータ1の構成を示す回路ブロック図である。降圧型同期整流方式DC−DCコンバータ1は、メイントランジスタP0と、同期整流トランジスタN0と、ドライバ4と、アンプ部5と、強制ドライブ部6と、コイルL0と、コンデンサC0とを備えている。また、アンプ部5は、差動アンプ5aと、スイッチ5bとを備えている。
図1における電流検出部2は差動アンプ5aに相当し、抵抗制御部3はアンプ部5と強制ドライブ部6とに相当する。制御端子CNT0の信号がローレベルからハイレベルに遷移すると、ドライバ4を介してメイントランジスタP0のゲート電圧VP0Gにハイレベルが印加され、メイントランジスタP0が非導通となる。それと共に、強制ドライブ部6は、スイッチ5bを非導通にし、同期整流トランジスタN0のゲート電圧VN0Gにハイレベルを印加して、同期整流トランジスタN0を強制的に導通にする。その後、同期整流トランジスタN0を強制的に導通するのを解除し、スイッチ5bを導通にすることで、アンプ部5からの緩やかな傾きの出力電圧によりゲート電圧VN0Gを制御する。これにより、同期整流トランジスタN0のオン抵抗値が徐々に上がることとなる。
図4に降圧型同期整流方式DC−DCコンバータ1の一例を示す回路図を示す。アンプ部5は、定電流源I1と、PMOSトランジスタP1〜P4と、NMOSトランジスタN1〜N5とを備えている。
このうち定電流源I1と、PMOSトランジスタP1,P2と、NMOSトランジスタN1,N2とは、PMOSトランジスタP1のゲートにコイル電圧VL0が接続され、PMOSトランジスタP2のゲートに接地電位が接続されている。また、PMOSトランジスタP3,P4と、NMOSトランジスタN3,N4とで公知の差動アンプを構成する。差動アンプは従来技術のコンパレータ101に比して、入力に対する出力の傾きが緩やかである。なお、NMOSトランジスタN5はゲート電圧がハイレベルの場合、導通され、該差動アンプの出力をハイインピーダンスにするスイッチ5b(図3)として作用する。
強制ドライブ部6は、定電流源I2,I3と、PMOSトランジスタP5,P6と、NMOSトランジスタN6,N7と、インバータINV1〜INV4と、バッファBUF2と、SRフリップフロップFF1と、アンドゲートAND1とを備えている。
定電流源I2の出力は、NMOSトランジスタN6のドレインと、インバータINV2の入力に接続されている。定電流源I3の出力はPMOSトランジスタP5のドレインと、インバータINV3の入力に接続されている。また、SRフリップフロップFF1では、セット端子がインバータINV3の出力に接続され、反転リセット端子がバッファBUF2の出力に接続されている。アンドゲートAND1では、入力がインバータINV2の出力、バッファBUF2の出力およびSRフリップフロップFF1の反転出力に接続されている。インバータINV4では、入力がアンドゲートAND1の出力、出力がPMOSトランジスタP6のゲートに接続されている。NMOSトランジスタN7では、ドレインがゲート電圧VN0Gに接続され、ゲートがバッファBUF1、バッファBUF2およびインバータINV1を介して、制御端子CNT0に接続されている。
なお、他の部分については、制御端子CNT0に接続されたバッファBUF1以外は図3に示した降圧型同期整流方式DC−DCコンバータ1と同様なので説明を省略する。
制御端子CNT0に入力される信号がローレベルからハイレベルに遷移すると、バッファBUF1およびドライバ4を介してゲート電圧VP0Gがハイレベルとなり、メイントランジスタP0が非導通となる。
すると、コイル電圧VL0が0V以下となり、PMOSトランジスタP1のドレインがハイレベルに遷移する。さらに、NMOSトランジスタN6が導通され、NMOSトランジスタN6に電流が流れ、インバータINV2の入力がローレベルに遷移する。これにより、バッファBUF1およびバッファBUF2を介して制御端子CNT0のハイレベル信号が入力され、SRフリップフロップFF1の反転出力信号のハイレベル信号が入力されたアンドゲートAND1の出力がハイレベルに遷移する。そうすると、NMOSトランジスタN5が導通し、NMOSトランジスタN4のゲートがローレベルになるため、NMOSトランジスタN4のドレインはハイインピーダンスとなる。一方、インバータINV4により、PMOSトランジスタP6のゲートにローレベルが印加され、PMOSトランジスタP6は導通する。これにより、同期整流トランジスタN0のゲート電圧VN0Gは強制的にハイレベルに遷移(強制ドライブ)され、同期整流トランジスタN0が導通する。
ゲート電圧VN0GがPMOSトランジスタP5のゲートの閾値電圧Vthpを上回ると、PMOSトランジスタP5が非導通となり、そのドレイン電圧はローレベルに遷移する。すると、インバータINV3を介して、SRフリップフロップFF1がセットされ、SRフリップフロップFF1の反転出力がローレベルとなり、さらに、アンドゲートAND1がローレベルとなり、インバータINV4を介して、PMOSトランジスタP6が非導通となる。すなわち、PMOSトランジスタP6によるゲート電圧VN0Gの強制ドライブが解除される。これと共にNMOSトランジスタN5のゲート電圧がローレベルとなり、NMOSトランジスタN5は非導通となるため、NMOSトランジスタN4のゲート電圧にはPMOSトランジスタP2のドレイン電圧すなわち差動増幅器の出力が入力され、差動アンプの出力がゲート電圧VN0Gに出力される。
PMOSトランジスタP6による強制ドライブが解除され、ゲート電圧VN0Gに差動アンプの出力が印加された後は、同期整流トランジスタN0の電流に応じて、ゲート電圧VN0Gが制御される。同期整流トランジスタ電流IL0nが0Aになると、ゲート電圧VN0Gがローレベルとなり、同期整流トランジスタN0が非導通にされる。
なお、制御端子CNT0の電圧がハイレベルにならず、ローレベルを維持する連続モードで用いられる場合には、バッファBUF1、バッファBUF2およびインバータINV1を介して、NMOSトランジスタN7のゲートにハイレベルが入力され、NMOSトランジスタN7が導通する。これにより、同期整流トランジスタN0が非導通にされる。
次いで、メイントランジスタP0、同期整流トランジスタN0およびコイル電流IL0の動作について説明する。図5はメイントランジスタP0、同期整流トランジスタN0およびコイル電流IL0の動作を示すタイミングチャートである。
(1)において、メイントランジスタP0のゲート電圧VP0Gがローレベルからハイレベルに遷移するに伴い、メイントランジスタP0が非導通になると共に、図4のPMOSトランジスタP6による強制ドライブが行なわれ、同期整流トランジスタN0のゲート電圧VN0Gがローレベルからハイレベルに急峻に変移され、同期整流トランジスタN0は導通される。
(2)において、メイントランジスタP0が非導通にされ、同期整流トランジスタN0が導通にされるため、コイル電流IL0は正の傾きから負の傾きに変化する。
(3)において、図4のPMOSトランジスタP5のゲートが閾値電圧Vthpを上回ることで、SRフリップフロップFF1の反転出力がローレベルになり、アンドゲートAND1の出力がハイレベルからローレベルに遷移し、強制ドライブから差動アンプ出力にゲート電圧VN0Gの制御が切り換えられる。これにより、差動アンプの出力の緩やかな傾きで、ゲート電圧VN0Gの電圧が徐々に下がることとなる。このように、ゲート電圧VN0Gが徐々に下がることにより、同期整流トランジスタN0の抵抗値は上昇し、0A近傍で同期整流トランジスタ電流IL0nが検知されやすくなる。
(4)において、コイル電流IL0が0Aに達すると差動アンプの出力はローレベルとなり、同期整流トランジスタN0は非導通となる。
以上詳細に説明したとおり、第1実施形態にかかる降圧型同期整流方式DC−DCコンバータ1によれば、従来技術のように同期整流トランジスタの抵抗値が一定の場合に比して、同期整流トランジスタ電流IL0nが減少して0A付近になった場合にも、同期整流トランジスタN0の抵抗値が上昇するため、同期整流トランジスタ電流IL0nがより検出されやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタN0に流れる電流の傾きが変化することや差動増幅器のオフセットがバラつくことにより、同期整流トランジスタ電流IL0nにバラツキが生じたとしても、そのバラツキの影響を受けにくくなり、同期整流トランジスタ電流IL0nが0Aになることをより確実に検知することができる。
(第2実施形態)
図6は第2実施形態にかかる昇圧型同期整流方式DC−DCコンバータ10の構成を示す回路ブロック図である。昇圧型同期整流方式DC−DCコンバータ10は、メイントランジスタN10と、同期整流トランジスタP10と、ドライバ14と、アンプ部15と、強制ドライブ部16と、コイルL10と、コンデンサC10とを備えている。また、アンプ部15は、差動アンプ15aと、スイッチ15bとを備えている。
制御端子CNT10の信号がハイレベルからローレベルに遷移すると、ドライバ14を介してメイントランジスタN10のゲート電圧VN10Gにローレベルが印加され、メイントランジスタN10が非導通となる。それと共に、強制ドライブ部16は、スイッチ15bを非導通にし、同期整流トランジスタP10のゲート電圧VP10Gにローレベルを印加して、同期整流トランジスタP10を強制的に導通にする。その後、同期整流トランジスタP10を強制的に導通するのを解除し、スイッチ15bを導通にすることで、アンプ部15からの緩やかな傾きの出力電圧によりゲート電圧VP10Gを制御する。これにより、同期整流トランジスタP10のオン抵抗値が徐々に上がることとなる。
図7に昇圧型同期整流方式DC−DCコンバータ10の一例を示す回路図を示す。アンプ部15は、定電流源I11と、PMOSトランジスタP11〜P15と、NMOSトランジスタN11〜N14とを備えている。
このうち定電流源I11と、PMOSトランジスタP11,P12と、NMOSトランジスタN11,N12とは、NMOSトランジスタN11のゲートにコイル電圧VL10が接続され、NMOSトランジスタN12のゲートに出力端子VO10が接続されている。また、PMOSトランジスタP13,P14と、NMOSトランジスタN13,N14とで公知の差動アンプを構成する。差動アンプは従来技術のコンパレータ101に比して、入力に対する出力の傾きが緩やかである。なお、PMOSトランジスタP15はゲート電圧がローレベルの場合、導通され、該差動アンプの出力をハイインピーダンスにするスイッチ15b(図6)として作用する。
強制ドライブ部16は、定電流源I12,I13と、PMOSトランジスタP16,P17と、NMOSトランジスタN15,N16と、インバータINV11,INV12と、バッファBUF12,BUF13と、SRフリップフロップFF11と、ナンドゲートNAND11とを備えている。
定電流源I12の出力は、PMOSトランジスタP16のドレインと、バッファBUF12の入力に接続されている。定電流源I13の出力はNMOSトランジスタN15のドレインと、バッファBUF13の入力に接続されている。また、SRフリップフロップFF11では、セット端子がバッファBUF13の出力に接続され、反転リセット端子がインバータINV11の出力に接続されている。ナンドゲートNAND11では、入力がバッファBUF12の出力、インバータINV11の出力およびSRフリップフロップFF11の反転出力に接続されている。インバータINV12では、入力がナンドゲートNAND11の出力、出力がNMOSトランジスタN16のゲートに接続されている。PMOSトランジスタP17では、ドレインがゲート電圧VP10Gに接続され、ゲートがバッファBUF11およびインバータINV11を介して、制御端子CNT10に接続されている。
なお、他の部分については、制御端子CNT10に接続されたバッファBUF11以外は図6に示した昇圧型同期整流方式DC−DCコンバータ10と同様なので説明を省略する。
制御端子CNT10に入力される信号がハイレベルからローレベルに遷移すると、バッファBUF11およびドライバ14を介してゲート電圧VN10Gがローレベルとなり、メイントランジスタN10が非導通となる。
すると、コイル電圧VL10が出力端子VO10の電圧以上となり、NMOSトランジスタN11のドレインがローレベルに遷移する。さらに、PMOSトランジスタP16が導通され、PMOSトランジスタP16に電流が流れ、バッファBUF12の入力がハイレベルに遷移する。これにより、第1の入力にバッファBUF11およびインバータINV11を介して制御端子CNT10からのハイレベル信号が入力され、第2の入力にSRフリップフロップFF11の反転出力信号のハイレベル信号が入力されたナンドゲートNAND11の出力がローレベルに遷移する。そうすると、PMOSトランジスタP15が導通し、PMOSトランジスタP14のゲートがハイレベルになるため、PMOSトランジスタP14のドレインはハイインピーダンスとなる。一方、インバータINV12により、NMOSトランジスタN16のゲートにハイレベルが印加され、NMOSトランジスタN16は導通する。これにより、同期整流トランジスタP10のゲート電圧VN10Gは強制的にローレベルに遷移(強制ドライブ)され、同期整流トランジスタP10が導通する。
ゲート電圧VP10GがNMOSトランジスタN15のゲートの閾値電圧Vthnを下回ると、NMOSトランジスタN15が非導通となり、そのドレイン電圧はハイレベルに遷移する。すると、バッファBUF13を介して、SRフリップフロップFF11がセットされ、SRフリップフロップFF11の反転出力がローレベルとなり、さらに、ナンドゲートNAND11がハイレベルとなり、インバータINV12を介してNMOSトランジスタN16が非導通となる。すなわち、NMOSトランジスタN16によるゲート電圧VP10Gの強制ドライブが解除される。これと共にPMOSトランジスタP15のゲート電圧がハイレベルとなり、PMOSトランジスタP15は非導通となるため、PMOSトランジスタP14のゲート電圧にはNMOSトランジスタN12のドレイン電圧すなわち差動増幅器の出力が入力され、差動アンプの出力がゲート電圧VP10Gに出力される。
NMOSトランジスタN16による強制ドライブが解除され、ゲート電圧VP10Gに差動アンプの出力が印加された後は、同期整流トランジスタP10の電流に応じて、ゲート電圧VP10Gが制御される。同期整流トランジスタ電流IL10pが0Aになると、ゲート電圧VP10Gがハイレベルとなり、同期整流トランジスタP10が非導通にされる。
なお、制御端子CNT10の電圧がローレベルにならず、ハイレベルを維持する連続モードで用いられる場合には、バッファBUF11およびインバータINV11を介して、PMOSトランジスタP17のゲートにローレベルが入力され、PMOSトランジスタP17が導通する。これにより、同期整流トランジスタP10が非導通にされる。
次いで、メイントランジスタN10、同期整流トランジスタP10およびコイル電流IL10の動作について説明する。図8はメイントランジスタN10、同期整流トランジスタP10およびコイル電流IL10の動作を示すタイミングチャートである。
(11)において、メイントランジスタN10のゲート電圧VN10Gがハイレベルからローレベルに遷移するのに伴い、メイントランジスタN10が非導通になると共に、図7のPMOSトランジスタP16による強制ドライブが行なわれ、同期整流トランジスタP10のゲート電圧VP10Gがハイレベルからローレベルに急峻に変移され、同期整流トランジスタP10は導通される。
(12)において、メイントランジスタN10が非導通にされ、同期整流トランジスタP10が導通にされるため、コイル電流IL10は正の傾きから負の傾きに変化する。
(13)において、図7のNMOSトランジスタN15が閾値電圧Vthnを下回ることで、SRフリップフロップFF11の反転出力がローレベルになり、ナンドゲートNAND11の出力がローレベルからハイレベルに遷移し、強制ドライブから差動アンプ出力にゲート電圧VP10Gの制御が切り換えられる。これにより、差動アンプの出力の緩やかな傾きで、ゲート電圧VP10Gの電圧が徐々に上がることとなる。このように、ゲート電圧VP10Gが徐々に上がることにより、同期整流トランジスタP10の抵抗値は上昇し、0A近傍で同期整流トランジスタ電流IL10pが検知されやすくなる。
(14)において、コイル電流IL10が0Aに達すると差動アンプの出力はハイレベルとなり、同期整流トランジスタP10は非導通となる。
以上詳細に説明したとおり、第2実施形態にかかる昇圧型同期整流方式DC−DCコンバータ10によれば、従来技術のように同期整流トランジスタの抵抗値が一定の場合に比して、同期整流トランジスタ電流IL10pが減少して0A付近になった場合にも、同期整流トランジスタP10の抵抗値が上昇するため、同期整流トランジスタ電流IL10pがより検出されやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタP10に流れる電流の傾きが変化することや差動増幅器のオフセットがバラつくことにより、同期整流トランジスタ電流IL10pにバラツキが生じたとしても、そのバラツキの影響をうけにくくなり、同期整流トランジスタ電流IL10pが0Aになることをより確実に検知することができる。
なお、本発明は前記第1実施形態および第2実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第1実施形態においては、同期整流トランジスタ電流IL0nを検出する素子として、同期整流トランジスタN0を用いる降圧型同期整流方式DC−DCコンバータ1について説明したが、本発明はこれに限定されるものではなく、同期整流トランジスタN0に直列に電流検出を行うNMOSトランジスタを接続して、そのNMOSトランジスタを可変抵抗として構成する場合にも同様に適用することができることは言うまでもない。
また、第2実施形態においては、同期整流トランジスタ電流IL10pを検出する素子として、同期整流トランジスタP10を用いる昇圧型同期整流方式DC−DCコンバータ10について説明したが、本発明はこれに限定されるものではなく、同期整流トランジスタP10に直列に電流検出を行うPMOSトランジスタを接続して、そのPMOSトランジスタを可変抵抗として構成する場合にも同様に適用することができることは言うまでもない。
さらに、第1実施形態のアンプ部5および強制ドライブ部6をNMOSトランジスタ側に接続し、第2実施形態のアンプ部15および強制ドライブ部16をPMOSトランジスタ側に接続した昇降圧型同期整流方式DC−DCコンバータを構成する場合にも同様に適用することができることは言うまでもない。
なお、同期整流トランジスタN0および同期整流トランジスタP10は、検出抵抗部の一例、同期整流トランジスタN0および同期整流トランジスタP10はMOSトランジスタの一例である。
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
(付記1) 同期整流トランジスタに流れる同期整流トランジスタ電流を検出する検出抵抗部を備え、
前記検出抵抗部は、前記同期整流トランジスタ電流が減少するのに応じて、抵抗値が増大する
ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記2) 付記1に記載の同期整流方式DC−DCコンバータの制御回路であって、
前記電流検出部はMOSトランジスタである
ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記3) 付記2に記載の同期整流方式DC−DCコンバータの制御回路であって、
前記MOSトランジスタは、同期整流トランジスタと兼用する
ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記4) 付記3に記載の同期整流方式DC−DCコンバータの制御回路であって、
前記同期整流トランジスタ電流が減少するのに応じて、前記MOSトランジスタのゲートに、前記MOSトランジスタの抵抗が減少する電圧を印加するアンプ部を
備えることを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記5) 付記4に記載の同期整流方式DC−DCコンバータの制御回路であって、
メイントランジスタが導通から非導通に遷移する場合に、前記MOSトランジスタが導通するように前記アンプ部の出力を急峻に変化させる強制ドライブ部を
備えることを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記6) 付記1に記載の同期整流方式DC−DCコンバータの制御回路であって、
前記同期整流方式DC−DCコンバータは昇圧型である
ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記7) 付記1に記載の同期整流方式DC−DCコンバータの制御回路であって、
前記同期整流方式DC−DCコンバータは降圧型である
ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
(付記8) 付記1に記載の同期整流方式DC−DCコンバータの制御回路であって、
前記同期整流方式DC−DCコンバータは昇降圧型である
ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
本発明の動作を示す基本原理図である。 IL0n−VL0特性およびIL100n−VL100特性を示すグラフである。 第1実施形態にかかる降圧型同期整流方式DC−DCコンバータの構成を示す回路ブロック図である。 降圧型同期整流方式DC−DCコンバータの一例を示す回路図である。 メイントランジスタ、同期整流トランジスタおよびコイル電流の動作を示すタイミングチャートである。 第2実施形態にかかる昇圧型同期整流方式DC−DCコンバータの構成を示す回路ブロック図である。 昇圧型同期整流方式DC−DCコンバータの一例を示す回路図である。 メイントランジスタ、同期整流トランジスタおよびコイル電流の動作を示すタイミングチャートである。 従来技術の降圧型同期整流方式DC−DCコンバータの構成を示す回路図である。
符号の説明
1 降圧型同期整流方式DC−DCコンバータ
2 電流検出部
3 抵抗制御部
4 ドライバ
5 アンプ部
6 強制ドライブ部
10 昇圧型同期整流方式DC−DCコンバータ
14 ドライバ
15 アンプ部
16 強制ドライブ部

Claims (5)

  1. 同期整流トランジスタに流れる同期整流トランジスタ電流を検出する検出抵抗部を備え、
    前記検出抵抗部は、前記同期整流トランジスタ電流が減少するのに応じて、抵抗値が増大する
    ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
  2. 請求項1に記載の同期整流方式DC−DCコンバータの制御回路であって、
    前記電流検出部はMOSトランジスタである
    ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
  3. 請求項2に記載の同期整流方式DC−DCコンバータの制御回路であって、
    前記MOSトランジスタは、同期整流トランジスタと兼用する
    ことを特徴とする同期整流方式DC−DCコンバータの制御回路。
  4. 請求項3に記載の同期整流方式DC−DCコンバータの制御回路であって、
    前記同期整流トランジスタ電流が減少するのに応じて、前記MOSトランジスタのゲートに、前記MOSトランジスタの抵抗が減少する電圧を印加するアンプ部を
    備えることを特徴とする同期整流方式DC−DCコンバータの制御回路。
  5. 請求項4に記載の同期整流方式DC−DCコンバータの制御回路であって、
    メイントランジスタが導通から非導通に遷移する場合に、前記MOSトランジスタが導通するように前記アンプ部の出力を急峻に変化させる強制ドライブ部を
    備えることを特徴とする同期整流方式DC−DCコンバータの制御回路。
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