KR20080077554A

KR20080077554A - 버퍼 회로 및 그 제어 방법

Info

Publication number: KR20080077554A
Application number: KR1020080008213A
Authority: KR
Inventors: 히로미츠 오사와
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2007-02-20
Filing date: 2008-01-25
Publication date: 2008-08-25
Also published as: JP2008205768A; TWI347087B; JP5076542B2; KR100999988B1; TW200838132A; US7956646B2; US20080197892A1

Abstract

본 발명은 출력 스위치 소자를 오프 상태로부터 온 상태로 전환하는 타이밍을 제어하고, 출력 특성이 불안정하게 되는 것을 제어할 수 있는 버퍼 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다.

출력 스위칭 소자(M1, M2)를 구동하는 구동부(20)와, 출력 스위칭 소자(M1, M2)의 제어 단자의 전압값이, 임계치 전압값을 초과한 것을 검출하는 검출부(30)와, 구동부(20)에 접속되고, 검출부(30)의 출력 결과에 따라, 출력 스위칭 소자(M1, M2)의 구동 능력을 변경하는 보조 구동부(40)를 구비한다.

버퍼 회로, 제어, 출력 스위치 소자, 타이밍

Description

버퍼 회로 및 그 제어 방법{BUFFER CIRCUIT AND CONTROL METHOD THEREOF}

본 발명은 버퍼 회로 및 그 제어 방법에 관한 것이다.

일반적으로, 버퍼 회로에서는, 프로세스 변동에 의해 MOS 트랜지스터의 임계치 변동이 발생함으로써, 출력 신호 전위의 특성이 크게 변동하게 되는 경우가 있다. 특허 문헌 1에는, 출력 신호 전위의 특성이 변동하는 것을 억제하는 버퍼 회로가 개시되어 있다.

상기의 버퍼 회로는 제1 회전율 회로와, 제2 회전율 회로를 구비하고 있다. 제1 회전율 회로는 신호 입력 노드의 입력 전위가 하이 레벨로부터 로우 레벨로 변화된 경우에는, 입력 신호 전위가 전원 전위의 1/2 부근이 될 때까지는, 제1 출력 노드의 전위가 로우 레벨로부터 급속하게 상승하고, 출력 노드의 출력 신호 전위가 전원 전위의 1/2보다 저하한 부근에서, 제1 출력 노드의 전위가 하이 레벨까지 완만하게 상승하는 입출력 특성을 갖고 있다. 또한, 제1 회전율 회로는 신호 입력 노드의 입력 전위가 로우 레벨로부터 하이 레벨로 변화된 경우에는, 제1 출력 노드의 전위가 하이 레벨로부터 로우 레벨까지, 급격하게 하강하는 입출력 특성을 갖고 있다.

제2 회전율 회로는 신호 입력 노드의 입력 전위가 하이 레벨로부터 로우 레벨로 변화된 경우에는, 제2 출력 노드의 전위가 로우 레벨로부터 하이 레벨까지 급속하게 상승하는 입출력 특성을 갖고 있다. 또한, 제2 회전율 회로는, 신호 입력 노드의 입력 전위가 로우 레벨로부터 하이 레벨로 변화된 경우에는, 입력 신호 전위가 전원 전위의 1/2 부근이 될 때까지는, 제2 출력 노드의 전위가 하이 레벨로부터 급속하게 하강하고, 출력 노드의 출력 신호 전위가 전원 전위의 1/2를 넘은 부근에서, 제2 출력 노드의 전위가 로우 레벨까지 완만하게 하강하는 입출력 특성을 갖고 있다.

상기의 버퍼 회로는, 제1 및 제2 회전율 회로의 입출력 특성에 의해, 제1 및 제2 회전율 회로에 접속된 출력 버퍼 회로의 입력 파형을, 전원 전압의 1/2까지 급속하게 상승 또는 하강하여, 그 후, 천천히 변화시키고 있다. 이 버퍼 회로에 있어서는, 상기 출력 버퍼 회로의 입력 파형을, 전원 전압의 1/2까지 급속하게 상승 또는 하강하여, 출력 버퍼 회로의 출력 신호 전위가 반전 영역을 넘으므로, 입력 전위에 대한 출력 신호 전위의 지연을 억제할 수 있다.

또한, 출력 스위칭 소자를 구성하는 P형 채널 트랜지스터(M71) 및 N형 채널 트랜지스터(M72)를 오프 상태로부터 온 상태로 신속하게 변화시키기 위해, 도 7에 도시한 바와 같이, 지연 회로(110)와, 보조 구동 회로(120)를 구비한 출력 버퍼 회로(100)가 알려져 있다.

상기의 출력 버퍼 회로(100)에서, 입력 단자(IN)로부터 입력되는 입력 신호가 하이 레벨로부터 로우 레벨로 변화된 경우에는, 다음과 같이 동작한다. 이 출력 버퍼 회로(100)에 있어서는, 입력 신호가 하이 레벨로부터 로우 레벨로 변화된 직후는, N형 채널 트랜지스터(M74)의 게이트 전압이 저레벨 전압으로 고정되고, N형 채널 트랜지스터(M74)는 오프 상태로 된다. 이 때, P형 채널 트랜지스터(M73)의 게이트 전압이 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M73)는 온 상태로 된다.

추가로, 입력 신호가 하이 레벨로부터 로우 레벨로 변화된 직후에 있어서는, 지연 회로(110A)에 의해, 보조 구동 회로(120)의 P형 채널 트랜지스터(M75)의 게이트에는, 하이 레벨의 입력 신호를 지연시킨 로우 레벨의 지연 신호가 입력되어 있다. 이에 따라, P형 채널 트랜지스터(M75)의 게이트 전압이 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M75)는 온 상태로 된다. P형 채널 트랜지스터(M73) 및 P형 채널 트랜지스터(M75)가 각각 온 상태로 되면, 도시한 바와 같이, 소스 전류 경로(L51)가 형성된다. P형 채널 트랜지스터(M75, M73)를 매개로 소스 전류 경로(51)는 전원 전압(Vdd)으로부터 N형 채널 트랜지스터(M72)의 게이트에 이르는 것이다.

P형 채널 트랜지스터(M76)의 게이트는 그라운드에 접속되어 있으므로, 상기 트랜지스터(M76)의 게이트 전압은 저레벨 전압으로 고정되어 있다. 이에 따라, P형 채널 트랜지스터(M76)는 온 상태로 고정되어 있다. P형 채널 트랜지스터(M73) 및 P형 채널 트랜지스터(M76)가 각각 온 상태로 되면, 도시한 바와 같이, 소스 전류 경로(L52)가 형성된다. 소스 전류 경로(L52)는 전원 전압(Vdd)으로부터 P형 채널 트랜지스터(M76, M73)를 매개로 N형 채널 트랜지스터(M72)의 게이트에 이르는 것이 다.

상기의 출력 버퍼 회로(100)에서는, 소스 전류 경로(L51)에 부가하여, 소스 전류 경로(L52)를 형성함으로써, N형 채널 트랜지스터(M72)에 대한 소스 전류 경로의 전류 구동 능력을 증가시키고 있다. 이에 따라, N형 채널 트랜지스터(M72)의 게이트 전압을, 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다. 이 때문에, 출력 버퍼 회로(100)에서는, 임계 전압을 경계로 하여, N형 채널 트랜지스터(M72)가 오프 상태로부터 온 상태로 전환하기까지의 시간이 단축된다.

한편, 상기의 출력 버퍼 회로(100)에서, 상기 입력 신호가 로우 레벨로부터 하이 레벨로 변화된 경우에는, 지연 회로(110B) 및 보조 구동 회로(120)의 N형 채널 트랜지스터(M80)를 이용함으로써, 싱크 전류 경로(L61)와는 별도로, 싱크 전류 경로(L62)를 형성한다. 이에 따라, P형 채널 트랜지스터(M71)에 대한 싱크 전류 경로의 전류 구동 능력을 증가시키고, P형 채널 트랜지스터(M71)의 게이트 전압을, 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다. 이 때문에, 상기의 N형 채널 트랜지스터(M72)와 동일하게, P형 채널 트랜지스터(M71)도 오프 상태로부터 온 상태로 전환하기까지의 시간이 단축된다. 또한, 도면 중의 각 부호 M78, M80, M81은 N형 채널 트랜지스터를 도시한다. 또한, 부호 M79는 P형 채널 트랜지스터를 도시한다.

[특허 문헌 1] 일본 특허 공개 평성 제9-93111호 공보

그런데, 상기의 출력 버퍼 회로(100)에 있어서는, 프로세스 변동에 따라, 각 지연 회로(110A, 110B)의 지연 시간이 변동하거나, 보조 구동 회로(120)의 양 트랜지스터(M75, M80)의 임계 전압이 변동하게 되는 것을 생각할 수 있다.

이러한 경우에는, 각 지연 회로(110A, 110B)에 의해, 각 트랜지스터(M75, M80)의 게이트에 지연 신호를 출력하는 타이밍이 상이하게 되거나, 상기 지연 신호의 출력 타이밍이 상이한 것이 영향을 주게 되고, 소스 전류 경로(L51)나 싱크 전류 경로(L62)를 형성하는 시간이 변동하게 되는 경우가 있다.

그래서, 상기의 출력 버퍼 회로(100)에 있어서는, 소스 전류 경로(L51)나 싱크 전류 경로(L62)를 형성하는 시간이 변동하면, 각 트랜지스터(M71, M72)의 게이트 전압을 임계 전압에 가깝게 하는 시간이 변동하게 되는 경우를 생각할 수 있다. 따라서, 상기의 출력 버퍼 회로(100)에 있어서는, 각 트랜지스터(M71, M72)의 게이트 전압을 임계 전압에 가까워지는 시간이 변동하면, 각 트랜지스터(M71, M72)가 오프 상태로부터 온 상태로 전환하는 타이밍도 변동하기 때문에, 회전율이 변동하게 되는 경우를 생각할 수 있다.

회전율이 변동하게 되면, 출력 버퍼 회로(100)의 출력 단자(OUT)로부터 출력되는 출력 신호에는, 상기 입력 신호에 대해 응답 지연이 생기는 것을 생각할 수 있다. 이 때문에, 상기의 출력 버퍼 회로(100)에서는, 출력 신호의 응답 지연이 영향을 주고, 출력 특성이 불안정하게 되는 우려가 있다.

본 발명은, 이러한 상황에 감안하여 제안된 것으로, 출력 스위칭 소자를 오프 상태로부터 온 상태로 전환하는 타이밍을 제어하여, 출력 특성이 불안정하게 되는 것을 억제할 수 있는 버퍼 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다.

청구항 1의 발명에 따른 버퍼 회로는 출력 스위칭 소자를 구동하는 구동부와, 상기 출력 스위칭 소자의 제어 단자의 전압값이 임계치 전압값을 초과한 것을 검출하는 검출부와, 상기 구동부에 접속되고, 상기 검출부의 검출 결과에 따라, 상기 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동부를 구비하는 것을 특징으로 한다.

청구항 1의 발명에 따른 버퍼 회로에 의하면, 출력 스위칭 소자를 구동하는 구동부에 접속되고, 검출부의 검출 결과에 따라, 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동부를 구비하면, 검출부의 검출 결과에 따라, 보조 구동부에 의해 설정되는 출력 스위칭 소자의 구동 능력에 의해, 상기 출력 스위칭 소자의 제어 단자의 전압값을 상승 또는 하강시킬 수 있다. 그래서, 청구항 1의 발명에 따르면, 보조 구동부에 의해, 출력 스위칭 소자의 제어 단자의 전압값을 상승시키면, 출력 스위칭 소자를 비도통 상태로부터 도통 상태로 신속하게 변화시킬 수 있고, 버퍼 회로의 회전율을 빠르게 할 수 있다. 또한, 보조 구동부에 의해, 출력 스위칭 소자의 제어 단자의 전압값을 하강시키면, 출력 스위칭 소자의 도통 상태를 제한할 수 있고, 구동부에 의해 설정되는 출력 스위칭 소자의 구동 능력에 기초하여, 버퍼 회 로의 회전율을 표준치로 복원할 수 있다.

청구항 10의 발명에 따른 버퍼 회로의 제어 방법은 출력 스위칭 소자를 구동하는 구동 단계와, 상기 출력 스위칭 소자의 제어 단자의 전압값이 임계치 전압값을 초과한 것을 검출하는 검출 단계와, 상기 검출 단계의 검출 결과에 따라, 상기 구동 단계에 있어서의 상기 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동 단계를 구비하는 것을 특징으로 한다.

청구항 10의 발명에 따른 버퍼 회로의 제어 방법에 의하면, 검출 단계의 검출 결과에 따라, 구동 단계에 있어서의 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동 단계를 구비하면, 검출 단계의 검출 결과에 따라, 보조 구동 단계에 의해 설정되는 출력 스위칭 소자의 구동 능력에 따라, 상기 출력 스위칭 소자의 제어 단자의 전압값을 상승 또는 하강시킬 수 있다. 그래서, 청구항 10의 발명에 따르면, 보조 구동 단계에 의해, 출력 스위칭 소자의 제어 단자의 전압값을 상승시키면, 출력 스위칭 소자를 비도통 상태로부터 도통 상태로 신속하게 변화시킬 수 있고, 버퍼 회로의 회전율을 빠르게 할 수 있다. 또한, 보조 구동 단계에 의해, 출력 스위칭 소자의 제어 단자의 전압값을 하강시키면, 출력 스위칭 소자의 도통 상태를 제한할 수 있고, 구동 단계에 의해 설정되는 출력 스위칭 소자의 구동 능력에 기초하여, 버퍼 회로의 회전율을 표준치로 복원할 수 있다.

본 발명의 버퍼 회로 및 그 제어 방법에 따르면, 출력 스위칭 소자의 제어 단자의 전압값이 임계치 전압값을 초과했는지의 여부의 검출 결과에 따라, 출력 스 위칭 소자의 구동 능력을 변경하면, 상기 검출 결과에 따라 설정되는 스위칭 소자의 구동 능력에 의해, 상기 출력 스위칭 소자의 제어 단자의 전압값을 상승 또는 하강시킬 수 있다. 그래서, 본 발명의 버퍼 회로 및 그 제어 방법에 따르면, 출력 스위칭 소자의 제어 단자의 전압값을 상승시키면, 출력 스위칭 소자를 비도통 상태로부터 도통 상태로 신속하게 변화시킬 수 있고, 버퍼 회로의 회전율을 빠르게 할 수 있다. 또한, 출력 스위칭 소자의 제어 단자의 전압값을 하강시키면 출력 스위칭 소자의 도통 상태를 제한할 수 있어, 미리 설정된 출력 스위칭 소자의 구동 능력에 기초하여, 버퍼 회로의 회전율을 표준치로 복원할 수 있다.

<실시형태 1>

본 발명의 실시형태 1을 도 1을 참조하면서 설명한다. 여기서는, 본 발명의 버퍼 회로를, 출력 버퍼 회로(10)를 예로 들어 설명한다. 도 1은 출력 버퍼 회로(10)의 회로 구성도이다. 도 1에서는, 도 7과 동일한 장치 등에 대해서는 동일한 부호를 붙이고 있다. 출력 버퍼 회로(10)는 P형 채널 트랜지스터(M1)와, N형 채널 트랜지스터(M2)와, 제1 게이트 전압 제어 회로(20A, 20B)와, 제1 게이트 전압 검출 회로(30A, 30B)와, 제2 게이트 전압 제어 회로(40)를 구비하고 있다. 또한, P형 채널 트랜지스터(M1) 및 N형 채널 트랜지스터(M2)는 본 발명의 출력 스위칭 소자에 상당한다. 제1 게이트 전압 제어 회로(20A, 20B)는 본 발명의 구동부에 상당한다. 제1 게이트 전압 검출 회로(30A, 30B)는 본 발명의 검출부에 상당한다. 제2 게이트 전압 제어 회로(40)는 본 발명의 보조 구동부에 상당한다.

P형 채널 트랜지스터(M1)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M1)의 드레인은 N형 채널 트랜지스터(M2)의 드레인에 접속되어 있다. N형 채널 트랜지스터(M2)의 소스는 그라운드에 접속되어 있다. 또한, P형 채널 트랜지스터(M1)의 드레인 및 N형 채널 트랜지스터(M2)의 드레인은 출력 단자(OUT)에 접속되어 있다.

제1 게이트 전압 제어 회로(20A)는 P형 채널 트랜지스터(M3)와, P형 채널 트랜지스터(M4)와, N형 채널 트랜지스터(M5)를 구비하고 있다. P형 채널 트랜지스터(M3)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M3)의 게이트는 그라운드에 접속되어 있다. P형 채널 트랜지스터(M3)의 드레인은 P형 채널 트랜지스터(M4)의 소스에 접속되어 있다. 도면 중의 부호 A1은 P형 채널 트랜지스터(M3)의 드레인과 P형 채널 트랜지스터(M4)의 소스와의 접속점을 도시한다.

P형 채널 트랜지스터(M4)의 드레인은 N형 채널 트랜지스터(M5)의 드레인에 접속되어 있다. P형 채널 트랜지스터(M4)의 드레인과 N형 채널 트랜지스터(M5)의 드레인과의 접속점(A2)은 N형 채널 트랜지스터(M2)의 게이트에 접속되어 있다. N형 채널 트랜지스터(M5)의 소스는 그라운드에 접속되어 있다. P형 채널 트랜지스터(M4)의 게이트 및 N형 채널 트랜지스터(M5)의 게이트는 입력 단자(IN)에 접속되어 있다.

제1 게이트 전압 제어 회로(20B)는 N형 채널 트랜지스터(M13)와, N형 채널 트랜지스터(M14)와, P형 채널 트랜지스터(M15)를 구비하고 있다. N형 채널 트랜지 스터(M13)의 소스는 그라운드에 접속되어 있다. N형 채널 트랜지스터(M13)의 게이트는, 전원 전압(Vdd)(전원 라인)에 접속되어 있다. N형 채널 트랜지스터(M13)의 드레인은 N형 채널 트랜지스터(M14)의 소스에 접속되어 있다. 도면 중의 부호 B1은 N형 채널 트랜지스터(M13)의 드레인과 N형 채널 트랜지스터(M14)의 소스와의 접속점을 나타낸다.

N형 채널 트랜지스터(M14)의 드레인은 P형 채널 트랜지스터(M15)의 드레인에 접속되어 있다. N형 채널 트랜지스터(M14)의 드레인과 P형 채널 트랜지스터(M15)의 드레인과의 접속점(B2)은 P형 채널 트랜지스터(M1)의 게이트에 접속되어 있다. P형 채널 트랜지스터(M15)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. N형 채널 트랜지스터(M14)의 게이트 및 P형 채널 트랜지스터(M15)의 게이트는 입력 단자(IN)에 접속되어 있다.

제1 게이트 전압 검출 회로(30A)는 N형 채널 트랜지스터(M7)와, 저항(R1)과, 인버터(31)를 구비하고 있다. N형 채널 트랜지스터(M7)의 게이트는 N형 채널 트랜지스터(M2)의 게이트 및 제1 게이트 전압 제어 회로(20A)의 상기 접속점(A2)에 접속되어 있다. N형 채널 트랜지스터(M7)는 본 발명의 제1 스위칭 소자에 상당한다. N형 채널 트랜지스터(M7)의 게이트는 본 발명의 제1 스위칭 소자의 제1 제어 단자에 상당한다. N형 채널 트랜지스터(M2)의 게이트는 본 발명의 출력 스위칭 소자의 제어 단자에 상당한다. N형 채널 트랜지스터(M7)의 소스는 그라운드에 접속되어 있다. N형 채널 트랜지스터(M7)의 드레인은 저항(R1)의 일단에 직렬 접속되어 있다. 저항(R1)의 타단은 전원 전압(Vdd)(전원 라인)에 직렬 접속되어 있다. 저항(R1)은 본 발명의 제1 저항 소자에 상당한다. N형 채널 트랜지스터(M7)의 드레인과 저항(R1)의 일단과의 접속점(C)은 인버터(31)의 입력에 접속되어 있다.

본 실시형태에서, N형 채널 트랜지스터(M7)는 상기 N형 채널 트랜지스터(M2)와 동일한 제조 프로세스를 이용하여 제조되고 있다. 이 때문에, N형 채널 트랜지스터(M7)의 임계 전압의 값은 N형 채널 트랜지스터(M2)의 임계 전압의 값과 동일한 값으로 설정되고 있다.

제1 게이트 전압 검출 회로(30B)는 P형 채널 트랜지스터(M17)와, 저항(R11)과, 인버터(32)를 구비하고 있다. P형 채널 트랜지스터(M17)의 게이트는 P형 채널 트랜지스터(M1)의 게이트 및 제1 게이트 전압 제어 회로(20B)의 상기 접속점(B2)에 접속되어 있다. P형 채널 트랜지스터(M17)는 본 발명의 제1 스위칭 소자에 상당한다. P형 채널 트랜지스터(M17)의 게이트는 본 발명의 제1 스위칭 소자의 제1 제어 단자에 상당한다. P형 채널 트랜지스터(M1)의 게이트는 본 발명의 출력 스위칭 소자의 제어 단자에 상당한다. P형 채널 트랜지스터(M17)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M17)의 드레인은 저항(R11)의 일단에 직렬 접속되어 있다. 저항(R11)의 타단은 그라운드에 직렬 접속되어 있다. 저항(R11)은 본 발명의 제1 저항 소자에 상당한다. P형 채널 트랜지스터(M17)의 드레인과 저항(R11)의 일단과의 접속점(D)은 인버터(32)의 입력에 접속되어 있다.

본 실시형태에서, P형 채널 트랜지스터(M17)는 상기 P형 채널 트랜지스터(M1)와 동일한 제조 프로세스를 이용하여 제조되고 있다. 이 때문에, P형 채널 트랜지스터(M17)의 임계 전압의 값은 P형 채널 트랜지스터(M1)의 임계 전압의 값과 동일한 값으로 설정되어 있다.

제2 게이트 전압 제어 회로(40)는 P형 채널 트랜지스터(M8)와, N형 채널 트랜지스터(M18)를 구비하고 있다. P형 채널 트랜지스터(M8)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M8)의 게이트는 상기 제1 게이트 전압 검출 회로(30A)가 구비하는 인버터(31)의 출력에 접속되어 있다. P형 채널 트랜지스터(M8)의 드레인은 상기 제1 게이트 전압 제어 회로(20A)의 접속점(A1)에 접속되어 있다. P형 채널 트랜지스터(M8)는 본 발명의 제2 스위칭 소자에 상당한다. 또한, P형 채널 트랜지스터(M8)의 게이트는 인버터(31)를 매개로 상기 접속점(C)에 접속되어 있으므로, 본 발명의 제2 스위칭 소자의 제2 제어 단자에 상당한다.

N형 채널 트랜지스터(M18)의 소스는 그라운드에 접속되어 있다. N형 채널 트랜지스터(M18)의 게이트는 상기 제1 게이트 전압 검출 회로(30B)가 구비하는 인버터(32)의 출력에 접속되어 있다. N형 채널 트랜지스터(M18)의 드레인은 상기 제1 게이트 전압 제어 회로(20B)의 접속점(B1)에 접속되어 있다. N형 채널 트랜지스터(M18)는 본 발명의 제2 스위칭 소자에 상당한다. 또한, N형 채널 트랜지스터(M18)의 게이트는 인버터(32)를 매개로 상기 접속점(D)에 접속되어 있으므로, 본 발명의 제2 스위칭 소자의 제2 제어 단자에 상당한다.

다음으로, 본 실시형태의 출력 버퍼 회로(10)의 동작을 설명한다. 입력 단자(IN)로부터 입력되는 데이터 신호가 하이 레벨로부터 로우 레벨로 변화되는 경우 에는, 출력 버퍼 회로(10)가 다음과 같이 동작한다. 또한, 도 7에 도시하는 출력 버퍼 회로(100)와 동일한 동작에 대해서는 그 설명을 간략화한다.

출력 버퍼 회로(10)에서, 입력 신호가 하이 레벨로 유지되어 있는 경우에는 P형 채널 트랜지스터(M4)의 게이트 전압이 고레벨 전압으로 고정되고, P형 채널 트랜지스터(M4)가 오프 상태로 된다. 이 때, N형 채널 트랜지스터(M5)의 게이트 전압이 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M5)가 온 상태로 된다. 이에 따라, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로가 형성된다. 싱크 전류 경로는 N형 채널 트랜지스터(M2)의 게이트로부터, N형 채널 트랜지스터(M5)를 매개로 그라운드에 이르는 것이다. 이 싱크 전류 경로가 형성됨으로써, N형 채널 트랜지스터(M2)의 게이트 전압은 저레벨 전압으로 고정되고, N형 채널 트랜지스터(M2)는 오프 상태를 유지한다.

N형 채널 트랜지스터(M7)의 게이트는 N형 채널 트랜지스터(M2)의 게이트에 접속되어 있으므로, N형 채널 트랜지스터(M2)의 게이트 전압이 저레벨 전압으로 고정되면, N형 채널 트랜지스터(M7)의 게이트 전압이 저레벨 전압으로 고정된다. 이에 따라, N형 채널 트랜지스터(M7)는 오프 상태로 된다.

인버터(31)의 입력에는, 접속점(C)에 발생하는 전위에 기초하여, 하이 레벨 신호가 입력된다. 인버터(31)는 P형 채널 트랜지스터(M8)의 게이트에 로우 레벨 신호를 출력한다. 이에 따라, P형 채널 트랜지스터(M8)의 게이트 전압이 저레벨 전압으로 고정되어, P형 채널 트랜지스터(M8)는 온 상태를 유지한다.

추가로, P형 채널 트랜지스터(M3)의 게이트는 그라운드에 접속되어 있으므 로, 상기 트랜지스터(M3)의 게이트 전압은 저레벨 전압으로 고정되어 있다. 그래서, P형 채널 트랜지스터(M3)는 온 상태로 유지되어 있다.

그 후, 입력 신호가 하이 레벨로부터 로우 레벨로 변화되면, P형 채널 트랜지스터(M4)의 게이트 전압이 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M4)가 온 상태로 된다. 이 때, N형 채널 트랜지스터(M5)의 게이트 전압이 저레벨 전압으로 고정되고, N형 채널 트랜지스터(M5)가 오프 상태로 된다. 이에 따라, P형 채널 트랜지스터(M3) 및 P형 채널 트랜지스터(M4)가 온 상태로 되고, 도시된 것과 같은 소스 전류 경로(L1)가 형성된다. 소스 전류 경로(L1)는 전원 전압(Vdd)으로부터, P형 채널 트랜지스터(M3) 및 P형 채널 트랜지스터(M4)를 매개로, N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다.

동시에, P형 채널 트랜지스터(M8)가 온 상태를 유지하고 있기 때문에, 상기 트랜지스터(M8) 및 온 상태인 P형 채널 트랜지스터(M4)에 의해, 도시된 것과 같은 소스 전류 경로(L2)가 형성된다. 소스 전류 경로(L2)는 전원 라인으로부터 P형 채널 트랜지스터(M8) 및 P형 채널 트랜지스터(M4)를 매개로, N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다.

본 실시형태의 출력 버퍼 회로(10)에서는, 소스 전류 경로(L1)에 부가하여, 소스 전류 경로(L2)를 형성함으로써, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력을 증가시키고 있다. 이에 따라, N형 채널 트랜지스터(M2)의 게이트 전압을 승압하는 속도를 빠르게 하고, 상기 게이트 전압을 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다. 추가로, 본 실시형태에서는, N형 채널 트랜지 스터(M2)의 게이트에 N형 채널 트랜지스터(M7)의 게이트가 접속되어 있으므로, 상기 트랜지스터(M7)와 동일한 제조 프로세스를 이용하여 제조된 N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력의 증가에 따라, N형 채널 트랜지스터(M7)의 게이트 전압을 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다.

N형 채널 트랜지스터(M7)의 임계 전압의 값은 N형 채널 트랜지스터(M2)의 임계 전압의 값과 동일한 값으로 설정되어 있기 때문에, N형 채널 트랜지스터(M2)의 게이트 전압이 임계 전압에 도달하면, N형 채널 트랜지스터(M7)의 게이트 전압도 임계 전압에 도달한다.

N형 채널 트랜지스터(M7)의 게이트 전압이, 임계 전압을 초과하면, N형 채널 트랜지스터(M7)가 온 상태로 된다. 이에 따라, 저항(R1)을 매개로 전원 라인으로부터 그라운드에 이르는 전류 경로가 형성되고, 접속점(C)에 발생하는 전위가 저하한다. 인버터(31)의 입력에는, 상기 저하한 전위에 기초하여, 로우 레벨 신호가 입력된다. 인버터(31)는 P형 채널 트랜지스터(M8)의 게이트에, 하이 레벨 신호를 출력한다. 이에 따라, P형 채널 트랜지스터(M8)의 게이트 전압이 고레벨 전압으로 고정되고, P형 채널 트랜지스터(M8)는 오프 상태로 된다.

P형 채널 트랜지스터(M8)가 오프 상태로 되면, 소스 전류 경로(L2)가 차단되고, 계속해서, 소스 전류 경로(L1)가 형성된다. 이 경우에는, 소스 전류 경로(L1)에 부가하여 소스 전류 경로(L2)를 형성하는 경우에 비해, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력이 저하한다. 그래서, 2개의 소스 전류 경로(L1, L2)에 의한 N형 채널 트랜지스터(M2)의 게이트 전압을 임계 전압에 도달시키기까지의 승압 속도에 비해, 하나의 소스 전류 경로(L1)에 의한 N형 채널 트랜지스터(M2)의 게이트 전압을 승압하는 속도가 늦추어지고 있다.

또한, 출력 버퍼 회로(10)에서, 입력 신호가 하이 레벨로 유지되고 있는 경우에는, N형 채널 트랜지스터(M14)의 게이트 전압이 고레벨 전압으로 고정되고 N형 채널 트랜지스터(M14)가 온 상태로 된다. 이 때, P형 채널 트랜지스터(M15)의 게이트 전압이 고레벨 전압으로 고정되고, P형 채널 트랜지스터(M15)가 오프 상태로 된다.

또한, N형 채널 트랜지스터(M13)의 게이트는 전원 전압(Vdd)에 접속되어 있으므로, 상기 트랜지스터(M13)의 게이트 전압은 고레벨 전압으로 고정되어 있다. 그래서, N형 채널 트랜지스터(M13)는 온 상태로 유지되고 있다. N형 채널 트랜지스터(M14) 및 N형 채널 트랜지스터(M13)가 각각 온 상태로 되면, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로가 형성된다. 싱크 전류 경로는 P형 채널 트랜지스터(M1)의 게이트로부터, N형 채널 트랜지스터(M14) 및 N형 채널 트랜지스터(M13)를 매개로, 그라운드에 이르는 것이다. 이 싱크 전류 경로가 형성됨으로써, P형 채널 트랜지스터(M1)의 게이트 전압은 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M1)는 온 상태를 유지한다.

한편, 입력 단자(IN)로부터 입력되는 데이터 신호가 로우 레벨로부터 하이 레벨로 변화되는 경우에는, 본 실시형태의 출력 버퍼 회로(10)는 다음과 같이 동작한다. 출력 버퍼 회로(10)에서, 입력 신호가 로우 레벨로 유지되고 있는 경우에는, N형 채널 트랜지스터(M14)의 게이트 전압이 저레벨 전압으로 고정되고, N형 채널 트랜지스터(M14)가 오프 상태로 된다. 이 때, P형 채널 트랜지스터(M15)의 게이트 전압이 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M15)가 온 상태로 된다. 이에 따라, P형 채널 트랜지스터(M1)에 대한 소스 전류 경로가 형성된다. 소스 전류 경로는 전원 라인으로부터 P형 채널 트랜지스터(M15)를 매개로, P형 채널 트랜지스터(M1)의 게이트에 이르는 것이다. 이 소스 전류 경로가 형성됨으로써, P형 채널 트랜지스터(M1)의 게이트 전압은 고레벨 전압으로 고정되고, P형 채널 트랜지스터(M1)는 오프 상태를 유지한다.

P형 채널 트랜지스터(M17)의 게이트는 P형 채널 트랜지스터(M1)의 게이트에 접속되어 있으므로, P형 채널 트랜지스터(M1)의 게이트 전압이 고레벨 전압으로 고정되면, P형 채널 트랜지스터(M17)의 게이트 전압이 고레벨 전압으로 고정된다. 이에 따라 P형 채널 트랜지스터(M17)는 오프 상태로 된다.

인버터(32)의 입력에는, 접속점(D)의 전위(접지 전위)에 기초하여, 로우 레벨 신호가 입력된다. 인버터(32)는 N형 채널 트랜지스터(M18)의 게이트에 하이 레벨 신호를 출력한다. 이에 따라, N형 채널 트랜지스터(M18)의 게이트 전압이 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M18)는 온 상태를 유지한다.

추가로, N형 채널 트랜지스터(M13)의 게이트는 전원 전압(Vdd)에 접속되어 있으므로, 상기 트랜지스터(M13)의 게이트 전압은 고레벨 전압으로 고정되고 있다. 그래서, N형 채널 트랜지스터(M13)는 온 상태로 유지되고 있다.

그 후, 입력 신호가 로우 레벨로부터 하이 레벨로 변화되면, N형 채널 트랜지스터(M14)의 게이트 전압이 고레벨 전압으로 고정되고, N형 채널 트랜지스 터(M14)가 온 상태로 된다. 이 때, P형 채널 트랜지스터(M15)의 게이트 전압이 고레벨 전압으로 고정되고, P형 채널 트랜지스터(M15)가 오프 상태로 된다. 이에 따라, N형 채널 트랜지스터(M14) 및 N형 채널 트랜지스터(M13)가 온 상태로 되고, 도시된 것과 같은 싱크 전류 경로(L11)가 형성된다. 싱크 전류 경로(L11)는 P형 채널 트랜지스터(M1)의 게이트로부터, N형 채널 트랜지스터(M14) 및 N형 채널 트랜지스터(M13)를 매개로, 그라운드에 이르는 것이다.

동시에, N형 채널 트랜지스터(M18)가 온 상태를 유지하고 있기 때문에, 상기 트랜지스터(M18) 및 온 상태인 N형 채널 트랜지스터(M14)에 의해, 도시된 것과 같은 싱크 전류 경로(L12)가 형성된다. 싱크 전류 경로(L12)는 P형 채널 트랜지스터(M1)의 게이트로부터, N형 채널 트랜지스터(M14)를 매개로, 그리고 N형 채널 트랜지스터(M18)를 통해 그라운드에 이르는 것이다.

본 실시형태의 출력 버퍼 회로(10)에서는, 싱크 전류 경로(L11)에 부가하여, 싱크 전류 경로(L12)를 형성함으로써, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력을 증가시키고 있다. 이에 따라, P형 채널 트랜지스터(M1)의 게이트 전압을 강압하는 속도를 빠르게 하고, 상기 게이트 전압을 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다. 추가로, 본 실시형태에서는, P형 채널 트랜지스터(M1)의 게이트에, P형 채널 트랜지스터(M17)가 접속되어 있으므로, 상기 트랜지스터(M17)와 동일한 제조 프로세스를 이용하여 제조된 P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력의 증가에 따라, P형 채널 트랜지스터(M17)의 게이트 전압을 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다.

P형 채널 트랜지스터(M17)의 임계 전압의 값은 P형 채널 트랜지스터(M1)의 임계 전압의 값과 동일한 값으로 설정되어 있으므로, P형 채널 트랜지스터(M1)의 게이트 전압이 임계 전압에 도달하면, P형 채널 트랜지스터(M17)의 게이트 전압도 임계 전압에 도달한다.

P형 채널 트랜지스터(M17)의 게이트 전압이 임계 전압에 도달한 후에는 P형 채널 트랜지스터(M17)가 온 상태로 된다. 이에 따라, 전원 라인으로부터, P형 채널 트랜지스터(M17)를 통해, 저항(R11)을 매개로 그라운드에 이르는 전류 경로가 형성되고, 접속점(D)에서의 전위가 상승한다. 인버터(32)의 입력에는, 접속점(D)에서의 전위에 기초하여, 하이 레벨 신호가 입력된다. 인버터(32)는 N형 채널 트랜지스터(M18)의 게이트에 로우 레벨 신호를 출력한다. 이에 따라, N형 채널 트랜지스터(M18)의 게이트 전압이 저레벨 전압으로 고정되고, N형 채널 트랜지스터(M18)는 오프 상태로 된다.

N형 채널 트랜지스터(M18)가 오프 상태로 되면, 싱크 전류 경로(L12)가 차단되고, 계속해서, 싱크 전류 경로(L11)가 형성된다. 이 경우에는, 싱크 전류 경로(L11)에 부가하여 싱크 전류 경로(L12)를 형성하는 경우에 비해, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력이 저하한다. 그래서, 2개의 싱크 전류 경로(L11, L12)에 의한 P형 채널 트랜지스터(M1)의 게이트 전압을 임계 전압에 도달시키기까지의 강압 속도에 비해, 하나의 싱크 전류 경로(L11)에 의한 P형 채널 트랜지스터(M1)의 게이트 전압을 강압하는 속도가 늦추어지고 있다.

본 실시형태에서는, P형 채널 트랜지스터(M3) 및 P형 채널 트랜지스터(M4)를 온 상태로 하여, 소스 전류 경로(L1)를 형성하는 것이나, N형 채널 트랜지스터(M14) 및 N형 채널 트랜지스터(M13)를 온 상태로 하여, 싱크 전류 경로(L11)를 형성하는 것은 본 발명의 구동 단계에 상당한다.

본 실시형태에서는, N형 채널 트랜지스터(M2)와 동일한 제조 프로세스를 이용하여 제조된 N형 채널 트랜지스터(M7)의 게이트 전압이, 임계 전압을 초과하는 것은 본 발명의 검출 단계에 상당한다. 또한, 본 실시형태에서는, P형 채널 트랜지스터(M1)와 동일한 제조 프로세스를 이용하여 제조된 P형 채널 트랜지스터(M17)의 게이트 전압이 임계 전압에 도달하는 것은 본 발명의 검출 단계에 상당한다.

본 실시형태에서는, 인버터(31)의 출력 신호에 따라, P형 채널 트랜지스터(M8)를 온 상태 또는 오프 상태로 하고, 소스 전류 경로(L2)를 형성 또는 차단하여 N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력을 변경하는 것은 본 발명의 보조 구동 단계에 상당한다. 또한, 본 실시형태에서는, 인버터(32)의 출력 신호에 따라, N형 채널 트랜지스터(M18)를 온 상태 또는 오프 상태로 하고, 싱크 전류 경로(L12)를 형성 또는 차단하여, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력을 변경하는 것은 본 발명의 보조 구동 단계에 상당한다.

<실시형태 1의 효과>

본 실시형태의 출력 버퍼 회로(10)는, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로(L1) 또는 P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로(L11)를 각각 형성하는 제1 게이트 전압 제어 회로(20A, 20B)에 접속되고, 제1 게이트 전압 검출 회로(30A)의 N형 채널 트랜지스터(M7)의 게이트 전압 또는 제1 게이트 전압 검출 회로(30B)의 P형 채널 트랜지스터(M17)의 게이트 전압이 각각 임계 전압을 초과했는지의 여부에 따라, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로(L2)를 형성 또는 차단하거나, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로(L12)를 형성 또는 차단하여, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력 또는 P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력을, 각각 증가 또는 감소시키는 제2 게이트 전압 제어 회로(40)를 구비하고 있다.

출력 버퍼 회로(10)에서는, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력이나, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력에 따라, N형 채널 트랜지스터(M2)의 게이트 전압이나, P형 채널 트랜지스터(M1)의 게이트 전압을 각각 상승 또는 강하시킬 수 있다. 그래서, 출력 버퍼 회로(10)에 따르면, 소스 전류 경로(L1)에 부가하여, 제2 게이트 전압 제어 회로(40)에 의해, 소스 전류 경로(L2)를 형성하거나, 싱크 전류 경로(L11)에 부가하여, 제2 게이트 전압 제어 회로(40)에 의해, 싱크 전류 경로(L12)를 형성하여, 각 트랜지스터(M2, M1)의 게이트 전압을 임계 전압에 도달시키는 시간을 빠르게 하고 있다. 이에 따라, 출력 버퍼 회로(10)에서는, 각 트랜지스터(M2, M1)를 오프 상태로부터 온 상태로 신속하게 변화시킬 수 있고, 회전율을 빠르게 할 수 있다. 이 때문에, 출력 버퍼 회로(10)에서는, 데이터 입력 신호에 대한 응답 지연을 억제하고, 상기 출력 버퍼 회로(10)의 출력 특성을 양호하게 조정할 수 있다.

또한, 출력 버퍼 회로(10)에 따르면, 제2 게이트 전압 제어 회로(40)에 의 해, 소스 전류 경로(L2)를 차단한 후에, 제1 게이트 전압 제어 회로(20A)에 의해, 계속해서 소스 전류 경로(L1)를 형성하거나, 제2 게이트 전압 제어 회로(40)에 의해, 싱크 전류 경로(L12)를 차단한 후에, 제1 게이트 전압 제어 회로(20B)에 의해, 계속해서 싱크 전류 경로(L12)를 형성한다. 이에 따라, 2개의 소스 전류 경로(L1, L2)나 2개의 싱크 전류 경로(L11, L12)를 각각 형성하는 경우에 비해, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력이나 P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력이 각각 저하된다. 그래서, 2개의 소스 전류 경로(L1, L2)나 2개의 싱크 전류 경로(L11, L12)를 각각 형성하는 경우에 비해, N형 채널 트랜지스터(M2)의 게이트 전압을 상승시키는 시간이나, P형 채널 트랜지스터(M1)의 게이트 전압을 저하시키는 시간이 늦추어져, 출력 버퍼 회로(10)의 회전율을 소스 전류 경로(L1) 또는 싱크 전류 경로(L11)에 의해 정해지는 표준치로 복원할 수 있다.

또한, 출력 버퍼 회로(10)의 제어 방법에 따르면, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력이나, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력에 따라, N형 채널 트랜지스터(M2)의 게이트 전압이나, P형 채널 트랜지스터(M1)의 게이트 전압을 각각 상승 또는 강하시킬 수 있다. 그래서, 출력 버퍼 회로(10)의 제어 방법에 따르면, 소스 전류 경로(L1)에 부가하여 소스 전류 경로(L2)를 형성하거나, 싱크 전류 경로(L11)에 부가하여 싱크 전류 경로(L12)를 형성하여, 각 트랜지스터(M2, M1)의 게이트 전압을 임계 전압에 도달시키는 시간을 빠르게 하고 있다. 이에 따라, 각 트랜지스터(M2, M1)를 오프 상태로부터 온 상태로 신속하게 변화시킬 수 있고, 회전율을 빠르게 할 수 있다. 이 때문에, 출력 버퍼 회로(10)의 제어 방법에 따르면, 데이터 입력 신호에 대한 응답 지연을 억제하고, 상기 출력 버퍼 회로(10)의 출력 특성을 양호하게 조정할 수 있다.

또한, 출력 버퍼 회로(10)의 제어 방법에 따르면, 소스 전류 경로(L2)를 차단한 후에, 계속해서 소스 전류 경로(L1)를 형성하거나, 싱크 전류 경로(L12)를 차단한 후에, 계속해서 싱크 전류 경로(L11)를 형성한다. 이에 따라, 2개의 소스 전류 경로(L1, L2)나 2개의 싱크 전류 경로(L11, L12)를 각각 형성하는 경우에 비해, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력이나 P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력이 각각 저하된다. 그래서, 2개의 소스 전류 경로(L1, L2)나 2개의 싱크 전류 경로(L11, L12)를 각각 형성하는 경우에 비해, N형 채널 트랜지스터(M2)의 게이트 전압을 상승시키는 시간이나, P형 채널 트랜지스터(M1)의 게이트 전압을 저하시키는 시간을 늦추어져, 출력 버퍼 회로(10)의 회전율을 소스 전류 경로(L1) 또는 싱크 전류 경로(L11)에 의해 정해지는 표준치로 복원할 수 있다.

본 실시형태의 출력 버퍼 회로(10)에 있어서, 제1 게이트 전압 검출 회로(30A)는 N형 채널 트랜지스터(M2)의 게이트에 접속되는 게이트를 갖는 N형 채널 트랜지스터(M7)을 구비하고, 제1 게이트 전압 검출 회로(30B)는 P형 채널 트랜지스터(M1)의 게이트에 접속되는 게이트를 갖는 P형 채널 트랜지스터(M17)를 구비하고 있다. 그래서, 각 트랜지스터(M2, M1)의 게이트 전압이 임계 전압에 도달하고, 각 트랜지스터(M2, M1)가 온 상태로 된 경우에는, 임계 전압의 값이 N형 채널 트랜지스터(M2)의 임계 전압의 값과 동일한 N형 채널 트랜지스터(M7)나, 임계 전압의 값이 P형 채널 트랜지스터(M1)의 임계 전압의 값과 같은 P형 채널 트랜지스터(M17)도, 각각 온 상태로 된다. 이 때문에, 출력 버퍼 회로(10)에서는, 각 트랜지스터(M7, M17)가 온 상태로 된 때에는 각 트랜지스터(M2, M1)의 게이트 전압이 임계 전압에 도달한 것을 검출할 수 있다.

본 실시형태의 출력 버퍼 회로(10)에 있어서, 제1 게이트 전압 검출 회로(30A)는, 전원 라인과 그라운드 사이에 배치되고, N형 채널 트랜지스터(M7)의 드레인에 직렬 접속된 저항(R1)을 구비하며, 제1 게이트 전압 검출 회로(30B)는, 전원 라인과 그라운드 사이에 배치되어, P형 채널 트랜지스터(M17)의 드레인에 직렬 접속된 저항(R11)을 구비하고 있다. 출력 버퍼 회로(10)에 있어서, N형 채널 트랜지스터(M7)가 온 상태 또는 오프 상태로 되면, 상기 트랜지스터(M7)와 상기 저항(R1)과의 접속점(C)에 발생하는 전위가 변화되고, P형 채널 트랜지스터(M17)가 온 상태 또는 오프 상태로 되면, 상기 트랜지스터(M17)와 상기 저항(R11)과의 접속점(D)에 발생하는 전위가 변화된다. 그래서, 출력 버퍼 회로(10)에 있어서, 각 접속점(C, D)에 발생하는 전위의 변화에 대응시켜, N형 채널 트랜지스터(M2) 및 N형 채널 트랜지스터(M7)가 온 상태 또는 오프 상태로 된 것을 검출하거나, P형 채널 트랜지스터(M1) 및 P형 채널 트랜지스터(M17)가 온 상태 또는 오프 상태로 된 것을 검출할 수 있다. 이 때문에, 출력 버퍼 회로(10)에서는, N형 채널 트랜지스터(M2)나 P형 채널 트랜지스터(M1)가 온 상태 또는 오프 상태로 된 것을 검출한 결과에 기초하여, 각 트랜지스터(M2, M1)의 게이트 전압이 임계 전압에 도달했는지의 여부를 검출할 수 있다.

본 실시형태의 출력 버퍼 회로(10)에 있어서, 제2 게이트 전압 제어 회로(40)는 인버터(31)를 매개로 상기 접속점(C)에 접속되는 게이트를 갖는 P형 채널 트랜지스터(M8)를 구비하고, 인버터(32)를 매개로 상기 접속점(D)에 접속되는 게이트를 갖는 N형 채널 트랜지스터(M18)를 구비하고 있다. 출력 버퍼 회로(10)에서는, 각 접속점(C, D)에 발생하는 전위의 변화에 따라, 각 트랜지스터(M8, M18)의 게이트 전압을 변화시킬 수 있다. 그래서, 출력 버퍼 회로(10)에서는, 각 트랜지스터(M8, M18)의 게이트 전압에 따라, 각 트랜지스터(M8, M18)를 온 상태 또는 오프 상태로 제어하여, 소스 전류 경로(L2)나 싱크 전류 경로(L12)를 형성하거나, 상기 소스 전류 경로(L2)나 상기 싱크 전류 경로(L12)를 차단할 수 있다. 이 때문에, 출력 버퍼 회로(10)에서는, 소스 전류 경로(L2)의 형성 또는 차단에 의해, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력을 변화시키거나, 싱크 전류 경로(L12)의 형성 또는 차단에 의해, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력을 변화시킬 수 있다.

<실시형태 2>

본 발명의 실시형태 2를 도 2를 참조하면서 설명한다. 도 2는 본 실시형태의 출력 버퍼 회로(10A)의 회로 구성도이다. 여기서는, 실시형태 1과 동일한 구성은 동일한 부호를 붙이고, 그 설명을 간략화한다. 출력 버퍼 회로(10A)는 P형 채널 트랜지스터(M1)와, N형 채널 트랜지스터(M2)와, 제1 게이트 전압 제어 회로(20A, 20B)와, 제2 게이트 전압 검출 회로(30C, 30D)와, 제3 게이트 전압 제어 회로(40A)와, 게이트 바이어스 회로(50A, 50B)를 구비하고 있다. 또한, 제2 게이트 전압 검출 회로(30C, 30D)는 본 발명의 검출부에 상당한다. 제3 게이트 전압 제어 회로(40A)는 본 발명의 보조 구동부에 상당한다.

제2 게이트 전압 검출 회로(30C)는 N형 채널 트랜지스터(M7)와, P형 채널 트랜지스터(M27)와, 인버터(31)를 구비하고 있다. N형 채널 트랜지스터(M7)의 드레인은 P형 채널 트랜지스터(M27)의 드레인에 직렬 접속되어 있다. P형 채널 트랜지스터(M27)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. N형 채널 트랜지스터(M7)의 드레인과 P형 채널 트랜지스터(M27)의 드레인과의 접속점(C1)은 인버터(31)의 입력에 접속되어 있다.

제2 게이트 전압 검출 회로(30D)는 P형 채널 트랜지스터(M17)와, N형 채널 트랜지스터(M37)와, 인버터(32)를 구비하고 있다. P형 채널 트랜지스터(M17)의 드레인은 N형 채널 트랜지스터(M37)의 드레인에 직렬 접속되어 있다. N형 채널 트랜지스터(M37)의 소스는 그라운드에 직렬 접속되어 있다. P형 채널 트랜지스터(M17)의 드레인과 N형 채널 트랜지스터(M37)의 드레인과의 접속점(D1)은 인버터(32)의 입력에 접속되어 있다.

게이트 바이어스 회로(50A)는 P형 채널 트랜지스터(M51)와, 정전류원(51)을 구비하고 있다. P형 채널 트랜지스터(M51)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M51)의 게이트는 제2 게이트 전압 검출 회로(30C)가 구비하는 P형 채널 트랜지스터(M27)의 게이트에 접속되어 있다.

P형 채널 트랜지스터(M51)에서는, 게이트와 드레인 사이가 단락되어 있다. P형 채널 트랜지스터(M51)의 드레인은 정전류원(51)을 매개로 그라운드에 접속되어 있다.

게이트 바이어스 회로(50B)는 N형 채널 트랜지스터(M52)와, 정전류원(52)을 구비하고 있다. N형 채널 트랜지스터(M52))의 드레인은 정전류원(52)을 매개로, 전원 전압(Vdd)(전원 라인)에 접속되어 있다. N형 채널 트랜지스터(M52)에서는, 드레인과 게이트 사이가 단락되어 있다. N형 채널 트랜지스터(M52)의 게이트는 제2 게이트 전압 검출 회로(30D)가 구비하는 N형 채널 트랜지스터(M37)의 게이트에 접속되어 있다. N형 채널 트랜지스터(M52)의 소스는 그라운드에 접속되어 있다.

제3 게이트 전압 제어 회로(40A)는 P형 채널 트랜지스터(M28)와, N형 채널 트랜지스터(M38)를 구비하고 있다. P형 채널 트랜지스터(M28)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M28)의 게이트는 상기 제2 게이트 전압 검출 회로(30C)가 구비하는 인버터(31)의 출력에 접속되어 있다. P형 채널 트랜지스터(M28)의 드레인은 상기 제1 게이트 전압 제어 회로(20A)의 접속점(A1)에 접속되어 있다. P형 채널 트랜지스터(M28)는 본 발명의 제3 스위칭 소자에 상당한다. 또한, P형 채널 트랜지스터(M28)의 게이트는 인버터(31)를 매개로, 상기 접속점(C1)에 접속되어 있으므로, 본 발명의 제3 스위칭 소자의 제3 제어 단자에 상당한다.

N형 채널 트랜지스터(M38)의 소스는 그라운드에 접속되어 있다. N형 채널 트랜지스터(M38)의 게이트는 상기 제2 게이트 전압 검출 회로(30D)가 구비하는 인버 터(32)의 출력에 접속되어 있다. N형 채널 트랜지스터(M38)의 드레인은 상기 제1 게이트 전압 제어 회로(20B)의 접속점(B1)에 접속되어 있다. N형 채널 트랜지스터(M38)는 본 발명의 제3 스위칭 소자에 상당한다. 또한, N형 채널 트랜지스터(M38)의 게이트는 인버터(32)를 매개로, 상기 접속점(D1)에 접속되어 있으므로, 본 발명의 제3 스위칭 소자의 제3 제어 단자에 상당한다.

다음으로, 본 실시형태의 출력 버퍼 회로(10A)의 동작을 설명한다. 입력 단자(IN)로부터 입력되는 데이터 신호가 하이 레벨로부터 로우 레벨로 변화되는 경우에는, 출력 버퍼 회로(10A)는 다음과 같이 동작한다.

데이터 입력 신호가 하이 레벨로부터 로우 레벨로 변화된 직후에는, N형 채널 트랜지스터(M7)의 게이트 전압이 임계 전압에 도달하지 않는다. 이 때문에, N형 채널 트랜지스터(M7)는 오프 상태를 유지한다.

본 실시형태에서는, 게이트 바이어스 회로(50A)의 P형 채널 트랜지스터(M51)와, 제2 게이트 전압 검출 회로(30C)의 P형 채널 트랜지스터(M27)에 따라, 전류 미러 회로를 구성하고 있다. P형 채널 트랜지스터(M27)는 정전류원으로서 기능하고, 상기 정전류원(51)의 출력 전류에 대응하는 전류를 전원 라인으로부터 접속점(C1)을 향해 유입시킨다. P형 채널 트랜지스터(M27)는 본 발명의 전류원에 상당한다.

인버터(31)의 입력에는, 상기 접속점(C1)이 발생하는 전위에 기초하여, 하이 레벨 신호가 입력된다. 인버터(31)는 P형 채널 트랜지스터(M28)의 게이트에 로우 레벨 신호를 출력한다. 이에 따라, P형 채널 트랜지스터(M28)의 게이트 전압이 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M28)는 온 상태를 유지한다.

그 후, 출력 버퍼 회로(10A)는 실시형태 1의 출력 버퍼 회로(10)와 동일하게 동작한다. 그래서, 출력 버퍼 회로(10A)에서는, 실시형태 1과 동일하게, 소스 전류 경로(L1)에 부가하여, 도시된 것과 같은 소스 전류 경로(L2A)가 형성된다. 이에 따라, 실시형태 1과 동일하게, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력을 증가시켜, N형 채널 트랜지스터(M2)의 게이트 전압을 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다. 또한, 소스 전류 경로(L2A)는 전원 라인으로부터, P형 채널 트랜지스터(M28)를 매개로, 또한, P형 채널 트랜지스터(M4)를 매개로 N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다.

N형 채널 트랜지스터(M2)의 게이트 전압이 임계 전압을 초과함으로써, N형 채널 트랜지스터(M7)의 게이트 전압이 임계 전압을 초과하면, 실시형태 1과 동일하게, 인버터(31)는 P형 채널 트랜지스터(M28)의 게이트에 하이 레벨 신호를 출력한다. 이에 따라, P형 채널 트랜지스터(M28)는 오프 상태로 되고, 소스 전류 경로(L2A)가 차단된다. 이 때문에, 실시형태 1과 동일하게, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력이 저하되고, N형 채널 트랜지스터(M2)의 게이트 전압을 임계 전압에 도달시키기까지의 승압 속도에 비해, 상기 게이트 전압을 승압하는 속도가 늦추어지고 있다.

한편, 데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화된 직후에는 P형 채널 트랜지스터(M17)의 게이트 전압이 임계 전압에 도달하지 않는다. 이 때문에, P형 채널 트랜지스터(M17)는 오프 상태를 유지한다.

본 실시형태에서는, 게이트 바이어스 회로(50B)의 N형 채널 트랜지스터(M52) 와, 제2 게이트 전압 검출 회로(30D)의 N형 채널 트랜지스터(M37)에 따라, 전류 미러 회로를 구성하고 있다. N형 채널 트랜지스터(M37)는 정전류원으로서 기능하고, 상기 트랜지스터(M37)에는, 상기 정전류원(52)의 출력 전류에 대응하는 전류가 통전한다. N형 채널 트랜지스터(M37)는 본 발명의 전류원에 상당한다.

인버터(32)의 입력에는, 접속점(D1)의 전위(접지 전위)에 기초하여, 로우 레벨 신호가 입력된다. 인버터(32)는 N형 채널 트랜지스터(M38)의 게이트에, 하이 레벨 신호를 출력한다. 이에 따라, N형 채널 트랜지스터(M38)의 게이트 전압이 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M38)는 온 상태를 유지한다.

그 후, 출력 버퍼 회로(10A)는 실시형태 1의 출력 버퍼 회로(10)와 동일하게 동작한다. 그래서, 출력 버퍼 회로(10A)에서는, 실시형태 1과 동일하게, 싱크 전류 경로(L11)에 부가하여, 도시된 것과 같은 싱크 전류 경로(L12A)가 형성된다. 이에 따라, 실시형태 1과 동일하게, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력을 증가시켜, P형 채널 트랜지스터(M1)의 게이트 전압을 임계 전압에 가깝게 하는 시간을 빠르게 하고 있다. 또한, 싱크 전류 경로(L12A)는 P형 채널 트랜지스터(M1)의 게이트로부터, N형 채널 트랜지스터(M14)를 매개로, 그리고 N형 채널 트랜지스터(M38)를 통해 그라운드에 이르는 것이다.

또한, P형 채널 트랜지스터(M1)의 게이트 전압이 임계 전압에 도달함으로써, P형 채널 트랜지스터(M17)의 게이트 전압이 임계 전압에 도달하면, P형 채널 트랜지스터(M17)가 온 상태로 된다. P형 채널 트랜지스터(M17)가 온 상태로 되면, 접속점(D1)의 전위가 변화된다. 인버터(32)의 입력에는 접속점(D1)의 전위에 기초하여, 하이 레벨 신호가 입력된다.

인버터(32)는 N형 채널 트랜지스터(M38)의 게이트에, 로우 레벨 신호를 출력한다. 이에 따라, N형 채널 트랜지스터(M38)는 오프 상태로 되고, 싱크 전류 경로(112A)가 차단된다. 이 때문에, 실시형태 1과 동일하게, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력이 저하되고, P형 채널 트랜지스터(M1)의 게이트 전압을 임계 전압에 도달시키기까지의 강압 속도에 비해, 상기 게이트 전압을 강압하는 속도가 늦추어지고 있다.

<실시형태 2의 효과>

본 실시형태의 출력 버퍼 회로(10A)에 있어서, 제2 게이트 전압 검출 회로(30C)는 N형 채널 트랜지스터(M7)에 접속되어, 정전류원으로서 기능하는 P형 채널 트랜지스터(M27)를 구비하고, 제2 게이트 전압 검출 회로(30D)는 P형 채널 트랜지스터(M17)에 접속되어, 정전류원으로서 기능하는 N형 채널 트랜지스터(M37)를 구비하고 있다. 출력 버퍼 회로(10A)에서, N형 채널 트랜지스터(M7)가 온 상태 또는 오프 상태로 되면, 상기 트랜지스터(M7)와 상기 P형 채널 트랜지스터(M27)의 접속점(C1)에 발생하는 전위가 변화되고, P형 채널 트랜지스터(M17)가 온 상태 또는 오프 상태로 되면, 상기 트랜지스터(M17)와 상기 N형 채널 트랜지스터(M37)의 접속점(D1)에 발생하는 전위가 변화된다. 그래서, 출력 버퍼 회로(10A)에서는, 각 접속점(C1, D1)에 발생하는 전위의 변화에 대응시켜, N형 채널 트랜지스터(M2) 및 N형 채널 트랜지스터(M7)가 온 상태 또는 오프 상태로 된 것을 검출하거나, P형 채널 트랜지스터(M1) 및 P형 채널 트랜지스터(M17)가 온 상태 또는 오프 상태로 된 것을 검출할 수 있다. 이 때문에, 출력 버퍼 회로(10A)에서는, N형 채널 트랜지스터(M2)나 P형 채널 트랜지스터(M1)가 온 상태 또는 오프 상태로 된 것을 검출한 결과에 기초하여, 각 트랜지스터(M2, M1)의 게이트 전압이 임계 전압에 도달했는지의 여부를 검출할 수 있다.

본 실시형태의 출력 버퍼 회로(10A)에 있어서, 제3 게이트 전압 제어 회로(40A)는 인버터(31)를 매개로 상기 접속점(C1)에 접속되는 게이트를 갖는 P형 채널 트랜지스터(M28)를 구비하고, 인버터(32)를 매개로 상기 접속점(D1)에 접속되는 게이트를 갖는 N형 채널 트랜지스터(M38)를 구비하고 있다. 출력 버퍼 회로(10A)에 있어서는, 각 접속점(C1, D1)에 발생하는 전위의 변화에 따라, 각 트랜지스터(M28, M38)의 게이트 전압을 변화시킬 수 있다. 그래서, 출력 버퍼 회로(10A)에 있어서는, 각 트랜지스터(M28, M38)의 게이트 전압에 따라, 각 트랜지스터(M28, M38)를 온 상태 또는 오프 상태로 제어하여, 소스 전류 경로(L2A)나 싱크 전류 경로(L12A)를 형성하거나, 상기 소스 전류 경로(L2A)나 상기 싱크 전류 경로(L12A)를 차단할 수 있다. 이 때문에, 출력 버퍼 회로(10A)에 있어서는, 소스 전류 경로(L2A)의 형성 또는 차단에 의해, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로의 전류 구동 능력을 변화시키거나, 싱크 전류 경로(L12A)의 형성 또는 차단에 의해, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로의 전류 구동 능력을 변화시킬 수 있다.

<실시형태 3>

본 발명의 실시형태 3을 도 3을 참조하면서 설명한다. 도 3은 본 실시형태의 출력 버퍼 회로(10B)의 회로 구성도이다. 여기서는, 실시형태 1 및 실시형태 2와 동일한 구성은 동일한 부호를 붙이고, 그 설명을 간략화한다. 출력 버퍼 회로(10B)는 실시형태 2의 제3 게이트 전압 제어 회로(40A) 대신에, 제4 게이트 전압 제어 회로(40B)를 구비하고 있다. 제4 게이트 전압 제어 회로(40B)는 본 발명의 보조 구동부에 상당한다.

제4 게이트 전압 제어 회로(40B)는 P형 채널 트랜지스터(M28)와, P형 채널 트랜지스터(M29)와, N형 채널 트랜지스터(M38)와, N형 채널 트랜지스터(M39)를 구비하고 있다.

P형 채널 트랜지스터(M29)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M29)의 게이트는 게이트 바이어스 회로(50A)가 구비하는 P형 채널 트랜지스터(M51)의 게이트 및 제2 게이트 전압 검출 회로(30C)의 P형 채널 트랜지스터(M27)의 게이트에 접속되어 있다. P형 채널 트랜지스터(M29)의 드레인은 P형 채널 트랜지스터(M28)의 소스에 접속되어 있다. P형 채널 트랜지스터(M28)의 게이트는 제2 게이트 전압 검출 회로(30C)가 구비하는 인버터(31)의 출력에 접속되어 있다. P형 채널 트랜지스터(M28)의 드레인은 제1 게이트 전압 제어 회로(20A)의 접속점(A1)에 접속되어 있다. 또한, P형 채널 트랜지스터(M29)는 본 발명의 제4 스위칭 소자에 상당한다.

N형 채널 트랜지스터(M39)의 소스는 그라운드(저전위 전원)에 접속되어 있다. N형 채널 트랜지스터(M39)의 게이트는 게이트 바이어스 회로(50B)가 구비하는 N형 채널 트랜지스터(M52)의 게이트 및 제2 게이트 전압 검출 회로(30D)가 구비하는 N형 채널 트랜지스터(M37)의 게이트에 접속되어 있다. N형 채널 트랜지스 터(M39)의 드레인은 N형 채널 트랜지스터(M38)의 소스에 접속되어 있다. 또한, N형 채널 트랜지스터(M39)는 본 발명의 제4 스위칭 소자에 상당한다.

N형 채널 트랜지스터(M38)의 게이트는 제2 게이트 전압 검출 회로(30D)가 구비하는 인버터(32)의 출력에 접속되어 있다. N형 채널 트랜지스터(M38)의 드레인은 제1 게이트 전압 제어 회로(20B)의 접속점(B1)에 접속되어 있다.

다음으로, 본 실시형태의 출력 버퍼 회로(10B)의 동작을 설명한다. 입력 단자(IN)로부터 입력되는 데이터 신호가 하이 레벨로부터 로우 레벨로 변화되는 경우에는, 출력 버퍼 회로(10B)는 다음과 같이 동작한다.

실시형태 2와 동일하게, 데이터 입력 신호가 하이 레벨로부터 로우 레벨로 변화된 직후는 N형 채널 트랜지스터(M7)는 오프 상태를 유지하고 있다. 전술한 바와 같이, P형 채널 트랜지스터(M27)는 정전류원으로서 기능한다. 인버터(31)의 입력에는 상기 접속점(C1)이 발생하는 전위에 기초하여 하이 레벨 신호가 입력되고, 인버터(31)는 P형 채널 트랜지스터(M28)의 게이트에 로우 레벨 신호를 출력한다. 이에 따라, P형 채널 트랜지스터(M28)는 온 상태로 된다.

추가로, 본 실시형태에서는, P형 채널 트랜지스터(M29)의 게이트는 P형 채널 트랜지스터(M51)의 게이트 및 P형 채널 트랜지스터(M27)의 게이트에 접속되고, 정전류원(51)의 전류값은 각 트랜지스터(M29, M51, M27)의 게이트 전압이 임계 전압부근이 되도록 설정되어 있다. 그래서, P형 채널 트랜지스터(M51) 및 P형 채널 트랜지스터(M27)가 온 상태로 됨으로써, P형 채널 트랜지스터(M29)도 온 상태로 된다. 또한, P형 채널 트랜지스터(M29)의 게이트는 정전류원으로서 기능하는 P형 채 널 트랜지스터(M27)의 게이트에 접속되어 있으므로, 본 발명의 제4 스위칭 소자의 제4 제어 단자에 상당한다.

이 때, 제1 게이트 전압 제어 회로(20A)가 구비하는 P형 채널 트랜지스터(M4)는 온 상태이고, 각 트랜지스터(M29, M28, M4)가 동시에 온 상태로 된다. 이 때문에, 도시된 것과 같은 소스 전류 경로(L2B)가 형성된다. 소스 전류 경로(L2B)는 전원 라인으로부터, 각 트랜지스터(M29, M28)를 통해, 또한, 접속점(A1), P형 채널 트랜지스터(M4) 및 접속점(A2)을 통해, N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다. 또한, 출력 버퍼 회로(10B)에서는, 실시형태 2와 동일하게, 소스 전류 경로(L2B)에 부가하여, 소스 전류 경로(L1)가 형성되어 있다.

한편, 데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화된 직후에는, P형 채널 트랜지스터(M17)는 오프 상태를 유지하고 있다. 전술한 바와 같이, N형 채널 트랜지스터(M37)는 정전류원으로서 기능한다. 인버터(32)의 입력에는 상기 접속점(D1)의 전위(접지 전위)에 기초하여, 로우 레벨 신호가 입력되고, 인버터(32)는 N형 채널 트랜지스터(M38)의 게이트에 하이 레벨 신호를 출력한다. 이에 따라, N형 채널 트랜지스터(M38)는 온 상태로 된다.

추가로, 본 실시형태에서는, N형 채널 트랜지스터(M39)의 게이트는 N형 채널 트랜지스터(M52)의 게이트 및 N형 채널 트랜지스터(M37)의 게이트에 접속되고, 정전류원(52)의 전류값은 각 트랜지스터(M39, M52, M37)의 게이트 전압이 임계 전압 부근이 되도록 설정되어 있다. 그래서, N형 채널 트랜지스터(M52) 및 N형 채널 트랜지스터(M37)가 온 상태로 됨으로써, N형 채널 트랜지스터(M39)도 온 상태로 된 다. 또한, N형 채널 트랜지스터(M39)의 게이트는 정전류원으로서 기능하는 N형 채널 트랜지스터(M37)의 게이트에 접속되어 있으므로, 본 발명의 제4 스위칭 소자의 제4 제어 단자에 상당한다.

이 때, 제1 게이트 전압 제어 회로(20B)를 구비하는 N형 채널 트랜지스터(M14)는 온 상태이고, 각 트랜지스터(M14, M38, M39)가 동시에 온 상태로 된다. 이 때문에, 도시된 것과 같은 싱크 전류 경로(112B)가 형성된다. 싱크 전류 경로(L12B)는 P형 채널 트랜지스터(M1)의 게이트로부터, 접속점(B2), N형 채널 트랜지스터(M14) 및 접속점(B1)을 통해, 또한, N형 채널 트랜지스터(M38, M39)를 통해, 그라운드에 이르는 것이다. 또한, 출력 버퍼 회로(10B)에서는, 실시형태 2와 동일하게, 싱크 전류 경로(L12B)에 부가하여, 싱크 전류 경로(L11)가 형성된다.

<실시형태 3의 효과>

본 실시형태의 출력 버퍼 회로(10B)에 있어서, 제4 게이트 전압 제어 회로(40B)는, P형 채널 트랜지스터(M28)와 전원 라인 사이에 접속되고, 정전류원으로서 기능하는 P형 채널 트랜지스터(M27)에 접속되는 게이트를 갖는 P형 채널 트랜지스터(M29)를 구비하고 있다. 또한, 제4 게이트 전압 제어 회로(40B)는 N형 채널 트랜지스터(M38)와 그라운드 사이에 접속되고, 정전류원으로서 기능하는 N형 채널 트랜지스터(M37)에 접속되는 게이트를 갖는 N형 채널 트랜지스터(M39)를 구비하고 있다. 그래서, 출력 버퍼 회로(10B)에서는, 전원 라인으로부터 P형 채널 트랜지스터(M27)에 인입하는 일정의 전류에 의해, P형 채널 트랜지스터(M29)의 게이트 전압을 제어하고, N형 채널 트랜지스터(M37)를 통전하는 일정의 전류에 의해, N형 채널 트랜지스터(M39)의 게이트 전압을 제어할 수 있다. 이 때문에, 출력 버퍼 회로(10B)에서는, 상기 일정의 전류에 의해, 각 트랜지스터(M29, M39)의 게이트 전압이 제어되고, 소스 전류 경로(L2B)의 전류 구동 능력이나 싱크 전류 경로(L12B)의 전류 구동 능력에 기초하여, 각 트랜지스터(M2, M1)의 게이트 전압을 임계 전압에 도달시키기까지의 시간을 일정하게 유지할 수 있다.

<실시형태 4>

본 발명의 실시형태 4를 도 4를 참조하면서 설명한다. 도 4는 본 실시형태의 출력 버퍼 회로(10C)의 회로 구성도이다. 여기서는, 실시형태 1 내지 실시형태 3과 동일한 구성은 동일한 부호를 붙이고, 그 설명을 간략화한다. 출력 버퍼 회로(10C)는 실시형태 2의 제3 게이트 전압 제어 회로(40A) 대신에, 제5 게이트 전압 제어 회로(40C)를 구비하고 있다. 제5 게이트 전압 제어 회로(40C)는 본 발명의 보조 구동부에 상당한다.

제5 게이트 전압 제어 회로(40C)는 저항(R2)과, P형 채널 트랜지스터(M28)와, N형 채널 트랜지스터(M38)와, 저항(R12)을 구비하고 있다. 저항(R2)의 일단은 전원 전압(Vdd)(전원 라인)에 접속되어 있다. 저항(R2)의 타단은 P형 채널 트랜지스터(M28)의 소스에 접속되어 있다. P형 채널 트랜지스터(M28)의 게이트는 실시형태 2 및 실시형태 3과 동일하게, 제2 게이트 전압 검출 회로(30C)의 인버터(31)의 출력에 접속되어 있다. P형 채널 트랜지스터(M28)의 드레인은 제1 게이트 전압 제어 회로(20A)의 접속점(A1)에 접속되어 있다. 또한, 저항(R2)은 본 발명의 제2 저항 소자에 상당한다.

저항(R12)의 일단은 그라운드(저전위 전원)에 접속되어 있다. 저항(R12)의 타단은 N형 채널 트랜지스터(M38)의 소스에 접속되어 있다. N형 채널 트랜지스터(M38)의 게이트는 제2 게이트 전압 검출 회로(30D)의 인버터(32)의 출력에 접속되어 있다. N형 채널 트랜지스터(M38)의 드레인은 제1 게이트 전압 제어 회로(20B)의 접속점(B1)에 접속되어 있다. 또한, 저항(R12)은 본 발명의 제2 저항 소자에 상당한다.

다음으로, 본 실시형태의 출력 버퍼 회로(10C)의 동작을 설명한다. 입력 단자(IN)로부터 입력되는 데이터 신호가 하이 레벨로부터 로우 레벨로 변화되는 경우에는, 출력 버퍼 회로(10C)는 다음과 같이 동작한다.

실시형태 2 및 실시형태 3과 동일하게, 데이터 입력 신호가 하이 레벨로부터 로우 레벨로 변화된 직후에는, 인버터(31)가 P형 채널 트랜지스터(M28)의 게이트로 로우 레벨 신호를 출력한다. 이에 따라, P형 채널 트랜지스터(M28)는 온 상태로 된다.

이 때, 실시형태 2 및 실시형태 3과 동일하게, 제1 게이트 전압 제어 회로(20A)가 구비하는 P형 채널 트랜지스터(M4)는 온 상태이고, 각 트랜지스터(M28, M4)가 동시에 온 상태로 된다. 이 때문에, 도시된 것과 같은 소스 전류 경로(L2C)가 형성된다. 소스 전류 경로(L2C)는 전원 라인으로부터, 저항(R2) 및 P형 채널 트랜지스터(M28)를 통해, 또한, 접속점(A1), P형 채널 트랜지스터(M4) 및 접속점(A2)을 통해, N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다.

전원 라인으로부터 소스 전류 경로(L2C)에 공급되는 전류는 저항(R2)에 의해 제한되고, 상기 소스 전류 경로(L2C)의 전류값이 억제된다. 또한, 출력 버퍼 회로(10C)에서는, 실시형태 2 및 실시형태 3과 동일하게, 소스 전류 경로(L2C)에 부가하여, 소스 전류 경로(L1)가 형성되어 있다.

한편, 데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화된 직후에는, 실시형태 2 및 실시형태 3과 동일하게, 인버터(32)가 N형 채널 트랜지스터(M38)의 게이트에 하이 레벨 신호를 출력한다. 이에 따라, N형 채널 트랜지스터(M38)는 온 상태로 된다.

이 때, 실시형태 2 및 실시형태 3과 동일하게, 제1 게이트 전압 제어 회로(20B)를 구비하는 N형 채널 트랜지스터(M14)는 온 상태이고, 각 트랜지스터(M14, M38)가 동시에 온 상태로 된다. 이 때문에, 도시된 것과 같은 싱크 전류 경로(L12C)가 형성된다. 싱크 전류 경로(L12C)는 P형 채널 트랜지스터(M1)의 게이트로부터, 접속점(B2), N형 채널 트랜지스터(M14) 및 접속점(B1)을 통해, 또한, N형 채널 트랜지스터(M38) 및 저항(R12)을 통해, 그라운드에 이르는 것이다.

본 실시형태에서는, 저항(R12)에 의해, 그라운드에 인입하는 전류가 제한된다. 또한, 출력 버퍼 회로(10C)에서는, 싱크 전류 경로(L12C)에 부가하여 싱크 전류 경로(L11)가 형성된다.

<실시형태 4의 효과>

본 실시형태의 출력 버퍼 회로(10C)에 있어서, 제5 게이트 전압 제어 회로(40C)는 P형 채널 트랜지스터(M28)의 소스와 전원 라인 사이에 접속된 저항(R2)을 구비하고, 그라운드와 N형 채널 트랜지스터(M38)의 소스 사이에 접속된 저 항(R12)을 구비하고 있다. 그래서, 출력 버퍼 회로(10C)에서는, 저항(R2, R12)의 저항값을 조정함으로써, 전원 라인으로부터 소스 전류 경로(L2C)에 공급되는 전류값을 일정의 범위로 제한하거나, 싱크 전류 경로(L12C)의 그라운드에 인입하는 전류값을 일정의 범위로 제한할 수 있다. 이 때문에, 출력 버퍼 회로(10C)에서는, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로(L2C)의 전류 구동 능력이나, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로(L12C)의 전류 구동 능력을, 각각 일정의 범위로 설정할 수 있다. 이에 따라, 각 트랜지스터(M2, M1)의 게이트 전압이 임계 전압에 도달하기까지의 시간을, 일정의 범위로 설정할 수 있다.

<실시형태 5>

본 발명의 실시형태 5를 도 5를 참조하면서 설명한다. 도 5는 본 실시형태의 출력 버퍼 회로(10D)의 회로 구성도이다. 여기서는, 실시형태 1 내지 실시형태 4와 동일한 구성은 동일한 부호를 붙이고, 그 설명을 간략화한다. 출력 버퍼 회로(10D)는 실시형태 3의 출력 버퍼 회로(10B)의 제1 게이트 전압 제어 회로(20A, 20B) 대신에, 제6 게이트 전압 제어 회로(20C, 20D)를 구비하고 있다. 제6 게이트 전압 제어 회로(20C, 20D)는 본 발명의 구동부에 상당한다.

제6 게이트 전압 제어 회로(20C)는 P형 채널 트랜지스터(M3A)와, P형 채널 트랜지스터(M4)와, N형 채널 트랜지스터(M5)를 구비하고 있다. P형 채널 트랜지스터(M3A)는 본 발명의 제5 스위칭 소자에 상당한다. P형 채널 트랜지스터(M3A)의 게이트는 제2 게이트 전압 검출 회로(30C)가 구비하는 P형 채널 트랜지스터(M27)의 게이트와, 게이트 바이어스 회로(50A)가 구비하는 P형 채널 트랜지스터(M51)의 게 이트에 접속되어 있다.

P형 채널 트랜지스터(M3A)의 드레인은 P형 채널 트랜지스터(M4)의 소스에 접속되어 있다. P형 채널 트랜지스터(M3A)의 드레인과 P형 채널 트랜지스터(M4)의 소스의 접속점(A3)은 제4 게이트 전압 제어 회로(40B)가 구비하는 P형 채널 트랜지스터(M28)의 드레인에 접속되어 있다.

제6 게이트 전압 제어 회로(20D)는 N형 채널 트랜지스터(M13A)와, N형 채널 트랜지스터(M14)와, P형 채널 트랜지스터(M15)를 구비하고 있다. P형 채널 트랜지스터(M13A)는 본 발명의 제5 스위칭 소자에 상당한다. N형 채널 트랜지스터(M13A)의 게이트는 제2 게이트 전압 검출 회로(30D)가 구비하는 N형 채널 트랜지스터(M37)의 게이트와, 게이트 바이어스 회로(50B)가 구비하는 N형 채널 트랜지스터(M52)의 게이트에 접속되어 있다. N형 채널 트랜지스터(M13A)의 드레인은 N형 채널 트랜지스터(M14)의 소스에 접속되어 있다. N형 채널 트랜지스터(M13A)의 드레인과 N형 채널 트랜지스터(M14)의 소스와의 접속점(B3)은 제4 게이트 전압 제어 회로(40B)가 구비하는 N형 채널 트랜지스터(M38)의 드레인에 접속되어 있다.

다음으로, 본 실시형태의 출력 버퍼 회로(10D)의 동작을 설명한다. 입력 단자(IN)로부터 입력되는 데이터 신호가 하이 레벨로부터 로우 레벨로 변화되는 경우에는 출력 버퍼 회로(10D)는 다음과 같이 동작한다.

본 실시형태에서는, 정전류원(51)의 전류값은 각 트랜지스터(M3A, M51, M27)의 게이트 전압이 임계 전압 부근이 되도록 설정되어 있다. 그래서, P형 채널 트랜지스터(M51) 및 P형 채널 트랜지스터(M27)가 온 상태로 됨으로써, P형 채널 트랜지 스터(M3A)도 온 상태로 된다.

본 실시형태에서는, 정전류원(51)의 전류에 의해, P형 채널 트랜지스터(M3A)의 게이트 전압이 설정된다. 그래서, 본 실시형태에서는, 정전류원(51)의 전류에 의해, P형 채널 트랜지스터(M3A)의 게이트 전압을 임계 전압에 도달시키기까지의 시간이 일정하게 되도록 제어하고 있다. 또한, P형 채널 트랜지스터(M3A)의 게이트는 정전류원으로서 기능하는 P형 채널 트랜지스터(M27)의 게이트에 접속되어 있으므로, 본 발명의 제5 스위칭 소자의 제5 제어 단자에 상당한다.

데이터 입력 신호가 하이 레벨로부터 로우 레벨로 변화되면, 제6 게이트 전압 제어 회로(20C)가 구비하는 P형 채널 트랜지스터(M4)는 온 상태로 되고, 각 트랜지스터(M3A, M4)가 동시에 온 상태로 된다. 이 때문에, 도시된 것과 같은 소스 전류 경로(11A)가 형성된다. 소스 전류 경로(11A)는 전원 라인으로부터, 각 트랜지스터(M3A, M4)를 통해, 또한, 접속점(A2)을 통해, N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다.

출력 버퍼 회로(10D)에서는, 상기 소스 전류 경로(11A)에 부가하여, 실시형태 3과 동일하게, 소스 전류 경로(L2B)가 형성된다. 본 실시형태에서는, P형 채널 트랜지스터(M29)의 게이트 전압도 정전류원(51)에 의해 설정된다. 그래서, P형 채널 트랜지스터(M3A)와 동일하게, P형 채널 트랜지스터(M29)의 게이트 전압을 임계 전압에 도달시키기까지의 시간이 일정하게 되도록 제어된다.

한편, 데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화되는 경우에는, 출력 버퍼 회로(10D)는 다음과 같이 동작한다. 본 실시형태에서는, 정전류원(52)의 전류값은 각 트랜지스터(M13A, M52, M37)의 게이트 전압이 임계 전압 부근이 되도록 설정되어 있다. 그래서, N형 채널 트랜지스터(M52) 및 N형 채널 트랜지스터(M37)가 온 상태로 되는 것에 의해, N형 채널 트랜지스터(13A)도 온 상태로 된다.

본 실시형태에서는, 정전류원(52)의 전류에 의해, N형 채널 트랜지스터(13A)의 게이트 전압이 설정된다. 그래서, 본 실시형태에서는, 정전류원(52)의 전류에 의해, N형 채널 트랜지스터(13A)의 게이트 전압을 임계 전압에 도달되기까지의 시간이 일정하게 되도록 제어되고 있다. 또한, N형 채널 트랜지스터(13A)의 게이트는 정전류원으로서 기능하는 N형 채널 트랜지스터(M37)의 게이트에 접속되어 있으므로, 본 발명의 제5 스위칭 소자의 제5 제어 단자에 상당한다.

데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화되면, 제6 게이트 전압 제어 회로(20D)가 구비하는 N형 채널 트랜지스터(M14)는 온 상태로 되고, 각 트랜지스터(M14, M13A)가 동시에 온 상태로 된다. 이 때문에, 도시된 것과 같은 싱크 전류 경로(111A)가 형성된다. 싱크 전류 경로(111A)는 P형 채널 트랜지스터(M1)의 게이트로부터, N형 채널 트랜지스터(M14) 및 N형 채널 트랜지스터(M13A)를 매개로, 그라운드에 이르는 것이다.

출력 버퍼 회로(10D)에서는, 상기 싱크 전류 경로(111A)에 부가하여, 실시형태 3과 동일하게, 싱크 전류 경로(L12B)가 형성된다. 본 실시형태에서는, N형 채널 트랜지스터(M39)의 게이트 전압도, 정전류원(52)에 의해 설정된다. 그래서, N형 채널 트랜지스터(M13A)와 동일하게, N형 채널 트랜지스터(M39)의 게이트 전압을 임계 전압에 도달시키기까지의 시간이 일정하게 되도록 제어된다.

<실시형태 5의 효과>

본 실시형태의 출력 버퍼 회로(10D)에 있어서, 제6 게이트 전압 제어 회로(20C)는 정전류원으로서 기능하는 P형 채널 트랜지스터(M27)에 접속되는 게이트를 갖는 P형 채널 트랜지스터(M3A)를 구비하고, 제6 게이트 전압 제어 회로(20D)는 정전류원으로서 기능하는 N형 채널 트랜지스터(M37)에 접속되는 게이트를 갖는 N형 채널 트랜지스터(M13A)를 구비하고 있다. 그래서, 출력 버퍼 회로(10D)에서는, 전원 라인으로부터 P형 채널 트랜지스터(M27)에 인입하는 일정의 전류에 의해, N형 채널 트랜지스터(M3A)의 게이트 전압을 제어하고, N형 채널 트랜지스터(M37)를 통전하는 일정한 전류에 의해, N형 채널 트랜지스터(M13A)의 게이트 전압을 제어할 수 있다. 이 때문에, 출력 버퍼 회로(10D)에서는, 상기 일정한 전류에 의해, 각 트랜지스터(M3A, M13A)의 게이트 전압이 제어되고, 소스 전류 경로(11A)의 전류 구동 능력이나 싱크 전류 경로(111A)의 전류 구동 능력에 기초하여, 각 트랜지스터(M2, M1)의 게이트 전압을 임계 전압에 도달시키기까지의 시간을 일정하게 유지하여, 데이터 입력 신호에 대한 응답 지연을 억제할 수 있다.

<실시형태 6>

본 발명의 실시형태 6을 도 6을 참조하면서 설명한다. 도 6은 본 실시형태의 출력 버퍼 회로(10E)의 회로 구성도이다. 여기서는, 실시형태 1 내지 실시형태 5와 동일한 구성은 동일한 부호를 붙이고, 그 설명을 간략화한다. 출력 버퍼 회로(10E)는 실시형태 5의 출력 버퍼 회로(10D)의 제6 게이트 전압 제어 회로(20C, 20D) 대 신에, 제7 게이트 전압 제어 회로(20E, 20F)를 구비하고 있다. 제7 게이트 전압 제어 회로(20E, 20F)는 본 발명의 구동부에 상당한다.

제7 게이트 전압 제어 회로(20E)는 저항(R3)과, P형 채널 트랜지스터(M4)와, N형 채널 트랜지스터(M5)를 구비하고 있다. 저항(R3)은 본 발명의 제3 저항 소자에 상당한다. P형 채널 트랜지스터(M4)는 본 발명의 제6 스위칭 소자에 상당한다.

저항(R3)의 일단은 전원 전압(Vdd)(전원 라인)에 접속되어 있다. 저항(R3)의 타단은 P형 채널 트랜지스터(M4)의 소스에 접속되어 있다. 저항(R3)의 타단과 P형 채널 트랜지스터(M4)의 소스와의 접속점(A5)은 제4 게이트 전압 제어 회로(40B)가 구비하는 P형 채널 트랜지스터(M28)의 드레인에 접속되어 있다.

제7 게이트 전압 제어 회로(20F)는 저항(R13)과, N형 채널 트랜지스터(M14)와, P형 채널 트랜지스터(M15)를 구비하고 있다. 저항(R13)은 본 발명의 제3 저항 소자에 상당한다. N형 채널 트랜지스터(M14)는 본 발명의 제6 스위칭 소자에 상당한다.

저항(R13)의 일단은 그라운드(저전위 전원)에 접속되어 있다. 저항(R13)의 타단은 N형 채널 트랜지스터(M14)의 소스에 접속되어 있다. 저항(R13)의 타단과 N형 채널 트랜지스터(M14)의 소스와의 접속점(B5)은 제4 게이트 전압 제어 회로(40B)가 구비하는 N형 채널 트랜지스터(M38)의 드레인에 접속되어 있다.

다음으로, 본 실시형태의 출력 버퍼 회로(10E)의 동작을 설명한다. 입력 단자(IN)로부터 입력되는 데이터 입력 신호가 하이 레벨로부터 로우 레벨로 변화되는 경우에는 출력 버퍼 회로(10E)는 다음과 같이 동작한다.

데이터 입력 신호가 하이 레벨로부터 로우 레벨로 변화되면, 제7 게이트 전압 제어 회로(20E)가 구비하는 P형 채널 트랜지스터(M4)는 온 상태로 된다. 이에 따라, 도시된 것과 같은 소스 전류 경로(11B)가 형성된다. 소스 전류 경로(11B)는 전원 라인으로부터, 저항(R3) 및 P형 채널 트랜지스터(M4)를 통해, 또한, 접속점(A2)을 통해, N형 채널 트랜지스터(M2)의 게이트에 이르는 것이다.

전원 라인으로부터 소스 전류 경로(11B)에 공급되는 전류는 저항(R3)에 의해서 제한되고, 상기 소스 전류 경로(11B)의 전류값이 억제된다. 그래서, 본 실시형태에서는, 저항(R3)의 저항값의 차이에 따라, N형 채널 트랜지스터(M2)의 게이트에의 공급 전류의 값이 일정값으로 유지된다.

한편, 데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화되는 경우에는, 출력 버퍼 회로(10E)는 다음과 같이 동작한다. 데이터 입력 신호가 로우 레벨로부터 하이 레벨로 변화되면, 제7 게이트 전압 제어 회로(20F)가 구비하는 P형 채널 트랜지스터(M14)는 온 상태로 된다. 이에 따라, 도시된 것과 같은 싱크 전류 경로(L11B)가 형성된다. 싱크 전류 경로(L11B)는 P형 채널 트랜지스터(M1)의 게이트로부터, 접속점(B2) 및 N형 채널 트랜지스터(M14)를 통해, 그라운드에 이르는 것이다.

본 실시형태에서는, 저항(R13)에 의해, 그라운드에 인입하는 전류가 제한된다. 그래서, 본 실시형태에서는, 저항(R13)의 저항값의 차이에 따라, 그라운드에 인입하는 전류의 값이 일정값으로 유지된다.

<실시형태 6의 효과>

본 실시형태의 출력 버퍼 회로(10E)에 있어서, 제7 게이트 전압 제어 회로(20E)는 N형 채널 트랜지스터(M2)의 게이트에 접속된 P형 채널 트랜지스터(M4)와, 전원 라인 사이에 접속된 저항(R3)을 구비하고, 제7 게이트 전압 제어 회로(20F)는 P형 채널 트랜지스터(M1)의 게이트에 접속된 N형 채널 트랜지스터(M14)와, 그라운드 사이에 접속된 저항(R13)을 구비하고 있다. 그래서, 출력 버퍼 회로(10E)에서는, 각 저항(R3, R13)의 저항값을 조정함으로써, 전원 라인으로부터 소스 전류 경로(11B)에 공급되는 전류값을 일정의 범위로 제한하거나, 싱크 전류 경로(L11B)의 그라운드에 인입하는 전류값을 일정의 범위로 제한할 수 있다. 이 때문에, 출력 버퍼 회로(10E)에서는, 일정의 범위로 제한된 전류에 의해, 각 트랜지스터(M2, M1)의 게이트 전압이 제어되고, 소스 전류 경로(11B)의 전류 구동 능력이나 싱크 전류 경로(L11B)의 전류 구동 능력에 기초하여, 각 트랜지스터(M2, M1)의 게이트 전압을 임계 전압에 도달시키기까지의 시간을 일정의 범위로 제한하여, 데이터 입력 신호에 대한 응답 지연을 억제할 수 있다.

본 발명은, 전술한 실시형태에 한정되지 않고, 발명의 취지를 일탈하지 않는 범위 내에서 구성의 일부를 적절하게 변경하여 실시할 수 있다.

본 발명의 기술 사상에 따라 배경기술에서의 과제를 해결하기 위한 수단을, 이하에 열거한다.

(부기 1)

출력 스위칭 소자를 구동하는 구동부와,

상기 출력 스위칭 소자의 제어 단자의 전압값이, 임계치 전압값을 초과한 것 을 검출하는 검출부와,

상기 구동부에 접속되고, 상기 검출부의 검출 결과에 따라, 상기 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동부

를 구비하는 것을 특징으로 하는 버퍼 회로.

(부기 2)

상기 검출부는, 상기 출력 스위칭 소자와 동일한 소자 구조를 가지고, 상기 출력 스위칭 소자의 제어 단자에 접속되는 제1 제어 단자를 갖는 제1 스위칭 소자를 구비하는 것을 특징으로 하는 부기 1에 기재한 버퍼 회로.

(부기 3)

상기 검출부는, 전원과 그라운드 사이에 배치되고, 상기 제1 스위칭 소자에 직렬 접속된 제1 저항 소자를 구비하는 것을 특징으로 하는 부기 2에 기재한 버퍼 회로.

(부기 4)

상기 보조 구동부는, 상기 제1 저항 소자와 상기 제1 스위칭 소자의 접속점에 접속되는 제2 제어 단자를 갖는 제2 스위칭 소자를 구비하는 것을 특징으로 하는 부기 1 또는 부기 3에 기재한 버퍼 회로.

(부기 5)

상기 검출부는, 상기 제1 스위칭 소자에 직렬 접속된 전류원을 구비하는 것을 특징으로 하는 부기 2에 기재한 버퍼 회로.

(부기 6)

상기 보조 구동부는, 상기 전류원과 상기 제1 스위칭 소자의 접속점에 접속되는 제3 제어 단자를 갖는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 부기 1 또는 부기 5에 기재한 버퍼 회로.

(부기 7)

상기 보조 구동부는, 상기 제3 스위칭 소자와 전원 사이에 접속되고, 상기 전류원에 접속되는 제4 제어 단자를 갖는 제4 스위칭 소자를 구비하는 것을 특징으로 하는 부기 6에 기재한 버퍼 회로.

(부기 8)

상기 보조 구동부는, 상기 제3 스위칭 소자와 전원 사이에 접속된 제2 저항 소자를 구비하는 것을 특징으로 하는 부기 6에 기재한 버퍼 회로.

(부기 9)

상기 구동부는, 상기 전류원에 접속되는 제5 제어 단자를 갖는 제5 스위칭 소자를 구비하는 것을 특징으로 하는 부기 1 또는 부기 7에 기재한 버퍼 회로.

(부기 10)

상기 구동부는, 상기 출력 스위칭 소자의 제어 단자에 접속된 제6 스위칭 소자와 전원 사이에 접속된 제3 저항 소자를 구비하는 것을 특징으로 하는 부기 1 또는 부기 7에 기재한 버퍼 회로.

(부기 11)

출력 스위칭 소자를 구동하는 구동 단계와,

상기 출력 스위칭 소자의 제어 단자의 전압값이, 임계치 전압값을 초과한 것 을 검출하는 검출 단계와,

상기 검출 단계의 검출 결과에 따라, 상기 구동 단계에서의 상기 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동 단계를 구비하는 것을 특징으로 하는 버퍼 회로의 제어 방법.

도 1은 본 발명의 실시형태 1의 출력 버퍼 회로의 구성도.

도 2는 실시형태 2의 출력 버퍼 회로의 구성도.

도 3은 실시형태 3의 출력 버퍼 회로의 구성도.

도 4는 실시형태 4의 출력 버퍼 회로의 구성도.

도 5는 실시형태 5의 출력 버퍼 회로의 구성도.

도 6은 실시형태 6의 출력 버퍼 회로의 구성도.

도 7은 종래의 출력 버퍼 회로의 구성도.

<도면의 주요 부분에 대한 부호의 설명>

10: 출력 버퍼 회로

20, 30: 게이트 전압 제어 회로

30: 게이트 전압 검출 회로

M1: P형 채널 트랜지스터

M2: N형 채널 트랜지스터

Claims

출력 스위칭 소자를 구동하는 구동부와,

상기 출력 스위칭 소자의 제어 단자의 전압값이, 임계치 전압값을 초과한 것을 검출하는 검출부와,

상기 구동부에 접속되고, 상기 검출부의 검출 결과에 따라, 상기 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동부

를 포함하는 것을 특징으로 하는 버퍼 회로.
제1항에 있어서, 상기 검출부는, 상기 출력 스위칭 소자와 동일한 소자 구조를 가지며, 상기 출력 스위칭 소자의 제어 단자에 접속되는 제1 제어 단자를 갖는 제1 스위칭 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
제2항에 있어서, 상기 검출부는, 전원과 그라운드 사이에 배치되며, 상기 제1 스위칭 소자에 직렬 접속된 제1 저항 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
제1항 또는 제3항에 있어서, 상기 보조 구동부는, 상기 제1 저항 소자와 상기 제1 스위칭 소자와의 접속점에 접속되는 제2 제어 단자를 갖는 제2 스위칭 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
제2항에 있어서, 상기 검출부는, 상기 제1 스위칭 소자에 직렬 접속된 전류원을 포함하는 것을 특징으로 하는 버퍼 회로.
제1항 또는 제5항에 있어서, 상기 보조 구동부는, 상기 전류원과 상기 제1 스위칭 소자의 접속점에 접속되는 제3 제어 단자를 갖는 제3 스위칭 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
제6항에 있어서, 상기 보조 구동부는, 상기 제3 스위칭 소자와 전원 사이에 접속되며, 상기 전류원에 접속되는 제4 제어 단자를 갖는 제4 스위칭 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
제6항에 있어서, 상기 보조 구동부는, 상기 제3 스위칭 소자와 전원 사이에 접속된 제2 저항 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
제1항 또는 제7항에 있어서, 상기 구동부는, 상기 전류원에 접속되는 제5 제어 단자를 갖는 제5 스위칭 소자를 포함하는 것을 특징으로 하는 버퍼 회로.
출력 스위칭 소자를 구동하는 구동 단계와,

상기 출력 스위칭 소자의 제어 단자의 전압값이, 임계치 전압값을 초과한 것 을 검출하는 검출 단계와,

상기 검출 단계의 검출 결과에 따라, 상기 구동 단계에 있어서의 상기 출력 스위칭 소자의 구동 능력을 변경하는 보조 구동 단계를 포함하는 것을 특징으로 하는 버퍼 회로의 제어 방법.