JP2012178629A - 出力回路 - Google Patents

Abstract

【課題】負荷容量の要求仕様に適合する出力回路を提供する。
【解決手段】出力回路１は，第1の電源VDDと出力トランジスタP1のソースとの間に設けられた電流調整用トランジスタP2と，出力信号EXが，第2の電位から第1の電位に変化する途中で，電流調整用トランジスタP2の電流を増大させるよう，出力信号EXの電位に応じて，電流調整用トランジスタP2のゲートを制御する電流調整回路11とを有する。
【選択図】 図4

Description

本発明は，CMOS（Complementary Metal Oxide Semiconductor）出力回路に関する。

Pチャネル型トランジスタと，Nチャネル型トランジスタとを有し，Pチャネル型トランジスタとNチャネル型トランジスタとの接続ノードを出力端子とするCMOSインバータ回路を2つ直列接続したCMOS出力回路（以下，出力回路と記す）が知られている。

このような出力回路の出力端子に，負荷容量が外部接続されることがある。この場合，出力回路は一般的に，負荷容量の要求条件に対し，例えばスルーレート，立上り，立下り時間などのAC特性の要求仕様を満足する必要がある。

ここで，スルーレートとは，時間変化に対する出力信号の電圧（レベル）変化の割合を意味する。また，立上り，立下り時間とは，出力信号の電圧が第1の基準値から第2の基準値に変化するのに要する時間を意味する。

出力回路は，このAC特性の要求仕様を満足するため，出力信号のスルーレート，立上り，立下り時間を所定の許容範囲内に収める必要がある。

そこで，例えば，PTV(プロセス，温度，電源電圧)ばらつきを考慮した上で，出力回路の構成素子の寸法パラメータを最適化し， Pチャネル型トランジスタ，Nチャネル型トランジスタのチャネルコンダクタンスgmや，抵抗の抵抗値などを微調整することにより，出力信号のスルーレート，立上り，立下り時間を所定の許容範囲内に収めていた。

特開２００９−２３９４１６号公報

しかし，近年，要求条件である負荷容量が大きい場合があり，要求仕様であるAC特性の満足がより厳しくなっている。

そのため，前記の微調整により，スルーレート，立上り，立下り時間を所定の許容範囲内に収めることが困難になってきている。

また，製造プロセスの微細化によって，トランジスタ素子や抵抗素子のプロセスばらつきが大きくなっている。そのため，前記の微調整だけでは，前記の条件を満たすことが困難になってきている。

そこで，本発明の目的は，要求条件である負荷容量における要求仕様であるAC特性を満足させる出力回路を提供することにある。

出力回路の第1の側面は，第1の電位を有する第1の電源と，
第2の電位を有する第2の電源と，
前記第1，第2の電位を有する入力信号がゲートに入力され，ドレインから出力信号が出力される第1の出力トランジスタと，
前記第1の電源と前記第1の出力トランジスタのソースとの間に設けられた電流調整用トランジスタと，
前記出力信号が，前記第2の電位から前記第1の電位に変化する途中で，前記電流調整用トランジスタの電流を増大させるよう，前記出力信号の電位に応じて，前記電流調整用トランジスタのゲートを制御する電流調整回路とを有する。

第1の側面によれば，出力信号の電圧変化を適宜調整できるので，負荷容量の要求仕様が厳しくなっても，この要求仕様に適合する信号を出力することができる。

本実施の形態を説明する出力回路の回路図である。 AC特性を説明する信号波形図である。 負荷容量値が大きくなると，出力信号の波形がなまる様子を説明する図である。 第1の実施の形態の出力回路の回路図である。 スイッチの回路図である。 第1の実施の形態の出力回路の信号波形図である。 オープンドレイン型の出力回路の回路図である。 第2の実施の形態の出力回路の回路図である。 第2の実施の形態の出力回路の信号波形図である。 オープンドレイン型の出力回路の回路図である。 第1，第2の実施形態の出力回路を組み合わせた出力回路の回路図である。

図1は，本実施の形態を説明する出力回路の回路図である。出力回路10は，入力端子ATから入力された入力信号Aの反転信号ANを出力するインバータI1と，反転信号ANのスルーレートを調整するためのLPF（Low-pass filter）として機能する抵抗R1とキャパシタC1とを有する。また，出力回路10は，高電源VDDに接続されたPチャネル型の出力トランジスタP1と，低電源VSSに接続されたNチャネル型の出力トランジスタN1とを有する。

なお，出力トランジスタP1のソースが高電源VDDに接続され，出力トランジスタN1のソースが低電源VSSに接続されている。出力トランジスタP1のドレインと出力トランジスタN1のドレインとが接続され接続点が，接続ノードCN1となる。出力トランジスタP1，出力トランジスタN1のゲートには，それぞれ反転信号ANが入力される。さらに，出力回路10は，出力端子EXTと，接続ノードCN1との間に抵抗R0を有する。負荷容量CLは，出力端子EXTに接続される。

出力回路10の動作について説明する。グランド（低電圧）VSSの入力信号Aが出力回路10に入力されると，高電圧VDDの反転信号ANが出力トランジスタP1，出力トランジスタN1のゲートに入力される。すると，出力トランジスタP1が非導通状態（以下，オフと記す）になり，出力トランジスタN1が導通状態（以下，オンと記す）になる。その結果，グランドVSSの出力信号EXが出力される。高電圧VDDの入力信号Aが出力回路10に入力されると，グランドVSSの反転信号ANが出力トランジスタP1，出力トランジスタN1のゲートに入力される。すると，出力トランジスタP1がオンになり，出力トランジスタN1がオフする。その結果，高電圧VDDの出力信号EXが出力される。

ところで，近年，負荷容量が，前述したように大きくなり，かつ，要求仕様であるAC特性が厳しくなっている。

図2は，AC特性を説明する信号波形図である。この信号波形図では，出力信号EXが立ち上がっている状態を示している。AC特性の一例として説明するスルーレートは，前述したように，時間変化に対する出力信号EXの電圧変化の割合（△v/△tsr）で示され，所定の範囲内である必要がある。

例えば，MIPI(Mobile Industry Processor Interface)，D-PHYのLPTX(Low Power Transmitter)の場合，負荷容量値（Cload）は，0〜70pFである。

そして，スルーレートとしては，負荷容量値が0pFの場合500mv/ns，負荷容量値が5pFの場合300mv/ns，負荷容量値が20pFの場合250mv/ns，負荷容量値が70pFの場合150mv/nsの条件を満たす必要がある。

また，出力信号の電圧が，第1の基準値から第2の基準値に変化するのに要する時間である立上り，立下り時間DLYは，例えば，25ns以下の条件を満たす必要がある。なお，立上り時間の場合，前記した第1の基準値は，図2の符号L1で示す値，例えば（グランドVSS＋（高電圧VDD−グランドVSS）×0.15）であり，前記した第2の基準値は，図２の符号L2で示す値，例えば（グランドVSS＋（高電圧VDD−グランドVSS）×0.85）である。なお，出力信号EXが立ち下がる場合も，出力信号EXが立ち上がるのと同様に，立下り時間を所定の範囲内にする必要がある。

図3は，負荷容量値が大きくなると，出力信号EXの波形がなまる様子を説明する図である。負荷容量値が小さい場合の出力信号EXの波形を実線で示し，負荷容量値が大きい場合の出力信号EXの波形を点線で示す。このように，負荷容量値が大きい場合に，出力信号EXの波形がなまると，スルーレートの仕様，立上り，立下り時間の仕様を満たすことが困難になる。

そして，近年では，負荷容量値がますます大きくなっている場合がある。そのため，前述したように，出力回路１０を構成する各素子のパラメータを微調整するだけでは，前記の条件を満たすことが困難になってきた。その結果，負荷容量のキャパシタンスの許容範囲を限定したり，歩留まりの低下という問題が生じていた。

（第1の実施の形態）
図4は，第1の実施の形態の出力回路の回路図である。なお，以下の説明において，図面が異なっても対応する部分には同一符号を付し，適宜その説明を省略する。出力回路１は，第1の電位を有する第1の電源VDDと，第2の電位を有する第2の電源VSSとを有する。出力回路1は，第1，第2の電位を有する入力信号Aの反転信号ANがゲートに入力され，ドレインから出力信号EXが出力される第1の出力トランジスタP1を有する。

さらに，出力回路１は，出力トランジスタP1と第2の電源VSSとの間に設けられ，反転信号ANがゲートに入力される第2の出力トランジスタN1を有し，出力トランジスタP1と出力トランジスタN1の接続ノードCN1から出力信号EXを出力する。

そして，出力回路１は，第1の電源VDDと出力トランジスタP1のソースとの間に設けられた電流調整用トランジスタP2と，出力信号EXが，第2の電位から第1の電位に変化する途中で，電流調整用トランジスタP2の電流を増大させるよう，出力信号EXの電位に応じて，電流調整用トランジスタP2のゲートを制御する電流調整回路11とを有する。

以下，第1，第2の実施の形態では，第1の電位は第2の電位よりも高いものとして説明する。このように，第1の電位が第2の電位よりも高い場合，出力トランジスタP1，電流調整用トランジスタP2は，Pチャネル型のトランジスタである。そして，出力トランジスタN1は，Nチャネル型のトランジスタである。また，第1の電位を高電圧VDDと記し，第2の電位をグランドVSSと記す。そして，第1の電源VDDを高電源VDDと記し，第2の電源VSSを低電源VSSと記す。

電流調整回路11は，出力信号EXの電位（電圧）が上昇することに応じて，電流調整用トランジスタP2のゲートに印加する電圧VBP1を，高電圧VDDよりバイアス電圧生成用トランジスタP3の閾値電圧分低いバイアス電圧VBPからグランドVSSに切り替える。その結果，電流調整用トランジスタP2の電流が増大する。

電流調整回路11は，この切り替えを実現するために，バイアス電圧生成用トランジスタP3と，スイッチS1と，トランジスタN2とを有する。バイアス電圧生成用トランジスタP3は，Pチャネル型のトランジスタであり，高電源VDDと低電源VSSとの間に設けられている。ここでは，バイアス電圧生成用トランジスタP3のソースが高電源VDDに接続され，そのドレインが抵抗R2を介して低電源VSSに接続されている。また，バイアス電圧生成用トランジスタP3のゲートとドレインが接続されている。そして，バイアス電圧生成用トランジスタP3のドレインの電圧がバイアス電圧VBPとなる。バイアス電圧VBPは，高電圧VDDからバイアス電圧生成用トランジスタP3の閾値電圧を減算した値であり，一般的にグランドVSSよりも高電圧VDDよりの電圧である。

トゥルーバッファT1は，出力信号EXがトゥルーバッファT1の回路閾値未満ではグランドVSSの信号EX1を出力し，回路閾値以上では，高電圧VDDの信号EX1を出力する。なお，トゥルーバッファT1は，CMOSインバータの2段で構成しても，ヒステリシスを持たせたシュミット回路で構成してもよい。

スイッチS1は，電流調整用トランジスタP2のゲートとバイアス電圧生成用トランジスタP3のドレインとの間に設けられ，信号EX1の電圧に応じて，オン，オフする。具体的には，スイッチS1は，信号EX1の電圧がスイッチS1の閾値電圧未満ではオンし，閾値電圧以上ではオフする。

図5は，スイッチS1の回路図の一例を示す。スイッチS1は，例えば，CMOSトランスミッションゲート（トランスファーゲート）で構成されたPチャネル型トランジスタとNチャネル型トランジスタと，インバータから構成される。

図４の説明に戻る。トランジスタN2は，Nチャネル型のトランジスタであり，スイッチS1と電流調整用トランジスタP2のゲートとの接続ノードCN2と，低電源VSSとの間に設けられている。ここでは，トランジスタN2のドレインが接続ノードCN2に接続し，ソースが低電源VSSに接続し，ゲートに信号EX1が入力される。トランジスタN2は，スイッチS1がオンのときは，オフし，スイッチS1がオフのときは，オンする。

出力信号EXの電圧が低く，信号EX1がグランドVSSの場合，スイッチS1がオン，トランジスタN2がオフになる。このとき，電圧VBP1はバイアス電圧VBPである。バイアス電圧VBPが電流調整用トランジスタP2のゲートに印加されることで，電流調整用トランジスタP2が弱オン状態になる。その後，信号EX1の電圧が上昇し，スイッチS1がオフ，トランジスタN2がオンすることで，電圧VBP1がバイアス電圧VBPからグランドVSSに切り替わる。そして，グランドVSSが電流調整用トランジスタP2のゲートに印加されることで，電流調整用トランジスタP2が強オン状態になる。その結果，出力信号EXがグランドVSSから高電圧VDDに変化する途中で，電流調整用トランジスタP2の電流が増大し，単位時間当たりの，出力信号EXの電圧上昇量が増大する。

図6は，出力回路1の信号波形図である。図６において，上から順に，入力信号A，反転信号ANの信号波形，出力トランジスタP1，出力トランジスタN1のオン/オフ期間，信号EX1の信号波形，スイッチS1，トランジスタN2のオン/オフ期間，電圧VBP1の波形，出力信号EXの信号波形を示す。図4，図6を参照して，出力回路1の動作を説明する。

時間T0〜T1：入力信号Aの電圧がグランドVSSの間，反転信号ANの電圧は高電圧VDDである。そして，出力トランジスタP1はオフ，出力トランジスタN1はオンであり，出力信号EXの電圧はグランドVSSである。そして，信号EX1の電圧はグランドVSS，スイッチS1はオン，トランジスタN2はオフになる。その結果，電圧VBP1はバイアス電圧VBPになり，電流調整用トランジスタP2は弱オン状態になる。このとき，電流調整用トランジスタP2のゲート〜ソース間の電圧｜Vgs｜は，｜バイアス電圧VBP−高電圧VDD｜となり，チャネルコンダクタンスgmが比較的低い，すなわちオン抵抗が高い状態になる。

時間T1〜T2：入力信号Aの電圧がグランドVSSから高電圧VDD側に変化し，時間T2でインバータI1の閾値電圧以上になると，反転信号ANの電圧が高電圧VDDからグランドVSS側に変化する。

時間T2〜T3：反転信号ANが高電圧VDDからグランドVSSに変化する途中の時間T3で，出力トランジスタP1がオンになり，また，出力トランジスタN1がオフする。このとき，電流調整用トランジスタP2は，前述したように，弱オン状態であり，電流調整用トランジスタP2に流れる電流は比較的少ない。出力トランジスタP1がオンすると，弱オン状態の電流調整用トランジスタP2から出力端子EXTに流れる電流により，出力信号EXの電圧がグランドVSSから高電圧VDD側に緩慢に変化し始める（符号X1参照）。

時間T3〜T4：時間T4で，出力信号EXの電圧がトゥルーバッファT1の閾値電圧以上になると，信号EX1の電圧がグランドVSSから高電圧VDD側に変化し始める。

時間T4〜T5：時間T5で，信号EX1の電圧がスイッチS1の閾値電圧以上になると，スイッチS1がオフになり，トランジスタN2がオンする。

時間T5〜T6：スイッチS1がオフ，トランジスタN2がオンすると，電圧VBP1はグランドVSSになり，電流調整用トランジスタP2が強オン状態になる。そのため，電流調整用トランジスタP2のゲート〜ソース間の電圧｜Vgs｜は，｜バイアス電圧VBP−高電圧VDD｜から｜グランドVSS−高電圧VDD｜に変化し，チャネルコンダクタンスgmが比較的低い状態から高い状態に変化する。その結果，電流調整用トランジスタP2に流れる電流が増大し，出力信号EXの電圧がグランドVSS側から高電圧VDD側へ急峻に変化し始める（符号X2参照）。そして，時間T7に至ると，出力信号EXの電圧が高電圧VDDに変化する。なお，その後，入力信号Aが高電圧VDDからグランドVSSに変化すると，出力トランジスタP1がオフ，出力トランジスタN1がオンする。また，スイッチS1がオンして，トランジスタN2がオフする。

図6において，出力信号EXの点線部分は，電流調整用トランジスタP2，電流調整回路11を設けない場合における出力信号EXの波形の例である。この場合，出力信号EXは，点線で示すように，緩慢に変化したままである。そのため，点線で示す出力信号EXの電圧が高電圧VDDに変化するまでの時間はT8となる。

しかし，本実施の形態の出力回路1の場合，電流調整用トランジスタP2が弱オン状態では，出力信号EXの電圧がグランドVSSから高電圧VDD側に徐々に上昇する。そして，電流調整用トランジスタP2が強オン状態になる。すると，高電源VDDからの電流が，電流調整用トランジスタP2，出力トランジスタP1を介して出力端子EXTに急激に流れることにより，出力信号EXの電圧が急激に上昇し，短時間で高電圧VDDに達する。その結果，たとえ出力負荷が大きくなったとしても，スルーレート，立上り時間の仕様を満たすことができる。

さらに，バイアス電圧生成用トランジスタP3のバイアス電圧VBPは，電流調整用トランジスタP2のチャネルコンダクタンスgmのPVTばらつきによる影響を相殺するように作用する。その理由を以下に説明する。

電流調整用トランジスタP2，バイアス電圧生成用トランジスタP3は，同一のプロセスで製造される。そのため，PVTばらつきの影響によりチャネルコンダクタンスgmが低くなると（オン抵抗が高くなる），それぞれのチャネルコンダクタンスgmは同じように低くなる。すなわち，電流調整用トランジスタP2，バイアス電圧生成用トランジスタP3の閾値電圧は高い。

バイアス電圧生成用トランジスタP3のチャネルコンダクタンスgmが低いと，バイアス電圧VBPはグランドVSS側に変化，すなわちバイアス電圧VBPが低くなる。そのため，このバイアス電圧VBPが電流調整用トランジスタP2のゲートに印加されると，電流調整用トランジスタP2のゲート〜ソース間の電圧|Vgs|が大きくなる。その結果，電流調整用トランジスタP2に，より電流が流れるようになり，電流調整用トランジスタP2のチャネルコンダクタンスgmが高くなり，出力信号EXの電圧変化量が小さくなることを抑制できる。すなわち，各トランジスタ素子のPVTばらつきによる影響を相殺することができる。

（第2の実施の形態）
第1の実施の形態で説明した出力回路1の出力トランジスタP1のドレインは，出力トランジスタN1のドレインと接続していた。しかし，この出力トランジスタN1を無くして，出力トランジスタP1のドレインを抵抗R0を介して出力端子EXTに接続する，いわゆるオープンドレイン型の出力回路であってもよい。

図7は，オープンドレイン型の出力回路2の回路図である。図示のように，出力トランジスタP1は，このドレインと低電源VSSとの間がオープンされ，オープンされたこのドレインから出力信号EXを出力する。なお，負荷容量CLに接続する終端抵抗RTは，いわゆるプルダウン抵抗として機能する。終端抵抗RTの抵抗値は，一般的には50Ω程度である。

このように，オープンドレイン型にすることで，回路構成を単純化できる。その結果， 出力をバス配線に接続したり，終端抵抗値や終端電圧値を比較的容易に変更する事ができる。

（第3の実施の形態）
図8は，第3の実施の形態の出力回路の回路図である。出力回路3は，第1の電位を有する第1の電源VSSと，第2の電位を有する第2の電源VDDとを有する。出力回路3は，第1，第2の電位を有する入力信号Aの反転信号ANがゲートに入力され，ドレインから出力信号EXが出力される第1の出力トランジスタN1を有する。さらに，出力回路3は，出力トランジスタN1と第2の電源VDDとの間に設けられ，反転信号ANがゲートに入力される第2の出力トランジスタP1を有し，出力トランジスタP1と出力トランジスタN1の接続ノードCN1から出力信号EXを出力する。

そして，出力回路3は，第1の電源VSSと出力トランジスタN1のソースとの間に設けられた電流調整用トランジスタN3と，出力信号EXが，第2の電位から第1の電位に変化する途中で，電流調整用トランジスタN3の電流を増大させるよう，出力信号EXの電位に応じて，電流調整用トランジスタN3のゲートを制御する電流調整回路31とを有する。

以下，第3，第4の実施の形態では，第1の電位は第2の電位よりも低いものとして説明する。このように，第1の電位が第2の電位よりも低い場合，出力トランジスタN1，電流調整用トランジスタN3は，Nチャネル型のトランジスタである。そして，出力トランジスタP1は，Pチャネル型のトランジスタである。また，第1の電位をグランドVSSと記し，第2の電位を高電圧VDDと記す。そして，第1の電源VSSを低電源VSSと記し，第2の電源VDDを高電源VDDと記す。

電流調整回路31は，出力信号EXの電位（電圧）が下降することに応じて，電流調整用トランジスタN3のゲートに印加する電圧VBN1を，グランドVSSよりバイアス電圧生成用トランジスタN4の閾値電圧分高いバイアス電圧VBNから高電圧VDDに切り替える。その結果，電流調整用トランジスタN3の電流が増大する。

電流調整回路31は，この切り替えを実現するために，バイアス電圧生成用トランジスタN4と，スイッチS2と，トランジスタP4とを有する。バイアス電圧生成用トランジスタN4は，N チャネル型のトランジスタであり，高電源VDDと低電源VSSとの間に設けられている。ここでは，バイアス電圧生成用トランジスタN4のドレインが抵抗R3を介して高電源VDDに接続され，そのソースが低電源VSSに接続されている。また，バイアス電圧生成用トランジスタN4のゲートとドレインが接続されている。そして，バイアス電圧生成用トランジスタN4のドレインの電圧がバイアス電圧VBNとなる。バイアス電圧VBNは，グランドVSSとバイアス電圧生成用トランジスタN4の閾値電圧と加算した値であり，一般的に高電圧VDDよりもグランドVSSよりの電圧である。

トゥルーバッファT2は，出力信号EXがトゥルーバッファT2の回路閾値未満ではグランドVSSの信号EX2を出力し，回路閾値以上では，高電圧VDDの信号EX2を出力する。なお，トゥルーバッファT2は，トゥルーバッファT1と同様の回路構成である。

スイッチS2は，電流調整用トランジスタN3のゲートとバイアス電圧生成用トランジスタN4のドレインとの間に設けられ，信号EX2の電圧に応じて，オン，オフする。具体的には，スイッチS2は，信号EX2の電圧がスイッチS2の閾値電圧以上ではオンし，閾値電圧未満ではオフする。なお，スイッチS2は，図5で示したように，例えば，CMOSトランスミッションゲートで構成されたPチャネル型トランジスタとNチャネル型トランジスタと，インバータから構成される。

トランジスタP4は，Pチャネル型のトランジスタであり，スイッチS2と電流調整用トランジスタN3のゲートとの接続ノードCN3と，高電源VDDとの間に設けられている。ここでは，トランジスタP4のソースが高電源VDDに接続し，ドレインが接続ノードCN3に接続し，ゲートに信号EX2が入力される。トランジスタP4は，スイッチS2がオンのときは，オフし，スイッチS2がオフのときは，オンする。

出力信号EXの電圧が高く，信号EX2が高電圧VDDの場合，スイッチS2がオン，トランジスタP4がオフになる。このとき，電圧VBN1はバイアス電圧VBNである。バイアス電圧VBNが電流調整用トランジスタN3のゲートに印加されることで，電流調整用トランジスタN3が弱オン状態になる。その後，信号EX2の電圧が下降し，スイッチS2がオフ，トランジスタP4がオンすることで，電圧VBN1がバイアス電圧VBNから高電圧VDDに切り替わる。そして，高電圧VDDが電流調整用トランジスタN3のゲートに印加されることで，電流調整用トランジスタN3が強オン状態になる。その結果，出力信号EXが高電圧VDDからグランドVSSに変化する途中で，電流調整用トランジスタN3の電流が増大し，単位時間当たりの，出力信号EXの電圧下降量が増大する。

図9は，出力回路3の信号波形図である。図９において，上から順に，入力信号A，反転信号ANの信号波形，出力トランジスタP1，出力トランジスタN1のオン/オフ期間，信号EX2の信号波形，スイッチS2，トランジスタP4のオン/オフ期間，電圧VBN1の波形，出力信号EXの信号波形を示す。図8，図9を参照して，出力回路3の動作を説明する。

時間T10〜T11：入力信号Aの電圧が高電圧VDDの間，反転信号ANの電圧はグランドVSSである。そして，出力トランジスタP1はオン，出力トランジスタN1はオフであり，出力信号EXの電圧は高電圧VDDである。そして，信号EX2の電圧は高電圧VDD，スイッチS2はオン，トランジスタP4はオフになる。その結果，電圧VBN1はバイアス電圧VBNになり，電流調整用トランジスタN3は弱オン状態になる。このとき，電流調整用トランジスタN3のゲート〜ソース間の電圧｜Vgs｜は，｜バイアス電圧VBN−グランドVSS｜となり，チャネルコンダクタンスgmが比較的低い，すなわちオン抵抗が高い状態になる。

時間T11〜T12：入力信号Aの電圧が高電圧VDDからグランドVSS側に変化し，時間T12でインバータI1の閾値電圧未満になると，反転信号ANの電圧がグランドVSSから高電圧VDD側に変化する。

時間T12〜T13：反転信号ANがグランドVSSから高電圧VDDに変化する途中の時間T13で，出力トランジスタP1がオフになり，出力トランジスタN1がオンする。このとき，電流調整用トランジスタN3は，前述したように，弱オン状態であり，電流調整用トランジスタN3に流れる電流は比較的少ない。出力トランジスタN1がオンすると，弱オン状態の電流調整用トランジスタN3から低電源VSSに流れる電流により，出力信号EXの電圧が高電圧VDDからグランドVSS側に緩慢に変化し始める（符号X11参照）。

時間T13〜T14：時間T14で，出力信号EXの電圧がトゥルーバッファT2の閾値電圧未満になると，信号EX2の電圧が高電圧VDDからグランドVSS側に変化し始める。

時間T14〜T15：時間T15で，信号EX2の電圧がスイッチS2の閾値電圧未満になると，スイッチS2がオフになり，トランジスタP4がオンする。

時間T15〜T16：スイッチS2がオフ，トランジスタP4がオンすると，電圧VBN1は高電圧VDDになり，電流調整用トランジスタN3は強オン状態になる。そのため，電流調整用トランジスタN3のゲート〜ソース間の電圧｜Vgs｜は，｜バイアス電圧VBN−グランドVSS｜から｜高電圧VDD−グランドVSS｜に変化し，チャネルコンダクタンスgmが比較的低い状態から高い状態に変化する。その結果，電流調整用トランジスタN3に流れる電流が増大し，出力信号EXの電圧が高電圧VDD側からグランドVSSへ急峻に変化し始める（符号X12参照）。そして，時間T17に至ると，出力信号EXの電圧がグランドVSSに変化する。なお，その後，入力信号AがグランドVSSから高電圧VDDに変化すると，出力トランジスタP1がオン，出力トランジスタN1がオフする。また，スイッチS2がオンして，トランジスタP4がオフする。

図9において，出力信号EXの点線部分は，電流調整用トランジスタN3，電流調整回路31を設けない場合における出力信号EXの波形の例である。この場合，出力信号EXは，点線で示すように，緩慢に変化したままである。そのため，点線で示す出力信号EXの電圧がグランドVSSに変化するまでの時間はT18となる。

しかし，本実施の形態の出力回路3の場合，電流調整用トランジスタN3が弱オン状態では，出力信号EXの電圧が高電圧VDDからグランドVSS側に徐々に下降する。そして，電流調整用トランジスタN3が強オン状態になる。すると，電流が，電流調整用トランジスタN1，出力トランジスタN3を介して低電源VSSに急激に流れることにより，出力信号EXの電圧が急激に下降し，短時間でグランドVSSに達する。その結果，たとえ出力負荷が大きくなったとしても，スルーレート，立下り時間の仕様を満たすことができる。

さらに，バイアス電圧生成用トランジスタN4のバイアス電圧VBNは，電流調整用トランジスタN3のチャネルコンダクタンスgmのPVTばらつきによる影響を相殺するように作用する。その理由を以下に説明する。

電流調整用トランジスタN3，バイアス電圧生成用トランジスタN4は，同一のプロセスで製造される。そのため，PVTばらつきの影響によりチャネルコンダクタンスgmが低くなると（オン抵抗が高くなる），それぞれのチャネルコンダクタンスgmは同じように低くなる。すなわち，電流調整用トランジスタN3，バイアス電圧生成用トランジスタN4の閾値電圧は高い。

バイアス電圧生成用トランジスタN4のチャネルコンダクタンスgmが低いと，バイアス電圧VBNは高電圧VDD側に変化，すなわちバイアス電圧VBNが高くなる。そのため，このバイアス電圧VBNが電流調整用トランジスタN3のゲートに印加されると，電流調整用トランジスタN3のゲート〜ソース間の電圧|Vgs|が大きくなる。その結果，電流調整用トランジスタN3に，より電流が流れるようになり，電流調整用トランジスタN3のチャネルコンダクタンスgmが高くなり，出力信号EXの電圧変化量が小さくなることを抑制できる。すなわち，各トランジスタ素子のPVTばらつきによる影響を相殺することができる。

（第4の実施の形態）
第3の実施の形態で説明した出力回路3の出力トランジスタN1のドレインは，出力トランジスタP1のドレインと接続していた。しかし，この出力トランジスタP1を無くして，出力トランジスタN1のドレインをそのままEXTに接続する，いわゆるオープンドレイン型の出力回路であってもよい。

図10は，オープンドレイン型の出力回路4の回路図である。図示のように，出力トランジスタN1は，このドレインと高電源VDDとの間がオープンされ，オープンされたこのドレインから出力信号EXを出力する。なお，抵抗RTは，高電源VDDに接続され，プルアップ抵抗として機能する。

このように，オープンドレイン型にすることで，回路構成を単純化できる。その結果， 出力をバス配線に接続したり，終端抵抗値や終端電圧値を比較的容易に変更する事ができる。

（第5の実施の形態）
第1の実施の形態で説明した出力回路1と，第3の実施の形態で説明した出力回路3とを組み合わせてもよい。

図11は，出力回路1と出力回路3とを組み合わせた出力回路5の回路図である。

出力回路５は，高電源VDDと出力トランジスタP1の間に設けられた，電流調整用トランジスタP2と，低電源VSSと出力トランジスタN1の間に設けられた，電流調整用トランジスタN3を有する。そして，出力回路5は，電流調整用トランジスタP2のゲートを制御する電流調整回路11と，電流調整用トランジスタN3のゲートを制御する電流調整回路31とを有する。なお，電流調整回路31のバイアス電圧生成用トランジスタN4のドレインは，抵抗R2を介して，電流調整回路11のバイアス電圧生成用トランジスタP3のドレインに接続しているが，抵抗R2を介して，高電源VDDに直接接続してもよい。

また，電流調整回路11のバイアス電圧生成用トランジスタP3のドレインは，抵抗R2を介して，電流調整回路31のバイアス電圧生成用トランジスタN4のドレインに接続しているが，抵抗R2を介して，低電源VSSに直接接続してもよい。

出力回路５によれば，出力信号EXの立ち上がり時，および，立ち下がり時においても，スルーレート，立上り，立下り時間の仕様を満たすことができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
第1の電位を有する第1の電源と，
第2の電位を有する第2の電源と，
前記第1，第2の電位を有する入力信号がゲートに入力され，ドレインから出力信号が出力される第1の出力トランジスタと，
前記第1の電源と前記第1の出力トランジスタのソースとの間に設けられた電流調整用トランジスタと，
前記出力信号が，前記第2の電位から前記第1の電位に変化する途中で，前記電流調整用トランジスタの電流を増大させるよう，前記出力信号の電位に応じて，前記電流調整用トランジスタのゲートを制御する電流調整回路とを有する出力回路。

（付記２）
付記１において，
前記電流調整回路は，前記出力信号の電位に応じて，前記電流調整用トランジスタのゲートに印加する電圧を，前記第2の電位よりも前記第1の電位よりのバイアス電圧から前記第2の電位の電圧に切り替える出力回路。

（付記３）
付記２において，
前記電流調整回路は，前記第1の電源と前記第2の電源との間に設けられ，ゲートとドレインが接続したバイアス電圧生成用トランジスタを有し，当該ドレインの電圧が前記バイアス電圧になる出力回路。

（付記４）
付記１から３の何れかにおいて，
前記第1の出力トランジスタのドレインと前記第2の電源との間に設けられ，前記入力信号がゲートに入力される第2の出力トランジスタを有する出力回路。

（付記５）
付記１から３の何れかにおいて，
前記第1の出力トランジスタは，当該第1の出力トランジスタのドレインと前記第2の電源との間がオープンにされた出力回路。

（付記６）
付記１から５の何れかにおいて，
前記第1の電位は前記第2の電位よりも高く，前記第1の出力トランジスタ，および，前記電流調整用トランジスタは，Pチャネル型トランジスタである出力回路。

（付記７）
付記１から５の何れかにおいて，
前記第1の電位は前記第2の電位よりも低く，前記第1の出力トランジスタ，および，前記電流調整用トランジスタは，Nチャネル型トランジスタである出力回路。

（付記８）
付記４において，
前記第1の電位は前記第2の電位よりも高く，前記第1の出力トランジスタ，および，前記電流調整用トランジスタは，Pチャネル型トランジスタであり，前記第2の出力トランジスタは，Nチャネル型トランジスタである出力回路。

（付記９）
付記４において，
前記第1の電位は前記第2の電位よりも低く，前記第1の出力トランジスタ，および，前記電流調整用トランジスタは，Nチャネル型トランジスタであり，前記第2の出力トランジスタは，Pチャネル型トランジスタである出力回路。

1〜5，10…出力回路，11，31…電流調整回路，AT…入力端子，EXT…出力端子，I1…インバータ，R0〜R3…抵抗，C1…キャパシタ， P1〜P4…Pチャネル型トランジスタ，N1〜N4…Nチャネル型トランジスタ，CL…負荷容量， T1，T2…トゥルーバッファ，S1，S2…スイッチ。

Claims (7)

1. 第1の電位を有する第1の電源と，
   第2の電位を有する第2の電源と，
   前記第1，第2の電位を有する入力信号がゲートに入力され，ドレインから出力信号が出力される第1の出力トランジスタと，
   前記第１の電源と前記第１の出力トランジスタのソースとの間に設けられた電流調整用トランジスタと，
   前記出力信号が，前記第2の電位から前記第1の電位に変化する途中で，前記電流調整用トランジスタの電流を増大させるよう，前記出力信号の電位に応じて，前記電流調整用トランジスタのゲートを制御する電流調整回路とを有する出力回路。
2. 請求項１において，
   前記電流調整回路は，前記出力信号の電位に応じて，前記電流調整用トランジスタのゲートに印加する電圧を，前記第2の電位よりも前記第1の電位よりのバイアス電圧から前記第2の電位の電圧に切り替える出力回路。
3. 請求項２において，
   前記電流調整回路は，前記第1の電源と前記第2の電源との間に設けられ，ゲートとドレインが接続したバイアス電圧生成用トランジスタを有し，当該ドレインの電圧が前記バイアス電圧になる出力回路。
4. 請求項１から３の何れかにおいて，
   前記第1の出力トランジスタのドレインと前記第2の電源との間に設けられ，前記入力信号がゲートに入力される第2の出力トランジスタを有する出力回路。
5. 請求項１から３の何れかにおいて，
   前記第1の出力トランジスタは，当該第1の出力トランジスタのドレインと前記第2の電源との間がオープンにされた出力回路。
6. 請求項１から５の何れかにおいて，
   前記第1の電位は前記第2の電位よりも高く，前記第1の出力トランジスタ，および，前記電流調整用トランジスタは，Pチャネル型トランジスタである出力回路。
7. 請求項１から５の何れかにおいて，
   前記第1の電位は前記第2の電位よりも低く，前記第1の出力トランジスタ，および，前記電流調整用トランジスタは，Nチャネル型トランジスタである出力回路。

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