TWM455893U

TWM455893U - 具低漏電流之電壓位準移位器

Info

Publication number: TWM455893U
Application number: TW101218517U
Authority: TW
Inventors: Chien-Cheng Yu
Original assignee: Univ Hsiuping Sci & Tech
Priority date: 2012-09-25
Filing date: 2012-09-25
Publication date: 2013-06-21

Description

具低漏電流之電壓位準移位器

本創作係有關一種具低漏電流之電壓位準移位器，尤指利用一第一反相器(I1)、一第二反相器(I2)、一第三反相器(I3)、一第四反相器(I4)、一電流鏡電路(1)、一第一開關電晶體(2)、一第二開關電晶體(3)、一第一控制電晶體(4)以及一第二控制電晶體(5)所組成，以求獲得精確電壓位準轉換且有效地減少漏電流之電子電路。

電壓位準移位器係一種用來溝通不同的積體電路(Integrated Circuit，簡稱IC)之間的信號傳遞之電子電路。在許多應用中，當應用系統需將信號從電壓位準較低的核心邏輯傳送到電壓位準較高的週邊裝置時，電壓位準移位器就負責將低電壓工作信號轉換成高電壓工作信號。

第1圖係顯示一先前技藝(prior art)之一閂鎖型電壓位準移位器電路，其係使用一第一PMOS(P-channel metal oxide semiconductor，P通道金屬氧化物半導體)電晶體(MP1)、一第二PMOS電晶體(MP2)、一第一NMOS(N-channel metal oxide semiconductor，N通道金屬氧化物半導體)電晶體(MN1)、一第二NMOS電晶體(MN2)及一反相器(INV)來構成一電壓位準移位器電路，其中，該反相器(INV)的偏壓是第二高電位電壓(VDDL)及地(GND)，而輸入電壓(V(IN))的電位亦在地(GND)與第二高電位電壓(VDDL)之間。輸入電壓(V(IN))及經過反相器(INV)輸出的反相輸入電壓信號分別連接至第一NMOS電晶體(MN1)及第二NMOS電晶體(MN2)的閘極(gate)。因此，在同一時間內，第一NMOS電晶體(MN1)及第二NMOS電晶體(MN2)之中只有一個會導通(ON)。此外，由於第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的交叉耦合(cross-coupled)方式，使得當電壓位準移位器的輸出(OUT)處於一個穩定的狀態時，閂鎖型的電壓位準移位器中沒有靜態電流(static current)產生。尤其，當第一NMOS電晶體(MN1)關閉(OFF)而第二NMOS電晶體(MN2)導通(ON)時，第一PMOS電晶體(MP1)的閘極電位被拉降(pull down)並使得第一PMOS電晶體(MP1)導通，以致拉升(pull up)第二PMOS電晶體(MP2)的閘極電位而關閉第二PMOS電晶體(MP2)；再者，當第一NMOS電晶體(MN1) 導通而第二NMOS電晶體(MN2)關閉時，第二PMOS電晶體(MP2)的閘極電位被拉降並使得第二PMOS電晶體(MP2)導通，以致拉升第一PMOS電晶體(MP1)的閘極電位而關閉第一PMOS電晶體(MP1)。因此，在第一PMOS電晶體(MP1)和第一NMOS電晶體(MN1)之間或第二PMOS電晶體(MP2)和第二NMOS電晶體(MN2)之間就不會存在一個電流路徑。

然而，上述習知電壓位準移位器在第二PMOS電晶體(MP2)趨近於導通(或關閉)與在第二NMOS電晶體(MN2)趨近於關閉(或導通)的過程中，對於輸出節點(OUT)上的電位之拉升及拉降有互相競爭(contention)的現象，因此輸出電壓信號(V(OUT))在轉變成低電位時速度較慢。此外，考慮當輸入電壓(V(IN))由0伏特改變至1.8伏特時，第一NMOS電晶體(MN1)導通，而第二PMOS電晶體(MP2)的閘極變為低電位，使得第二PMOS電晶體(MP2)導通。所以，輸出為一第一高電位電壓(VDDH)。但是，由於0伏特無法瞬間轉換至1.8伏特，因此，在轉換期間的較低輸入電壓(V(IN))可能無法使第一PMOS電晶體(MP1)、第二PMOS電晶體(MP2)、第一NMOS電晶體(MN1)及第二NMOS電晶體(MN2)達到完全導通或完全關閉，如此會造成在第一高電位電壓(VDDH)與地(GND)之間存在一靜態電流(static current)，此靜態電流會增加功率的損耗。

再者，閂鎖型的電壓位準移位器的性能是受到第一高電位電壓(VDDH)的影響，由於第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的閘-源極電壓為第一高電位電壓(VDDH)，而第一NMOS電晶體(MN1)和第二NMOS電晶體(MN2)的閘-源極電壓是第二高電位電壓(VDDL)。因此，限制了可以使閂鎖型電壓位準移位器正常運作的第一高電位電壓(VDDH)的範圍。

第2圖係顯示另一先前技藝之一鏡像型電壓位準移位器電路，該電壓位準移位器藉由將第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的閘極連接在一起並連接到第一PMOS電晶體(MP1)的汲極，使得第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)形成電流鏡電路，第一PMOS電晶體(MP1)是處於飽和區，並且其閘極電壓使得飽和電流等於流入第一NMOS電晶體(MN1)之電流，而流經第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)之電流亦相等。由於鏡像型的電壓位準移位器的性能是由第一PMOS電晶體(MP1)和第一NMOS電晶體(MN1)的電流來決定，因此，即使輸出的第一高電位電壓(VDDH)改變，電壓位準移位器的性能也不會有太大的改變。因此，鏡像型的電壓位準移位器可以適用在各種輸出電壓電路。

然而，當第一NMOS電晶體(MN1)導通而第二NMOS電晶體(MN2)關閉時，第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)的閘極電位被拉降，使得第一PMOS電晶體(MP1)和第二PMOS電晶體(MP2)都導通。如此，在第一PMOS電晶體(MP1)和第一NMOS電晶體(MN1)之間會產生一個靜態電流路徑。

有鑑於此，本創作之主要目的係提出一種具低漏電流之電壓位準移位器，其不但能精確且快速地將第一信號轉換為一第二信號，並且可有效地減少漏電流，進而降低功率消耗。

本創作提出一種具低漏電流之電壓位準移位器，其係由一第一反相器(I1)、一第二反相器(I2)、一第三反相器(I3)、一第四反相器(I4)、一電流鏡電路(1)、一第一開關電晶體(2)、一第二開關電晶體(3)、一第一控制電晶體(4)以及一第二控制電晶體(5)所組成，其中，該電流鏡電路(1)係用來做為電壓位準控制之用；該第一開關電晶體(2)和該第二開關電晶體(3)不會同時處於導通(on)或關閉(off)的狀態；該第一控制電晶體(4)係用來控制該電流鏡電路(1)之導通(on)或關閉(off)；而該第二控制電晶體(5)係用來阻斷該電流鏡電路(1)至該第一開關電晶體(2)之電流流動，以便有效減少漏電流。

由模擬結果證實，本創作所提出之具低漏電流之電壓位準移位器，不但能精確且快速地將第一信號轉換為一第二信號，並且兼具電路結構簡單、使用的電晶體數量較少以及有利於裝置之小型化等多重功效，同時亦能有效地減少功率消耗。

根據上述之目的，本創作提出一種具低漏電流之電壓位準移位器，如第3圖所示，其係由一第一反相器(I1)、一第二反相器(I2)、一第三反相器(I3)、一第四反相器(I4)、一電流鏡電路(1)、一第一開關電晶體(2)、一第二開關電晶體(3)、一第一控制電晶體(4)以及一第二控制電晶體(5)所組成，其中，該第一反相器(I1)係用以接受該輸入電壓(V(IN))信號，並控制該第一開關電晶體(2)之導通(on)或關閉(off)；該第二反相器(I2)係用以提供該第二輸入端(INB)的反相信號，並控制該第二開關電晶體(3)之導通(on)或關閉(off)；該第三反相器(I3)係用以反相該第二節點(N2)的一輸出信號，並控制該控制電晶體(4)之導通(on)或關閉(off)；該第四反相器(I4)用以反相該第二節點(N2)的一輸出信號，並控制該第二控制電晶體(5)之導通(on)或關閉(off)；該電流鏡電路(1)係用來做為電壓位準控制之用，其係由一第一PMOS電晶體(MP1)和一第二PMOS電晶體(MP2)所組成，其中，該第一PMOS電晶體(MP1)的源極連接至第一高電位電壓(VDDH)，閘極與汲極連接至該第一節點(N1)以及該第二PMOS電晶體(MP2)之閘極；該第二PMOS電晶體(MP2)的源極連接至第一高電位電壓(VDDH)，其閘極連接至該第一PMOS電晶體(MP1)之閘極與汲極以及該第一節點(N1)，而其汲極則連接至該第二節點(N2)；該第一開關電晶體(2)係由一第一NMOS電晶體(MN1)所組成，其源極與第二NMOS電晶體(MN2)之源極相連接至地(GND)，其閘極用以接受輸入電壓(V(IN))的反相信號，而其汲極則連接至第一節點(N1)；該第二開關電晶體(3)係由一第二NMOS電晶體(MN2)所組成，其源極與第一NMOS電晶體(MN1)之源極相連接至地(GND)，其閘極用以接受第二輸入端(INB)的反相電壓信號，而其汲極則連接至第二節點(N2)；而該控制電晶體(4)係用以控制該電流鏡電路(1)之導通(on)或關閉(off)；其係由一第三PMOS電晶體(MP3)所組成，其源極連接至第一高電位電壓(VDDH)，其閘極連接至輸出端(OUT)，而其汲極則與第一PMOS電晶體(MP1)的閘極以及第二PMOS電晶體(MP2)的閘極相連接；當該控制電晶體(4)導通時，可以提供一第一高電位電壓(VDDH)給第一PMOS電晶體(MP1)的閘極以及第二PMOS電晶體(MP2)的閘極，如此可以減少第二PMOS電晶體(MP2)上的漏電流，以減少電壓位準移位器的功率消耗。

請再參閱第3圖，現在考慮輸入電壓(V(IN))為低電位(0伏特)時，電壓位準移位器的穩態操作情形：第一輸入端(IN)上的信號是低電位，第二輸入端(INB)上的信號是第二高電位電壓(VDDL)，使得第一NMOS電晶體(MN1)導通，此時，在第一PMOS電晶體(MP1)至第一NMOS電晶體(MN1)之電流路徑上將會有電流流過，而在第二PMOS電晶體(MP2)上會有鏡像電流產生；經過第二反相器(I2)輸出的低電位(0伏特)電壓將第二NMOS電晶體(MN2)關閉，因此，由第二PMOS電晶體(MP2)產生的鏡像電流會將第二節點(N2)的電位拉升至第一高電位電壓(VDDH)，而輸出端(OUT)的電位被拉降至一低電位(0伏特)，使得連接至輸出端(OUT)的第三PMOS電晶體(MP3)導通，而將第一PMOS電晶體(MP1)的閘極以及第二PMOS電晶體(MP2)的閘極電壓拉升至第一高電位電壓(VDDH)，因此，可以減少第二PMOS電晶體(MP2)上的漏電流。

再考慮輸入電壓(V(IN))為第二高電位電壓(VDDL)時，電壓位準移位器的穩態操作情形：第一輸入端(IN)上的信號是第二高電位電壓(VDDL)，第二輸入端(INB)上的信號是低電位(0伏特)，使得第一NMOS電晶體(MN1)關閉，此時，第一PMOS電晶體(MP1)至第一NMOS電晶體(MN1)之電流路徑將會因第一NMOS電晶體(MN1)關閉而沒有電流流過，因此，在第二PMOS電晶體(MP2)上也不會有鏡像電流產生；而經過第二反相器(I2)輸出的第二高電位電壓(VDDL)使得第二NMOS電晶體(MN2)導通，由於第二NMOS電晶體(MN2)的源極接地(GND)，其汲極連接到第二節點(N2)，因此，第二節點(N2)的電位被拉降至一低電位(0伏特)，而輸出端(OUT)的電位被拉升至一第一高電位電壓(VDDH)，並將連接至輸出端(OUT)的第三PMOS電晶體(MP3)關閉，因此，該電壓位準移位器不會有直流耗電之情形發生。

綜上所述，輸入電壓(V(IN))為低電位(0伏特)時，輸出電壓(V(OUT))亦為低電位(0伏特)；而輸入電壓(V(IN))為第二高電位電壓(1.8伏特)時，輸出電壓(V(OUT))為第一高電位電壓(3.3伏特)。如此，電壓位準轉換的目的便實現。

1‧‧‧電流鏡電路

2‧‧‧第一開關電晶體

3‧‧‧第二開關電晶體

4‧‧‧第一控制電晶體

5‧‧‧第二控制電晶體

I1‧‧‧第一反相器

I2‧‧‧第二反相器

I3‧‧‧第三反相器

I4‧‧‧第四反相器

N1‧‧‧第一節點

N2‧‧‧第二節點

MP1‧‧‧第一PMOS電晶體

MP2‧‧‧第二PMOS電晶體

MP3‧‧‧第三PMOS電晶體

MN1‧‧‧第一NMOS電晶體

MN2‧‧‧第二NMOS電晶體

MN3‧‧‧第三NMOS電晶體

IN‧‧‧第一輸入端

V(IN)‧‧‧輸入電壓

INB‧‧‧第二輸入端

OUT‧‧‧輸出端

V(OUT)‧‧‧輸出電壓

VDDH‧‧‧第一高電位電壓

VDDL‧‧‧第二高電位電壓

GND‧‧‧地

第1圖係顯示第一先前技藝中電壓位準移位器之電路圖；第2圖係顯示第二先前技藝中電壓位準移位器之電路圖；第3圖係顯示本創作較佳實施例之電壓位準移位器之電路圖；第4圖係顯示本創作較佳實施例之輸入電壓信號及輸出電壓信號之暫態分析時序圖；