JP2014099684A - 入力回路 - Google Patents

Abstract

【課題】信号の伝搬遅延時間の増大を抑制することができる入力回路を提供することができる。
【解決手段】入力回路１０は、電源線Ｌ１に接続された第１端子とノードＮ２に接続された第２端子とを有するＰチャネルＭＯＳトランジスタＴＰ１と、ノードＮ２に接続された第１端子とノードＮ１に接続された第２端子とを有するＰチャネルＭＯＳトランジスタＴＰ２とを有する。入力回路１０は、ノードＮ１に接続された第１端子とノードＮ３に接続された第２端子とを有するＮチャネルＭＯＳトランジスタＴＮ１と、ノードＮ３に接続された第１端子と電源線Ｌ２に接続された第２端子とを有するＮチャネルＭＯＳトランジスタＴＮ２とを有する。トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２は、入力信号Ｖｉｎを入力するゲート端子を有する。入力回路１０は、入力信号ＶｉｎとノードＮ１の電圧Ｖ１とに基づいて、ノードＮ２，Ｎ３の電位を制御する制御回路１５を有する。
【選択図】図１

Description

本発明は、入力回路に関するものである。

近年、半導体集積回路装置には、入力信号に乗るノイズの影響を無くすためにＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のシュミット入力回路が用いられている（例えば、特許文献１，２参照）。図７は、従来のシュミット入力回路（入力回路）３０を示している。

図７に示すように、入力回路３０は、インバータ回路３１と、そのインバータ回路３１の出力信号を入力するインバータ回路３２と、ヒステリシス特性を得るためのヒステリシス設定回路３３とを有している。

インバータ回路３１は、高電位電源電圧ＶＤＤが供給される電源線Ｌ１と低電位電源電圧ＶＳＳが供給される電源線Ｌ２との間に直列に接続されたＰチャネルＭＯＳトランジスタＴＰ１１，ＴＰ１２及びＮチャネルＭＯＳトランジスタＴＮ１１，ＴＮ１２を有している。これらトランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２のゲート端子には、入力端子Ｔｉが接続されており、入力信号Ｖｉｎが供給される。インバータ回路３１の出力端子となるトランジスタＴＰ１２，ＴＮ１１間のノードＮ１１は、後段のインバータ回路３２の入力端子に接続されている。このインバータ回路３２の出力端子には出力端子Ｔｏが接続され、インバータ回路３２から出力信号Ｖｏが出力される。

ヒステリシス設定回路３３は、ＰチャネルＭＯＳトランジスタＴＰ１３とＮチャネルＭＯＳトランジスタＴＮ１３とを有している。トランジスタＴＰ１３のソース端子はトランジスタＴＰ１１，ＴＰ１２間のノードＮ１２に接続され、トランジスタＴＰ１３のドレイン端子は電源線Ｌ２に接続されている。また、トランジスタＴＮ１３のソース端子はトランジスタＴＮ１１，ＴＮ１２間のノードＮ１３に接続され、トランジスタＴＮ１３のドレイン端子は電源線Ｌ１に接続されている。これらトランジスタＴＰ１３，ＴＮ１３のゲート端子は、トランジスタＴＰ１２，ＴＮ１１間のノードＮ１１、つまり初段のインバータ回路３１の出力端子に接続されている。

次に、上記入力回路３０の動作について説明する。
入力信号ＶｉｎがＬレベル（例えば、低電位電源電圧ＶＳＳレベル）のときは、トランジスタＴＰ１１，ＴＰ１２がオン、トランジスタＴＮ１１，ＴＮ１２がオフし、ノードＮ１１の電位がＨレベル（例えば、高電位電源電圧ＶＤＤレベル）になる。このため、インバータ回路３２からはＬレベルの出力信号Ｖｏが出力される。このとき、トランジスタＴＮ１３は、ゲート端子にＨレベルの信号が印加されているため、オン状態となっている。

次に、入力信号ＶｉｎがＬレベルからＨレベルに遷移するとき、トランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２のオン状態又はオフ状態の切り替えが発生する。このとき、入力信号Ｖｉｎの電圧値が上昇しトランジスタＴＮ１１，ＴＮ１２がオンしても、トランジスタＴＮ１３がオンしているため、ノードＮ１３の電圧はトランジスタＴＮ１２とトランジスタＴＮ１３とで分圧された電圧となり、ノードＮ１３の電圧が低電位電源電圧ＶＳＳレベルまで下がらない。すなわち、トランジスタＴＮ１３は、そのオン抵抗によりノードＮ１３の電位を下げないように働く。これにより、入力信号Ｖｉｎの立ち上がり時における入力回路３０のスレッショルド電圧ＶＩＨは、トランジスタＴＮ１３が無い場合のスレッショルド電圧（例えば、（ＶＤＤ＋ＶＳＳ）／２程度）に比べて高くなる。

一方、入力信号ＶｉｎがＨレベルのときは、トランジスタＴＰ１１，ＴＰ１２がオフ、トランジスタＴＮ１１，ＴＮ１２がオンし、ノードＮ１１がＬレベルになる。このため、インバータ回路３２からはＨレベルの出力信号Ｖｏが出力される。このとき、トランジスタＴＰ１３は、ゲート端子にＬレベルの信号が印加されているため、オン状態となっている。

次に、入力信号ＶｉｎがＨレベルからＬレベルに遷移するとき、トランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２のオン状態又はオフ状態の切り替えが発生する。このとき、入力信号Ｖｉｎの電圧値が低下しトランジスタＴＰ１１，ＴＰ１２がオンしても、トランジスタＴＰ１３がオンしているため、ノードＮ１２の電圧はトランジスタＴＰ１２とトランジスタＴＰ１３とで分圧された電圧となり、ノードＮ１２の電圧が高電位電源電圧ＶＤＤレベルまで上がらない。すなわち、トランジスタＴＰ１３は、そのオン抵抗によりノードＮ１２の電位を上げないように働く。これにより、入力信号Ｖｉｎの立ち下がり時における入力回路３０のスレッショルド電圧ＶＩＬは、トランジスタＴＰ１３が無い場合のスレッショルド電圧（例えば、（ＶＤＤ＋ＶＳＳ）／２程度）に比べて低くなる。

このように、ヒステリシス設定回路３３内のトランジスタＴＮ１３，ＴＰ１３の働きによってスレッショルド電圧ＶＩＨ，ＶＩＬに相違が生じ、入力回路３０はヒステリシスを持つ伝達特性を得る。

特開平０６−０５３７８３号公報 特開２００１−１８５９９６号公報

ところで、上記シュミット入力回路３０では、ＣＭＯＳの特性上、入力信号Ｖｉｎの振幅が小さくなるほど、信号の伝搬遅延時間が増加するという問題がある。図８（ａ）に、入力信号Ｖｉｎの振幅が電源電圧間、つまり高電位電源電圧ＶＤＤから低電位電源電圧ＶＳＳまでの振幅（フル振幅）を持つ場合の信号の伝搬遅延時間Ｔｄ１を示し、図８（ｂ）に、入力信号Ｖｉｎの振幅が入力回路３０のスレッショルド電圧ＶＩＨ，ＶＩＬ間の振幅を持つ場合の信号の伝搬遅延時間Ｔｄ２を示している。これら図８（ａ）及び図８（ｂ）に示されるように、入力信号Ｖｉｎの振幅が小さい場合の伝搬遅延時間Ｔｄ１は、入力信号Ｖｉｎの振幅が大きい場合の伝搬遅延時間Ｔｄ２よりも長くなる。このように入力信号Ｖｉｎの振幅が小さい場合に伝搬遅延時間Ｔｄ２が長くなる理由について説明する。

入力信号ＶｉｎがＬレベル（電圧ＶＩＬレベル）からＨレベル（電圧ＶＩＨレベル）に遷移するときには、トランジスタＴＮ１１，ＴＮ１２のゲート電圧がスレッショルド電圧ＶＩＨ付近まで上昇しても、上述したヒステリシス特性により、ノードＮ１１の電圧はしばらく高電位電源電圧ＶＤＤレベルに保持される。しかし、このとき、電圧ＶＩＨと高電位電源ＶＤＤレベルとの大小関係（ＶＩＨ＜ＶＤＤ）より、トランジスタＴＮ１１のゲート電圧がドレイン電圧（又はソース電圧）よりも低くなるため、トランジスタＴＮ１１がオンし難い。このため、ノードＮ１１の電圧を低電位電源電圧ＶＳＳレベルまで下げるための時間が長くなる。これにより、トランジスタＴＮ１３がオフ状態となる時間が遅れることになる。この結果、トランジスタＴＮ１３のオン抵抗によってノードＮ１３の電圧が下がらないため、トランジスタＴＮ１１が更にオンし難くなる。これにより、フル振幅の入力信号Ｖｉｎに比べて、信号の伝搬遅延時間が大幅に増大するという問題が生じる。なお、スレッショルド電圧ＶＩＨを下げ、スレッショルド電圧ＶＩＬを上げることで、つまり入力信号Ｖｉｎの振幅よりも電圧ＶＩＨ，ＶＩＬ間の電位差を小さくすることにより、信号の伝搬遅延時間の増大を抑制することはできる。しかし、この場合には、ヒステリシスＶｈｙｓ（図７参照）が小さくなるため、ノイズ耐性が下がるという新たな問題が生じてしまう。

本発明の一観点によれば、高電位電源電圧が供給される第１電源線に接続された第１端子と、第１ノードに接続された第２端子と、入力信号が入力されるゲート端子とを有する第１のＰチャネルＭＯＳトランジスタと、前記第１ノードに接続された第１端子と、第２ノードに接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第２のＰチャネルＭＯＳトランジスタと、前記第２ノードに接続された第１端子と、第３ノードに接続された第２端子と、前記入力信号が供給されるゲート端子とを有する第１のＮチャネルＭＯＳトランジスタと、前記第３ノードに接続された第１端子と、前記高電位電源電圧よりも低い低電位電源電圧が供給される第２電源線に接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第２のＮチャネルＭＯＳトランジスタと、前記入力信号と前記第２ノードの電位とに基づいて、前記第１ノード及び前記第３ノードの電位を制御する制御回路と、を有する。

本発明の一観点によれば、信号の伝搬遅延時間の増大を抑制することができるという効果を奏する。

第１実施形態の入力回路を示す回路図。 第１実施形態の入力回路の動作を示す波形図。 （ａ）、（ｂ）は、入力信号の振幅と信号の伝搬遅延時間との関係を示すシミュレーション結果。 第２実施形態の入力回路を示す回路図。 第２実施形態の入力回路の動作を示す波形図。 入力信号と貫通電流との関係を示すグラフ。 従来の入力回路を示す回路図。 （ａ）、（ｂ）は、入力信号の振幅と信号の伝搬遅延時間との関係を示す説明図。

（第１実施形態）
以下、第１実施形態を図１〜図４に従って説明する。
図１に示す入力回路１０は、ＣＭＯＳ型のシュミット入力回路である。入力回路１０は、入力信号Ｖｉｎの立ち上がり時における当該入力回路１０のスレッショルド電圧ＶＩＨが、入力信号Ｖｉｎの立ち下がり時における当該入力回路１０のスレッショルド電圧ＶＩＬよりも高く設定されたヒステリシス特性を有している。この入力回路１０は、入力信号Ｖｉｎを入力するインバータ回路１１と、インバータ回路１１の出力信号を反転増幅するインバータ回路１２とを有している。また、入力回路１０は、上記ヒステリシス特性（ヒステリシスＶｈｙｓ）を得るためのヒステリシス設定回路１３と、入力信号Ｖｉｎが所定の閾値を超えたときにヒステリシス設定回路１３の動作を停止させるヒステリシス停止回路（停止回路）１４とを含む制御回路１５を有している。

インバータ回路１１は、半導体装置の内部回路（図示略）から入力端子Ｔｉを通じて入力される入力信号Ｖｉｎを反転増幅して出力信号Ｖ１を生成し、その出力信号Ｖ１を後段のインバータ回路１２に出力する。ここで、入力信号Ｖｉｎは、上記スレッショルド電圧ＶＩＬからスレッショルド電圧ＶＩＨまでの振幅、つまりフル振幅に比べて小さな振幅を持つ信号である。そして、インバータ回路１１は、入力信号Ｖｉｎを反転増幅して高電位電源電圧ＶＤＤレベル又は低電位電源電圧ＶＳＳレベルの出力信号Ｖ１を生成する。具体的には、インバータ回路１１は、電圧ＶＩＬレベルの入力信号Ｖｉｎを反転増幅して高電位電源電圧ＶＤＤレベルの出力信号Ｖ１を生成し、電圧ＶＩＨレベルの入力信号Ｖｉｎを反転増幅して低電位電源電圧ＶＳＳレベルの出力信号Ｖ１を生成する。以下、説明の便宜上、高電位電源電圧ＶＤＤの電圧レベルを単に「ＶＤＤレベル」、電圧ＶＩＨの電圧レベルを単に「ＶＩＨレベル」、低電位電源電圧ＶＳＳの電圧レベルを単に「ＶＳＳレベル」、電圧ＶＩＬの電圧レベルを単に「ＶＩＬレベル」とも言う。

インバータ回路１１は、高電位電源電圧ＶＤＤが供給される電源線Ｌ１と、高電位電源電圧ＶＤＤよりも低電圧である低電位電源電圧ＶＳＳが供給される電源線Ｌ２との間に直列に接続されたＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２を有している。ここで、高電位電源電圧ＶＤＤは例えば５Ｖであり、低電位電源電圧ＶＳＳは例えば０Ｖである。

ＰチャネルＭＯＳトランジスタＴＰ１は、その第１端子（例えば、ソース端子）が電源線Ｌ１に接続され、第２端子（例えば、ドレイン端子）がＰチャネルＭＯＳトランジスタＴＰ２の第１端子（例えば、ソース端子）に接続されている。トランジスタＴＰ２の第２端子（例えば、ドレイン端子）はＮチャネルＭＯＳトランジスタＴＮ１の第１端子（例えば、ドレイン端子）に接続されている。トランジスタＴＮ１の第２端子（例えば、ソース端子）はＮチャネルＭＯＳトランジスタＴＮ２の第１端子（例えば、ドレイン端子）に接続されている。トランジスタＴＮ２の第２端子（例えば、ソース端子）は電源線Ｌ２に接続されている。

これらトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２の制御端子（ゲート端子）には、入力端子Ｔｉが接続されており、入力信号Ｖｉｎが供給される。インバータ回路１１の出力端子となるトランジスタＴＰ２，ＴＮ１間のノードＮ１は、後段のインバータ回路１２の入力端子に接続されている。

インバータ回路１２の出力端子は、当該入力回路１０の出力端子Ｔｏに接続されている。このインバータ回路１２は、所定の増幅率（ここでは、１）でインバータ回路１１の出力信号Ｖ１（ノードＮ１の電圧）を反転増幅して出力信号Ｖｏｕｔを生成し、その出力信号Ｖｏｕｔを出力端子Ｔｏを通じて例えば内部回路（図示略）に出力する。なお、以下の説明では、出力信号Ｖ１をノードＮ１の電圧Ｖ１とも称する。

制御回路１５は、入力信号ＶｉｎとノードＮ１の電圧Ｖ１とに基づいて、ノードＮ２の電圧Ｖ２及びノードＮ３の電圧Ｖ３を制御する。この制御回路１５は、ＰチャネルＭＯＳトランジスタＴＰ３とＮチャネルＭＯＳトランジスタＴＮ３とを有する上記ヒステリシス設定回路１３と、ＰチャネルＭＯＳトランジスタＴＰ４，ＴＰ５とＮチャネルＭＯＳトランジスタＴＮ４，ＴＮ５とを有する上記停止回路１４とを有している。

ヒステリシス設定回路１３内のトランジスタＴＰ３の第１端子（例えば、ソース端子）は、トランジスタＴＰ１，ＴＰ２間のノードＮ２に接続されるとともに、トランジスタＴＰ４を介して電源線Ｌ１に接続されている。トランジスタＴＰ３の第２端子（例えば、ドレイン端子）は、トランジスタＴＮ４を介して電源線Ｌ２に接続されている。

一方、トランジスタＴＮ３の第１端子（例えば、ソース端子）は、トランジスタＴＮ１，ＴＮ２間のノードＮ３に接続されるとともに、トランジスタＴＮ５を介して電源線Ｌ２に接続されている。トランジスタＴＮ３の第２端子（例えば、ドレイン端子）は、トランジスタＴＰ５を介して電源線Ｌ１に接続されている。

これらトランジスタＴＰ３，ＴＮ３は、インバータ回路１１の出力信号Ｖ１をそのインバータ回路１１内のノードＮ２，Ｎ３にそれぞれフィードバックすることで、当該入力回路１０にヒステリシスＶｈｙｓを持たせている。詳述すると、トランジスタＴＰ３は、出力信号Ｖ１をノードＮ２にフィードバックすることで、入力信号Ｖｉｎの立ち下がり時におけるノードＮ２の電圧Ｖ２（つまり、トランジスタＴＰ２のソース電圧）の上昇を抑制する。これにより、入力信号Ｖｉｎの立ち下がり時における入力回路１０のスレッショルド電圧ＶＩＬが、トランジスタＴＰ３が無い場合のスレッショルド電圧（例えば、（ＶＤＤ＋ＶＳＳ）／２程度）よりも低くなる。一方、トランジスタＴＮ３は、出力信号Ｖ１をノードＮ３にフィードバックすることで、入力信号Ｖｉｎの立ち上がり時におけるノードＮ３の電圧Ｖ３（つまり、トランジスタＴＮ２のソース電圧）の低下を抑制する。これにより、入力信号Ｖｉｎの立ち上がり時における入力回路１０のスレッショルド電圧ＶＩＨが、トランジスタＴＰ３が無い場合のスレッショルド電圧（例えば、（ＶＤＤ＋ＶＳＳ）／２程度）よりも高くなる。

停止回路１４内のＰチャネルＭＯＳトランジスタＴＰ４は、その第１端子（例えば、ソース端子）が電源線Ｌ１に接続され、第２端子（例えば、ドレイン端子）が上記トランジスタＴＰ３の第１端子に接続されている。すなわち、トランジスタＴＰ４は、トランジスタＴＰ３と電源線Ｌ１との間に介在して設けられている。また、ＮチャネルＭＯＳトランジスタＴＮ４の第１端子（例えば、ドレイン端子）は上記トランジスタＴＰ３の第２端子に接続され、トランジスタＴＮ４の第２端子（例えば、ソース端子）は電源線Ｌ２に接続されている。すなわち、トランジスタＴＮ４は、トランジスタＴＰ３と電源線Ｌ２との間に介在して設けられている。

ＰチャネルＭＯＳトランジスタＴＰ５は、その第１端子（例えば、ソース端子）が電源線Ｌ１に接続され、第２端子（例えば、ドレイン端子）が上記トランジスタＴＮ３の第２端子に接続されている。すなわち、トランジスタＴＰ５は、トランジスタＴＮ３と電源線Ｌ１との間に介在して設けられている。また、ＮチャネルＭＯＳトランジスタＴＮ５は、その第１端子（例えば、ドレイン端子）がトランジスタＴＮ３の第１端子（ノードＮ３）に接続され、第２端子（例えば、ソース端子）が電源線Ｌ２に接続されている。すなわち、トランジスタＴＮ５は、トランジスタＴＮ３と電源線Ｌ２との間に介在して設けられている。

そして、これらトランジスタＴＰ４，ＴＰ５，ＴＮ４，ＴＮ５の制御端子（例えば、ゲート端子）には、入力端子Ｔｉが接続されており、入力信号Ｖｉｎが供給される。
なお、本実施形態において、インバータ回路１２はインバータ回路の一例、トランジスタＴＰ１は第１のＰチャネルＭＯＳトランジスタの一例、トランジスタＴＰ２は第２のＰチャネルＭＯＳトランジスタの一例である。また、トランジスタＴＰ３は第４のＰチャネルＭＯＳトランジスタの一例、トランジスタＴＰ４は第３のＰチャネルＭＯＳトランジスタの一例、トランジスタＴＰ５は第５のＰチャネルＭＯＳトランジスタの一例である。トランジスタＴＮ１は第１のＮチャネルＭＯＳトランジスタの一例、トランジスタＴＮ２は第２のＮチャネルＭＯＳトランジスタの一例、トランジスタＴＮ３は第４のＮチャネルＭＯＳトランジスタの一例、トランジスタＴＮ４は第３のＮチャネルＭＯＳトランジスタの一例、トランジスタＴＮ５は第５のＮチャネルＭＯＳトランジスタの一例である。ノードＮ１は第２ノードの一例、ノードＮ２は第１ノードの一例、ノードＮ３の第３ノードの一例、電源線Ｌ１は第１電源線の一例、電源線Ｌ２は第２電源線の一例、電圧ＶＩＨは高電位電圧の一例、電圧ＶＩＬは低電位電圧の一例である。

次に、上記入力回路１０の動作を説明する。なお、図２において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
まず、入力信号Ｖｉｎが電圧ＶＩＬレベル（Ｌレベル）から電圧ＶＩＨレベル（Ｈレベル）に立ち上がる際の入力回路１０（とくに、制御回路１５）の動作を説明する。

図２に示す時刻ｔ１では、つまり入力信号ＶｉｎがＶＩＬレベルのときは、トランジスタＴＰ１，ＴＰ２がオンし、トランジスタＴＮ１，ＴＮ２がオフする。このため、ノードＮ１の電圧、つまりインバータ回路１１の出力信号Ｖ１は高電位電源電圧ＶＤＤレベル（Ｈレベル）になる。そして、インバータ回路１２においてＶＤＤレベルの出力信号Ｖ１が反転増幅され、低電位電源電圧ＶＳＳレベル（Ｌレベル）の出力信号Ｖｏｕｔがインバータ回路１２から出力される。このとき、ヒステリシス設定回路１３では、トランジスタＴＮ３がＶＤＤレベルの出力信号Ｖ１に応答してオン状態となっており、トランジスタＴＰ３がＶＤＤレベルの出力信号Ｖ１に応答してオフ状態となっている。また、停止回路１４では、トランジスタＴＮ４，ＴＮ５がＶＩＬレベルの入力信号Ｖｉｎに応答してオフ状態となっており、トランジスタＴＰ４，ＴＰ５がＶＩＬレベルの入力信号Ｖｉｎに応答してオン状態となっている。但し、本例のように、入力信号ＶｉｎのＬレベル（ＶＩＬレベル）が低電位電源電圧ＶＳＳレベルよりも高い場合には、Ｌレベルの入力信号ＶｉｎによってＮチャネルＭＯＳトランジスタＴＮ２を完全にオフさせることができない。このため、時刻ｔ１におけるノードＮ３の電圧Ｖ３は、トランジスタＴＮ２，ＴＮ３，ＴＰ５の抵抗成分によって分圧された電圧値となる。具体的には、時刻ｔ１における電圧Ｖ３の電圧値Ｖａは、トランジスタＴＮ２，ＴＮ３，ＴＰ５の抵抗成分をそれぞれＲｔｎ２，Ｒｔｎ３，Ｒｔｐ５とすると、

となる。なお、入力信号ＶｉｎのＬレベルが低電位電源電圧ＶＳＳレベルである場合には、Ｌレベルの入力信号ＶｉｎによってトランジスタＴＮ２を完全にオフさせることができるため、電圧Ｖ３の電圧値Ｖａは高電位電源電圧ＶＤＤからトランジスタＴＮ３の閾値電圧Ｖｔｎ分だけ下がった電圧（ＶＤＤ−Ｖｔｎ）となる。すなわち、制御回路１５は、入力信号Ｖｉｎが低電位電源電圧ＶＳＳである場合には、ノードＮ３の電圧Ｖ３を高電位電源電圧ＶＤＤよりもＮチャネルＭＯＳトランジスタの閾値電圧分低い電圧とする。

次に、入力信号ＶｉｎがＶＩＬレベルからＶＩＨレベルに遷移すると、インバータ回路１１内のトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２のオン状態又はオフ状態の切り替えが発生する。この入力信号Ｖｉｎの立ち上がり開始当初（時刻ｔ２参照）には、ＶＤＤレベルの出力信号Ｖ１に応答してトランジスタＴＮ３がオン状態に維持され、ＶＩＬレベルに近い信号レベルの入力信号Ｖｉｎに応答してトランジスタＴＰ５がオン状態に維持される。これらトランジスタＴＮ３，ＴＰ５がオンしていることによって、上述したように、ノードＮ３の電圧Ｖ３がトランジスタＴＮ２の抵抗成分Ｒｔｎ２とトランジスタＴＮ３，ＴＰ５の抵抗成分Ｒｔｎ３，Ｒｔｐ５とで分圧された電圧となる。このため、ノードＮ３の電圧Ｖ３がＶＳＳレベルまで低下するのが抑制される。このように、入力信号Ｖｉｎの立ち上がり時は、トランジスタＴＮ３がオンしていることによって、入力回路１０のヒステリシス特性が保持されている。なお、入力信号Ｖｉｎの立ち上がり時には、ＶＤＤレベルの出力信号Ｖ１に応答してトランジスタＴＰ３がオフ状態に維持されている。

ここで、停止回路１４を有さない従来の入力回路３０では、トランジスタＴＮ１２のゲート電圧（入力信号Ｖｉｎ）の上昇に伴って（時刻ｔ２以降参照）、トランジスタＴＮ１２がノードＮ３の電荷を電源線Ｌ２に抜き始めるため、ノードＮ１３の電圧Ｖ１３が低下し始める。すなわち、トランジスタＴＮ１２がオンし始める。但し、このとき、電圧ＶＩＨと高電位電源電圧ＶＤＤとの電圧レベルの大小関係（ＶＩＨ＜ＶＤＤ）から、トランジスタＴＮ１１のゲート電圧（入力信号Ｖｉｎ）がドレイン電圧（ノードＮ１１の電圧Ｖ１１）より低くなる。このため、入力信号ＶｉｎのＨレベルがＶＤＤレベルである場合に比べて、トランジスタＴＮ１１がオンし難く、電圧Ｖ１３の電圧低下が緩やかになり（破線波形参照）、トランジスタＴＮ１１が完全にオンする（時刻ｔ１０参照）までに多大な時間が掛かる。すると、ノードＮ１１の電圧Ｖ１１をＶＳＳレベルまで低下させるのに多大な時間が掛かり、トランジスタＴＮ１３のオン状態が長時間維持される。そして、このトランジスタＴＮ１３の抵抗成分により、ノードＮ１３の電圧Ｖ１３の電圧低下が更に抑制されるため、電圧Ｖ１３の電圧低下が更に緩やかになる。この結果、入力信号Ｖｉｎの立ち上がり開始（信号レベルの遷移開始）から、電圧Ｖ１３がＶＳＳレベルまで低下するのに多大な時間が掛かり、電圧Ｖ１１がＶＳＳレベルに遷移するまでに多大な時間が掛かる。

これに対し、入力回路１０では、停止回路１４内のトランジスタＴＰ５，ＴＮ５が入力信号Ｖｉｎをモニタし、その入力信号Ｖｉｎが所定の閾値を超えた場合にトランジスタＴＮ５をオンすることによって、ノードＮ３の電圧Ｖ３を迅速に低下させるようにした。詳述すると、トランジスタＴＮ４，ＴＮ５のゲート端子に印加される入力信号Ｖｉｎの電圧レベルが上昇し、入力信号Ｖｉｎと低電位電源電圧ＶＳＳとの電位差がトランジスタＴＮ４，ＴＮ５の閾値電圧Ｖｔｎよりも高くなると、トランジスタＴＮ４，ＴＮ５がオンされる（時刻ｔ２参照）。すると、ノードＮ３がオン状態のトランジスタＴＮ５を通じて電源線Ｌ２に接続されるため、そのノードＮ３の電圧Ｖ３の電圧レベルが急速に低下する。このように、入力信号Ｖｉｎが所定の閾値を超えた場合にトランジスタＴＮ５をオンすることで、トランジスタＴＮ３（ヒステリシス設定回路１３）の機能を停止させる、つまりインバータ回路１１，１２の動作からトランジスタＴＮ３（ヒステリシス設定回路１３）を分離（遮断）させる。これによって、ノードＮ３の電圧Ｖ３をＶＳＳレベルまで迅速に低下させることができる。したがって、従来の場合に比べて（破線波形参照）、入力信号Ｖｉｎの立ち上がり開始から電圧Ｖ３をＶＳＳレベルに低下させるまでの時間を大幅に短縮することができる。

また、このような電圧Ｖ３の電圧低下及び入力信号Ｖｉｎの電圧上昇によってトランジスタＴＮ２が完全にオンされる。このトランジスタＴＮ２のオンに伴って、トランジスタＴＮ１がノードＮ１の電荷をノードＮ３側に抜き始めるため、ノードＮ１の電圧Ｖ１が低下し始める（時刻ｔ３参照）。すなわち、トランジスタＴＮ１がオンし始める。そして、上記電圧Ｖ１の低下に伴って、トランジスタＴＰ３がオンされ、その後にトランジスタＴＮ３がオフされる。

一方、上述した動作と並行して、上記時刻ｔ２以降に入力信号Ｖｉｎの電圧レベルが更に上昇し、入力信号Ｖｉｎと高電位電源電圧ＶＤＤとの電位差がトランジスタＴＰ４，ＴＰ５の閾値電圧Ｖｔｐよりも低くなると、トランジスタＴＰ４，ＴＰ５がオフされる（時刻ｔ４参照）。このトランジスタＴＰ５のオフ動作によって、トランジスタＴＮ３への高電位電源電圧ＶＤＤの供給が遮断される。これにより、トランジスタＴＮ３（ヒステリシス設定回路１３）の機能が完全に停止される。

続いて、上述したようにトランジスタＴＮ５のオン動作によってノードＮ３の電圧Ｖ３がＶＳＳレベル付近まで低下すると、トランジスタＴＮ１が完全にオンされる（時刻ｔ５参照）。このトランジスタＴＮ１のオン動作によって、ノードＮ１の電圧Ｖ１が急速にＶＳＳレベルまで低下する。その後、電圧Ｖ１がＶＳＳレベルまで低下すると、インバータ回路１２の出力信号ＶｏｕｔがＶＳＳレベルからＶＤＤレベルに遷移する（出力信号Ｖｏｕｔの信号レベルが反転する）。

このように、入力信号ＶｉｎがＶＩＬレベルからＶＩＨレベルに遷移した後、ノードＮ３の電圧Ｖ３を迅速にＶＳＳレベルまで低下させることができるため、ＶＩＨレベルの入力信号ＶｉｎによってトランジスタＴＮ１を迅速にオンさせることができる。すなわち、トランジスタＴＮ１のゲート端子に印加される入力信号Ｖｉｎの信号レベル（ＶＩＨレベル）が高電位電源電圧ＶＤＤレベルよりも低くなる場合であっても、ノードＮ３の電圧Ｖ３（つまり、トランジスタＴＮ１のドレイン電圧）をＶＳＳレベルに迅速に低下させることにより、トランジスタＴＮ１を迅速にオンさせることができる。さらに、トランジスタＴＮ１を迅速にオンさせることによって、出力信号Ｖｏｕｔの信号レベルを迅速に反転させることができる。これにより、入力信号Ｖｉｎの立ち上がりエッジから出力信号Ｖｏｕｔの立ち上がりエッジまでの時間、つまり信号の伝搬遅延時間Ｔｄを、従来の入力回路３０における伝搬遅延時間Ｔｄ２に比べて大幅に短縮することができる。

次に、入力信号ＶｉｎがＶＩＨレベル（Ｈレベル）からＶＩＬレベル（Ｌレベル）に立ち下がる際の入力回路１０（とくに、制御回路１５）の動作を説明する。
図２に示す時刻ｔ１１では、つまり入力信号ＶｉｎがＶＩＨレベルのときは、トランジスタＴＰ１，ＴＰ２がオフし、トランジスタＴＮ１，ＴＮ２がオンする。このため、インバータ回路１１の出力信号Ｖ１はＶＳＳレベルになる。そして、インバータ回路１２においてＶＳＳレベルの出力信号Ｖ１が反転増幅され、ＶＤＤレベルの出力信号Ｖｏｕｔがインバータ回路１２から出力される。このとき、ヒステリシス設定回路１３では、トランジスタＴＮ３がＶＳＳレベルの出力信号Ｖ１に応答してオフ状態となっており、トランジスタＴＰ３がＶＳＳレベルの出力信号Ｖ１に応答してオン状態となっている。また、停止回路１４では、トランジスタＴＮ４，ＴＮ５がＶＩＨレベルの入力信号Ｖｉｎに応答してオン状態となっており、トランジスタＴＰ４，ＴＰ５がＶＩＬレベルの入力信号Ｖｉｎに応答してオフ状態となっている。但し、本例のように、入力信号ＶｉｎのＨレベル（ＶＩＨレベル）が高電位電源電圧ＶＤＤレベルよりも低い場合には、Ｈレベルの入力信号ＶｉｎによってＰチャネルＭＯＳトランジスタＴＰ１を完全にオフさせることができない。このため、時刻ｔ１１におけるノードＮ２の電圧Ｖ２は、トランジスタＴＰ１，ＴＰ３，ＴＮ４の抵抗成分によって分圧された電圧値となる。具体的には、時刻ｔ１１における電圧Ｖ２の電圧値Ｖｂは、トランジスタＴＰ１，ＴＰ３，ＴＮ４の抵抗成分をそれぞれＲｔｐ１，Ｒｔｐ３，Ｒｔｎ４とすると、

となる。なお、入力信号ＶｉｎのＨレベルが高電位電源電圧ＶＤＤレベルである場合には、Ｈレベルの入力信号ＶｉｎによってトランジスタＴＰ１を完全にオフさせることができるため、電圧Ｖ２の電圧値Ｖｂは低電位電源電圧ＶＳＳからトランジスタＴＰ３の閾値電圧Ｖｔｐ分だけ上がった電圧（ＶＳＳ＋Ｖｔｐ）となる。すなわち、制御回路１５は、入力信号Ｖｉｎが高電位電源電圧ＶＤＤである場合には、ノードＮ２の電圧Ｖ２を低電位電源電圧ＶＳＳよりもＰチャネルＭＯＳトランジスタの閾値電圧分高い電圧とする。

次に、入力信号ＶｉｎがＶＩＨレベルからＶＩＬレベルに遷移すると（時刻ｔ１２以降参照）、インバータ回路１１内のトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２のオン状態又はオフ状態の切り替えが発生する。この入力信号Ｖｉｎの立ち下がり開始当初（時刻ｔ１２参照）には、ＶＳＳレベルの出力信号Ｖ１に応答してトランジスタＴＰ３がオン状態に維持され、ＶＩＨレベルに近い信号レベルの入力信号Ｖｉｎに応答してトランジスタＴＮ４がオン状態に維持される。これらトランジスタＴＰ３，ＴＮ４がオンしていることによって、上述したように、ノードＮ２の電圧Ｖ２がトランジスタＴＰ１の抵抗成分Ｒｔｐ１とトランジスタＴＰ３，ＴＮ４の抵抗成分Ｒｔｐ３，Ｒｔｎ４とで分圧された電圧となる。このため、ノードＮ２の電圧Ｖ２がＶＤＤレベルまで上昇するのが抑制される。このように、入力信号Ｖｉｎの立ち下がり時は、トランジスタＴＰ３がオンしていることによって、入力回路１０のヒステリシス特性が保持されている。なお、入力信号Ｖｉｎの立ち下がり時には、ＶＳＳレベルの出力信号Ｖ１に応答してトランジスタＴＮ３がオフ状態に維持されている。

ここで、停止回路１４を有さない従来の入力回路３０では、トランジスタＴＰ１１のゲート電圧（入力信号Ｖｉｎ）の低下に伴って（時刻ｔ１２以降参照）、トランジスタＴＰ１１が電源線Ｌ１側の電荷をノードＮ１２に移動し始めるため、ノードＮ１２の電圧Ｖ１２が上昇し始める。すなわち、トランジスタＴＰ１１がオンし始める。但し、このとき、電圧ＶＩＬと低電位電源電圧ＶＳＳとの電圧レベルの大小関係（ＶＩＬ＞ＶＳＳ）から、トランジスタＴＰ１２のゲート電圧（入力信号Ｖｉｎ）とソース電圧（ノードＮ１２の電圧Ｖ１２）との電位差が、入力信号ＶｉｎのＬレベルがＶＳＳレベルの場合よりも低くなる。このため、入力信号ＶｉｎのＬレベルがＶＳＳレベルである場合に比べて、トランジスタＴＰ１２がオンし難く、電圧Ｖ１２の電圧上昇が緩やかになり（破線波形参照）、トランジスタＴＰ１２が完全にオンする（時刻ｔ２０参照）までに多大な時間が掛かる。すると、ノードＮ１１の電圧Ｖ１１をＶＤＤレベルまで上昇させるのに多大な時間が掛かり、トランジスタＴＰ１３のオン状態が長時間維持される。そして、このトランジスタＴＰ１３の抵抗成分により、ノードＮ１２の電圧Ｖ１２の電圧上昇が更に抑制されるため、電圧Ｖ１２の電圧上昇が更に緩やかになる。この結果、入力信号Ｖｉｎの立ち下がり開始（信号レベルの遷移開始）から、電圧Ｖ１２がＶＤＤレベルまで上昇するのに多大な時間が掛かり、電圧Ｖ１１がＶＳＳレベルに遷移するまでに多大な時間が掛かる。

これに対し、入力回路１０では、停止回路１４内のトランジスタＴＰ４，ＴＮ４が入力信号Ｖｉｎをモニタし、その入力信号Ｖｉｎが所定の閾値を超えた場合にトランジスタＴＰ４をオンすることによって、ノードＮ２の電圧Ｖ２を迅速に上昇させるようにした。詳述すると、トランジスタＴＰ４，ＴＰ５のゲート端子に印加される入力信号Ｖｉｎの電圧レベルが低下し、入力信号Ｖｉｎと高電位電源電圧ＶＤＤとの電位差がトランジスタＴＰ４，ＴＰ５の閾値電圧Ｖｔｐよりも高くなると、トランジスタＴＰ４，ＴＰ５がオンされる（時刻ｔ１２参照）。すると、ノードＮ２がオン状態のトランジスタＴＰ４を通じて電源線Ｌ１に接続されるため、そのノードＮ２の電圧Ｖ２の電圧レベルが急速に上昇する。このように、入力信号Ｖｉｎが所定の閾値を超えた場合にトランジスタＴＰ４をオンすることで、トランジスタＴＰ３（ヒステリシス設定回路１３）の機能を停止させる、つまりインバータ回路１１，１２の動作からトランジスタＴＰ３（ヒステリシス設定回路１３）を分離（遮断）させる。これによって、ノードＮ２の電圧Ｖ２をＶＤＤレベルまで迅速に上昇させることができる。したがって、従来の場合に比べて（破線波形参照）、入力信号Ｖｉｎの立ち下がり開始から電圧Ｖ２をＶＤＤレベルに上昇させるまでの時間を大幅に短縮することができる。

また、このような電圧Ｖ２の電圧上昇及び入力信号Ｖｉｎの電圧低下によってトランジスタＴＰ１が完全にオンされる。このトランジスタＴＰ１のオンに伴って、トランジスタＴＰ２がノードＮ２の電荷をノードＮ１側に移動し始めるため、ノードＮ１の電圧Ｖ１が上昇し始める（時刻ｔ１３参照）。すなわち、トランジスタＴＰ２がオンし始める。そして、上記電圧Ｖ１の上昇に伴って、トランジスタＴＮ３がオンされ、その後にトランジスタＴＰ３がオフされる。

一方、上述した動作と並行して、上記時刻ｔ１２以降に入力信号Ｖｉｎの電圧レベルが更に低下し、入力信号Ｖｉｎと低電位電源電圧ＶＳＳとの電位差がトランジスタＴＮ４，ＴＮ５の閾値電圧Ｖｔｎよりも低くなると、トランジスタＴＮ４，ＴＮ５がオフされる（時刻ｔ１４参照）。このトランジスタＴＮ４のオフ動作によって、トランジスタＴＰ３への低電位電源電圧ＶＳＳの供給が遮断される。これにより、トランジスタＴＰ３（ヒステリシス設定回路１３）の機能が完全に停止される。

続いて、上述したようにトランジスタＴＰ４のオン動作によってノードＮ２の電圧Ｖ２がＶＤＤレベル付近まで上昇すると、トランジスタＴＰ２が完全にオンされる（時刻ｔ１５参照）。このトランジスタＴＰ２のオン動作によって、ノードＮ１の電圧Ｖ１が急速にＶＤＤレベルまで上昇する。その後、電圧Ｖ１がＶＤＤレベルまで上昇すると、インバータ回路１２の出力信号ＶｏｕｔがＶＤＤレベルからＶＳＳレベルに遷移する（出力信号Ｖｏｕｔの信号レベルが反転する）。

このように、入力信号ＶｉｎがＶＩＨレベルからＶＩＬレベルに遷移した後、ノードＮ２の電圧Ｖ２を迅速にＶＤＤレベルまで上昇させることができるため、ＶＩＬレベルの入力信号ＶｉｎによってトランジスタＴＰ２を迅速にオンさせることができる。すなわち、トランジスタＴＰ２のゲート端子に印加される入力信号Ｖｉｎの信号レベル（ＶＩＬレベル）が低電位電源電圧ＶＳＳレベルよりも高くなる場合であっても、ノードＮ２の電圧Ｖ２（つまり、トランジスタＴＰ２のソース電圧）をＶＤＤレベルに迅速に上昇させることにより、トランジスタＴＰ２を迅速にオンさせることができる。さらに、トランジスタＴＰ２を迅速にオンさせることによって、出力信号Ｖｏｕｔの信号レベルを迅速に反転させることができる。これにより、入力信号Ｖｉｎの立ち下がりエッジから出力信号Ｖｏｕｔの立ち下がりエッジまでの時間、つまり信号の伝搬遅延時間Ｔｄを、従来の入力回路３０における伝搬遅延時間Ｔｄ２に比べて大幅に短縮することができる。

図３は、図１に示した入力回路１０と図７に示した従来の入力回路３０とにおいて、入力信号Ｖｉｎの振幅を変化させたときの信号の伝搬遅延時間の変化についてシミュレーションした結果を示したものである。具体的には、図３は、入力回路１０，３０において、入力信号ＶｉｎのＬレベルをＶＳＳレベルに固定し、入力信号ＶｉｎのＨレベルをＶＤＤレベルからＶＩＨレベルまで変化させたときの信号の伝搬遅延時間の変化についてシミュレーションした結果を示している。図３（ａ），（ｂ）において、横軸はＨレベルの入力信号Ｖｉｎの電圧レベルを示し、縦軸は入力回路１０，３０における信号の伝搬遅延時間を示している。なお、図３（ｂ）は、図３（ａ）における一点鎖線枠内のシミュレーション結果を拡大して示している。

図３の結果から明らかなように、信号の伝搬遅延時間は、Ｈレベルの入力信号Ｖｉｎの電圧レベルが低くなるほど、つまり入力信号Ｖｉｎの振幅が小さくなるほど増大するように変動する。但し、その伝搬遅延時間の変動（増大）は、入力回路３０の場合に比べて入力回路１０の場合の方が緩やかである。詳述すると、停止回路１４を有する入力回路１０は、停止回路１４を有さない従来の入力回路３０に比べて、入力信号Ｖｉｎの振幅の変動に伴う信号の伝搬遅延時間の変動幅が小さくなる。すなわち、入力回路１０は、入力信号ＶｉｎのＨレベルがＶＤＤレベルのとき（入力信号Ｖｉｎの振幅が大きいとき）の伝搬遅延時間と、入力信号ＶｉｎのＨレベルがＶＩＨレベル付近のレベルのとき（入力信号Ｖｉｎの振幅が小さいとき）の伝搬遅延時間との差が小さくなる。これによって、入力回路１０では、入力信号Ｖｉｎの振幅が小さくなった場合であっても、信号の伝搬遅延時間が増大することを抑制することができる。

以上説明したように、本実施形態によれば、以下の効果を奏することができる。
（１）入力信号Ｖｉｎが所定の閾値を超えた場合に、停止回路１４内のトランジスタＴＰ４，ＴＰ５又はトランジスタＴＮ４，ＴＮ５をオンし、ヒステリシス設定回路１３の機能を停止するようにした。これらトランジスタＴＰ４，ＴＮ５のオン動作によって、入力信号Ｖｉｎの立ち上がり時にはノードＮ３の電圧Ｖ３が迅速に低下され、入力信号Ｖｉｎの立ち下がり時にはノードＮ２の電圧Ｖ２が迅速に低下される。これにより、入力信号Ｖｉｎの振幅が小さい場合であっても、入力信号Ｖｉｎの立ち上がり時にはトランジスタＴＮ１を迅速にオンさせることができ、入力信号Ｖｉｎの立ち下がり時にはトランジスタＴＰ２を迅速にオンさせることができる。このため、入力信号Ｖｉｎの振幅が小さくなった場合に、従来の入力回路３０に比べて、信号の伝搬遅延時間Ｔｄを大幅に短縮することができる。

（２）さらに、入力信号Ｖｉｎの振幅の変動に伴う信号の伝搬遅延時間の変動幅を小さくすることができる。このため、入力信号Ｖｉｎの振幅が小さくなった場合であっても、信号の伝搬遅延時間Ｔｄが増大することを好適に抑制することができる。これにより、入力信号Ｖｉｎの振幅が小さくなった場合であっても、入力回路１０のスレッショルド電圧ＶＩＨ，ＶＩＬの電圧レベルを変更することなく（例えば、ヒステリシスＶｈｙｓを小さくすることなく）、信号の伝搬遅延時間Ｔｄの変動を抑制することができる。

（第２実施形態）
以下、第２実施形態について、図４に従って説明する。先の図１に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。

図４に示すように、入力回路１０Ａは、インバータ回路１１と、インバータ回路１２と、制御回路１５とを有している。制御回路１５は、ヒステリシス設定回路１３と、停止回路１４と、貫通電流防止回路１６とを有している。

貫通電流防止回路１６は、ＮチャネルＭＯＳトランジスタＴＮ６と、ＰチャネルＭＯＳトランジスタＴＰ６とを有している。
トランジスタＴＮ６の第１端子（例えば、ドレイン端子）は、停止回路１４内のトランジスタＴＰ４の第２端子（例えば、ドレイン端子）に接続されている。また、トランジスタＴＮ６の第２端子（例えば、ソース端子）は、ノードＮ２及びヒステリシス設定回路１３内のトランジスタＴＰ３の第１端子（例えば、ソース端子）に接続されている。すなわち、トランジスタＴＮ６は、ノードＮ２とトランジスタＴＰ４との間に介在して設けられている。

トランジスタＴＰ６の第１端子（例えば、ソース端子）は、ノードＮ３及びヒステリシス設定回路１３内のトランジスタＴＮ３の第１端子（例えば、ソース端子）に接続されている。また、トランジスタＴＰ６の第２端子（例えば、ドレイン端子）は、停止回路１４内のトランジスタＴＮ５の第１端子（例えば、ドレイン端子）に接続されている。すなわち、トランジスタＴＰ６は、ノードＮ３とトランジスタＴＮ５との間に介在して設けられている。

そして、これらトランジスタＴＮ６，ＴＰ６の制御端子（例えば、ゲート端子）には、出力端子Ｔｏが接続されており、インバータ回路１２の出力信号Ｖｏｕｔが供給される。
なお、本実施形態において、トランジスタＴＮ６は第６のＮチャネルＭＯＳトランジスタの一例、トランジスタＴＰ６は第６のＰチャネルＭＯＳトランジスタの一例である。

次に、上記入力回路１０Ａ（とくに、貫通電流防止回路１６）の動作を説明する。ここでは、入力信号ＶｉｎがＶＩＬレベルからＶＩＨレベルに立ち上がった後、所定時間経過後に入力信号ＶｉｎがＶＩＨレベルからＶＩＬレベルに立ち下がった場合の入力回路１０Ａの動作を説明する。なお、貫通電流防止回路１６（トランジスタＴＮ６，ＴＰ６）以外の回路の動作は、上記第１実施形態と同様であるため、ここでは詳細な説明を割愛する。また、図５において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

図５に示す時刻ｔ２において、入力信号Ｖｉｎの立ち上がりに伴って入力信号Ｖｉｎと低電位電源電圧ＶＳＳとの電位差がトランジスタＴＮ５の閾値電圧Ｖｔｎよりも高くなると、トランジスタＴＮ５がオンされる。このとき、貫通電流防止回路１６では、トランジスタＴＰ６がＶＳＳレベルの出力信号Ｖｏｕｔに応答してオン状態となっている。このため、ノードＮ３がオン状態のトランジスタＴＰ６，ＴＮ５を通じて電源線Ｌ２に接続される。したがって、上記入力回路１０と同様に、ノードＮ３の電圧Ｖ３をＶＳＳレベルまで迅速に低下させることができ、トランジスタＴＮ１を迅速にオンさせることができる。この結果、出力信号ＶｏｕｔをＶＳＳレベルからＶＤＤレベルに迅速に遷移させることができ、信号の伝搬遅延時間の増大を抑制することができる。

続いて、出力信号Ｖｏｕｔの立ち上がりに伴って出力信号Ｖｏｕｔと高電位電源電圧ＶＤＤとの電位差がトランジスタＴＰ６の閾値電圧Ｖｔｐよりも低くなると、トランジスタＴＰ６がオフされる（時刻ｔ６参照）。このとき、ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ５，ＴＮ６はオン状態であり、ＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ４はオフ状態である。また、ノードＮ３の電圧Ｖ３はＶＳＳレベルであり、ノードＮ２の電圧Ｖ２は電圧レベルは上記電圧値Ｖｂである。

その後、入力信号ＶｉｎがＶＩＨレベルからＶＩＬレベルに立ち下がるときに、入力信号Ｖｉｎと高電位電源電圧ＶＤＤとの電位差がトランジスタＴＰ４の閾値電圧Ｖｔｐよりも高くなると、トランジスタＴＰ４がオンされる（時刻ｔ１２参照）。このとき、貫通電流防止回路１６では、トランジスタＴＮ６がＶＤＤレベルの出力信号Ｖｏｕｔに応答してオン状態となっているため、ノードＮ２がオン状態のトランジスタＴＮ６，ＴＰ４を通じて電源線Ｌ１に接続される。したがって、上記入力回路１０と同様に、ノードＮ２の電圧Ｖ２をＶＤＤレベルまで迅速に上昇させることができ、トランジスタＴＰ２を迅速にオンさせることができる。この結果、出力信号ＶｏｕｔをＶＤＤレベルからＶＳＳレベルに迅速に遷移させることができ、信号の伝搬遅延時間の増大を抑制することができる。

その一方で、時刻ｔ１２において、貫通電流防止回路１６では、トランジスタＴＰ６がＶＤＤレベルの出力信号Ｖｏｕｔに応答してオフ状態となっている。続いて、トランジスタＴＰ１のオン動作に伴う電圧Ｖ２の電圧上昇及び入力信号Ｖｉｎの電圧低下によってトランジスタＴＰ１が完全にオンされる。このトランジスタＴＰ１のオンに伴って、トランジスタＴＰ２がノードＮ２の電荷をノードＮ１側に移動し始める、つまりトランジスタＴＰ２がオンし始める（時刻ｔ１３参照）。このとき、入力信号Ｖｉｎと低電位電源電圧ＶＳＳとの電位差がトランジスタＴＮ１，ＴＮ５の閾値電圧Ｖｔｎよりも高いため、トランジスタＴＮ１，ＴＮ５がオン状態に維持されている。すなわち、ノードＮ２の電圧Ｖ２が電圧値Ｖｂから上昇し始めるため、トランジスタＴＮ１がオン状態からオフ状態に切り替わる前に、トランジスタＴＰ２がオンし始める場合がある。

ここで、上記第１実施形態の入力回路１０（図１参照）では、時刻ｔ１３において、ＰチャネルＭＯＳトランジスタＴＰ４、ＰチャネルＭＯＳトランジスタＴＰ２、ＮチャネルＭＯＳトランジスタＴＮ１及びＮチャネルＭＯＳトランジスタＴＮ５がオンされることになる。このため、電源線Ｌ１からオン状態のトランジスタＴＰ４，ＴＰ２，ＴＮ１，ＴＮ５を通じて電源線Ｌ２に貫通電流が流れてしまう。このような貫通電流は、入力信号Ｖｉｎと低電位電源電圧ＶＳＳとの電位差がトランジスタＴＮ１の閾値電圧Ｖｔｎよりも低くなってトランジスタＴＮ１がオフ状態に切り替わるまで流れ続ける（時刻ｔ１３〜ｔ１４参照）。

これに対し、本実施形態の入力回路１０Ａでは、時刻ｔ１３において、ＰチャネルＭＯＳトランジスタＴＰ４，ＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ５がオンされる一方で、貫通電流防止回路１６内のＰチャネルＭＯＳトランジスタＴＰ６がＶＤＤレベルの出力信号Ｖｏｕｔに応答してオフされている。このトランジスタＴＰ６のオフ動作によって、電源線Ｌ１から電源線Ｌ２に向かって貫通電流が流れることを防止することができる。なお、トランジスタＴＮ６は、出力信号Ｖｏｕｔの立ち下がりに伴って出力信号Ｖｏｕｔと低電位電源電圧ＶＳＳとの電位差がトランジスタＴＮ６の閾値電圧Ｖｔｐよりも低くなると、オン状態からオフ状態に切り替えられる（時刻ｔ１６参照）。

同様に、入力信号Ｖｉｎの立ち上がり時には、ＰチャネルＭＯＳトランジスタＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ１が共にオンする期間（例えば、時刻ｔ３〜ｔ４参照）において、貫通電流防止回路１６内のＮチャネルＭＯＳトランジスタＴＮ６がＶＳＳレベルの出力信号Ｖｏｕｔに応答してオフされる。このため、入力信号Ｖｉｎの立ち上がり時においても、トランジスタＴＮ６のオフ動作によって、電源線Ｌ１から電源線Ｌ２に向かって貫通電流が流れることを防止することができる。

このような貫通電流防止回路１６の動作によって、図６に示すように、入力回路１０に比べて、電源線Ｌ１から電源線Ｌ２に向かって流れる貫通電流を低減することができる。この図６において、入力回路１０Ａで貫通電流が多少流れるのは、入力信号Ｖｉｎの立ち上がり時には電源線Ｌ１からトランジスタＴＰ５，ＴＮ３，ＴＰ６，ＴＮ５を通じて電源線Ｌ２に貫通電流が流れ、入力信号Ｖｉｎの立ち下がり時には電源線Ｌ１からトランジスタＴＰ４，ＴＮ６，ＴＰ３，ＴＮ４を通じて電源線Ｌ２に貫通電流が流れるためである。

以上説明した実施形態によれば、第１実施形態の（１）及び（２）の効果に加えて以下の効果を奏する。
（３）トランジスタＴＰ４，ＴＰ２，ＴＮ１，ＴＮ５を通じて電源線Ｌ１から電源線Ｌ２に至る経路に、その経路に貫通電流が流れることを防止する貫通電流防止回路１６（トランジスタＴＮ６，ＴＰ６）を設けるようにした。この貫通電流防止回路１６の動作により、電源線Ｌ１からトランジスタＴＰ４，ＴＰ２，ＴＮ１，ＴＮ５を通じて電源線Ｌ２に貫通電流が流れることを防止できるため、入力回路１０Ａの消費電流を低減することができる。

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態のヒステリシス設定回路１３内のトランジスタＴＰ３，ＴＮ３のゲート端子にフィードバックする信号は、インバータ回路１１の出力信号Ｖ１に限らず、例えばインバータ回路１２の出力信号Ｖｏｕｔであってもよい。この場合には、トランジスタＴＰ３をＮチャネルＭＯＳトランジスタに変更し、トランジスタＴＮ３をＰチャネルＭＯＳトランジスタに変更する。

・上記各実施形態の停止回路１４内のＮチャネルＭＯＳトランジスタＴＮ４及びＰチャネルＭＯＳトランジスタＴＰ５を省略してもよい。この場合であっても、入力信号Ｖｉｎの立ち上がり時にはトランジスタＴＮ５のオン動作によってノードＮ３の電圧Ｖ３をＶＳＳレベルまで迅速に低下させることができ、入力信号Ｖｉｎの立ち下がり時にはトランジスタＴＰ４のオン動作によってノードＮ２の電圧Ｖ２をＶＤＤレベルまで迅速に上昇させることができる。なお、この場合には、トランジスタＴＰ３の第２端子が電源線Ｌ２に直接接続され、トランジスタＴＮ３の第２端子が電源線Ｌ１に直接接続されることになる。

・上記各実施形態では、ヒステリシス設定回路１３、停止回路１４や貫通電流防止回路１６（つまり、制御回路１５）を入力回路１０，１０Ａに適用するようにした。これに限らず、これらヒステリシス設定回路１３、停止回路１４や貫通電流防止回路１６を入出力回路に適用するようにしてもよい。

・上記各実施形態では、非反転型の入力回路に具体化したが、反転型の入力回路に具体化してもよい。この場合には、例えばインバータ回路１２と出力端子Ｔｏとの間に奇数段のインバータ回路が設けられる。

１０，１０Ａ 入力回路
１１ インバータ回路
１２ インバータ回路
１３ ヒステリシス設定回路
１４ ヒステリシス停止回路
１５ 制御回路
１６ 貫通電流防止回路
ＴＰ１ ＰチャネルＭＯＳトランジスタ
ＴＰ２ ＰチャネルＭＯＳトランジスタ
ＴＰ３ ＰチャネルＭＯＳトランジスタ
ＴＰ４ ＰチャネルＭＯＳトランジスタ
ＴＰ５ ＰチャネルＭＯＳトランジスタ
ＴＰ６ ＰチャネルＭＯＳトランジスタ
ＴＮ１ ＮチャネルＭＯＳトランジスタ
ＴＮ２ ＮチャネルＭＯＳトランジスタ
ＴＮ３ ＮチャネルＭＯＳトランジスタ
ＴＮ４ ＮチャネルＭＯＳトランジスタ
ＴＮ５ ＮチャネルＭＯＳトランジスタ
ＴＮ６ ＮチャネルＭＯＳトランジスタ
Ｖｉｎ 入力信号
Ｖ１ 出力信号
Ｖｏｕｔ 出力信号
Ｌ１ 電源線
Ｌ２ 電源線

Claims (5)

1. 入力回路であって、
   高電位電源電圧が供給される第１電源線に接続された第１端子と、第１ノードに接続された第２端子と、入力信号が入力されるゲート端子とを有する第１のＰチャネルＭＯＳトランジスタと、
   前記第１ノードに接続された第１端子と、第２ノードに接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第２のＰチャネルＭＯＳトランジスタと、
   前記第２ノードに接続された第１端子と、第３ノードに接続された第２端子と、前記入力信号が供給されるゲート端子とを有する第１のＮチャネルＭＯＳトランジスタと、
   前記第３ノードに接続された第１端子と、前記高電位電源電圧よりも低い低電位電源電圧が供給される第２電源線に接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第２のＮチャネルＭＯＳトランジスタと、
   前記入力信号と前記第２ノードの電位とに基づいて、前記第１ノード及び前記第３ノードの電位を制御する制御回路と、
   を有することを特徴とする入力回路。
2. 前記制御回路は、
   前記第１電源線に接続された第１端子と、前記第１ノードに接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第３のＰチャネルＭＯＳトランジスタと、
   前記第１ノードに接続された第１端子と、第２端子と、前記第２ノードに接続されたゲート端子とを有する第４のＰチャネルＭＯＳトランジスタと、
   前記第４のＰチャネルＭＯＳトランジスタの第２端子に接続された第１端子と、前記第２電源線に接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第３のＮチャネルＭＯＳトランジスタと、
   前記第１電源線に接続された第１端子と、第２端子と、前記入力信号が入力されるゲート端子とを有する第５のＰチャネルＭＯＳトランジスタと、
   前記第３ノードに接続された第１端子と、前記第５のＰチャネルＭＯＳトランジスタの第２端子に接続された第２端子と、前記第２ノードに接続されたゲート端子とを有する第４のＮチャネルＭＯＳトランジスタと、
   前記第３ノードに接続された第１端子と、前記第２電源線に接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第５のＮチャネルＭＯＳトランジスタと
   を有することを特徴とする請求項１に記載の入力回路。
3. 前記第２ノードに入力端子が接続されたインバータ回路を更に有し、
   前記制御回路は、
   前記第１電源線に接続された第１端子と、第２端子と、前記入力信号が入力されるゲート端子とを有する第３のＰチャネルＭＯＳトランジスタと、
   前記第３のＰチャネルＭＯＳトランジスタの第２端子に接続された第１端子と、前記第１ノードに接続された第２端子と、前記インバータ回路の出力端子に接続されたゲート端子とを有する第６のＮチャネルＭＯＳトランジスタと、
   前記第１ノードに接続された第１端子と、第２端子と、前記第２ノードに接続されたゲート端子とを有する第４のＰチャネルＭＯＳトランジスタと、
   前記第４のＰチャネルＭＯＳトランジスタの第２端子に接続された第１端子と、前記第２電源線に接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第３のＮチャネルＭＯＳトランジスタと、
   前記第１電源線に接続された第１端子と、第２端子と、前記入力信号が入力されるゲート端子とを有する第５のＰチャネルＭＯＳトランジスタと、
   前記第３ノードに接続された第１端子と、前記第５のＰチャネルＭＯＳトランジスタの第２端子に接続された第２端子と、前記第２ノードに接続されたゲート端子とを有する第４のＮチャネルＭＯＳトランジスタと、
   前記第３ノードに接続された第１端子と、第２端子と、前記インバータ回路の出力端子に接続されたゲート端子とを有する第６のＰチャネルＭＯＳトランジスタと、
   前記第６のＰチャネルＭＯＳトランジスタの第２端子に接続された第１端子と、前記第２電源線に接続された第２端子と、前記入力信号が入力されるゲート端子とを有する第５のＮチャネルＭＯＳトランジスタと
   を有することを特徴とする請求項１に記載の入力回路。
4. 前記制御回路は、前記入力信号が前記低電位電源電圧の場合に、前記第３ノードを前記高電位電源電圧よりもＮチャネルＭＯＳトランジスタの閾値電圧分低い電圧とし、前記入力信号が前記高電位電源電圧の場合に、前記第１ノードを前記低電位電源電圧よりもＰチャネルＭＯＳトランジスタの閾値電圧分高い電圧とすることを特徴とする請求項１に記載の入力回路。
5. 前記入力信号は、前記高電位電源電圧よりも低い高電位電圧から、前記低電位電源電圧よりも高く、且つ前記高電位電圧よりも低い低電位電圧までの振幅を有することを特徴とする請求項１〜４のいずれか１項に記載の入力回路。