JP3266331B2 - 出力回路 - Google Patents
出力回路Info
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- JP3266331B2 JP3266331B2 JP27208392A JP27208392A JP3266331B2 JP 3266331 B2 JP3266331 B2 JP 3266331B2 JP 27208392 A JP27208392 A JP 27208392A JP 27208392 A JP27208392 A JP 27208392A JP 3266331 B2 JP3266331 B2 JP 3266331B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、論理振幅が異なる２種
の信号を出力するドライバを備えた出力回路に関する。
の信号を出力するドライバを備えた出力回路に関する。
【０００２】
【従来の技術】自動車の電子化の進展に伴い、車内に装
備した電子機器（システム制御装置を含む）間の配線数
が増加してきたため、この配線を２本とし、データをシ
リアル伝送することが行われるようになった。
備した電子機器（システム制御装置を含む）間の配線数
が増加してきたため、この配線を２本とし、データをシ
リアル伝送することが行われるようになった。
【０００３】自動車に関するシリアル伝送方式の標準化
作業は米国自動車技術協会（ＳＥＡ）で行われており、
必要な伝送速度によってクラスＡ〜Ｃに分けられてい
る。クラスＡは、伝送速度が低速であり、ランプ、パワ
ーウインド等のボディ電装制御系に適用される。クラス
Ｂは、伝送速度が１２５Ｋｂｐｓ以下の中速であり、電
子メータ、ナビゲータ、車両診断装置等のステータス情
報系に適用される。クラスＣは、伝送速度が１２５Ｋｂ
ｐｓ以上の高速であり、エンジン、ブレーキ、トランス
ミッション等のリアルタイム制御系に適用される。
作業は米国自動車技術協会（ＳＥＡ）で行われており、
必要な伝送速度によってクラスＡ〜Ｃに分けられてい
る。クラスＡは、伝送速度が低速であり、ランプ、パワ
ーウインド等のボディ電装制御系に適用される。クラス
Ｂは、伝送速度が１２５Ｋｂｐｓ以下の中速であり、電
子メータ、ナビゲータ、車両診断装置等のステータス情
報系に適用される。クラスＣは、伝送速度が１２５Ｋｂ
ｐｓ以上の高速であり、エンジン、ブレーキ、トランス
ミッション等のリアルタイム制御系に適用される。
【０００４】ＳＥＡでは、クラスＡ〜Ｃを包含する社内
ＬＡＮ用通信プロトコルとして、規格Ｊ１８５０を定め
ている。規格Ｊ１８５０の物理レイヤは低速タイプと中
速タイプの２種類があり、中速タイプの特徴は、伝送速
度４１．６Ｋｂｐｓ、ＰＷＭ変調方式、デュアルワイヤ
・ボルテージ・ドライブ方式、ウエイクアップ信号使用
などであり、図４に示すような接続形態となっている。
ＬＡＮ用通信プロトコルとして、規格Ｊ１８５０を定め
ている。規格Ｊ１８５０の物理レイヤは低速タイプと中
速タイプの２種類があり、中速タイプの特徴は、伝送速
度４１．６Ｋｂｐｓ、ＰＷＭ変調方式、デュアルワイヤ
・ボルテージ・ドライブ方式、ウエイクアップ信号使用
などであり、図４に示すような接続形態となっている。
【０００５】すなわち、システム制御装置を含むｎ個の
電子機器Ｔ１〜Ｔｎ間を２本の信号伝送線ＢＰ、ＢＭで
接続し、信号伝送線ＢＭを、抵抗Ｒ１を介して電源配線
ＶＣＣに接続し、信号伝送線ＢＰを、抵抗Ｒ２を介して
グランド線ＧＮＤに接続している。信号伝送線ＢＰ及び
ＢＭの電位は、デュアルワイヤ・ボルテージ・ドライブ
方式により例えば図７（Ａ）に示すように変化する。通
常の信号の論理振幅は２００ｍＶ以上であり、ウエイク
アップ信号の論理振幅は２．５Ｖ以上である。通常の信
号の論理‘１’と‘０’は、図７（Ｂ）及び（Ｃ）に示
すようにパルス幅で決められる。
電子機器Ｔ１〜Ｔｎ間を２本の信号伝送線ＢＰ、ＢＭで
接続し、信号伝送線ＢＭを、抵抗Ｒ１を介して電源配線
ＶＣＣに接続し、信号伝送線ＢＰを、抵抗Ｒ２を介して
グランド線ＧＮＤに接続している。信号伝送線ＢＰ及び
ＢＭの電位は、デュアルワイヤ・ボルテージ・ドライブ
方式により例えば図７（Ａ）に示すように変化する。通
常の信号の論理振幅は２００ｍＶ以上であり、ウエイク
アップ信号の論理振幅は２．５Ｖ以上である。通常の信
号の論理‘１’と‘０’は、図７（Ｂ）及び（Ｃ）に示
すようにパルス幅で決められる。
【０００６】論理振幅が異なる２種の信号を伝送するの
で、半導体装置１０は図４に示すように、制御回路１１
と接続した通常用とウエイクアップ用の２系統の回路、
すなわち、通常用ドライバ１２とウエイクアップ用ドラ
イバ１３、及び、通常用レシーバ１４とウエイクアップ
用レシーバ１５を必要とする。制御回路１１はまた、Ｉ
／Ｏインタフェース１６を介して、入出力機器１７〜１
９をローカル制御し、入出力機器１７〜１９からステー
タス信号等を受ける。
で、半導体装置１０は図４に示すように、制御回路１１
と接続した通常用とウエイクアップ用の２系統の回路、
すなわち、通常用ドライバ１２とウエイクアップ用ドラ
イバ１３、及び、通常用レシーバ１４とウエイクアップ
用レシーバ１５を必要とする。制御回路１１はまた、Ｉ
／Ｏインタフェース１６を介して、入出力機器１７〜１
９をローカル制御し、入出力機器１７〜１９からステー
タス信号等を受ける。
【０００７】図５は、制御回路１１の出力段と通常用ド
ライバ１２とウエイクアップ用ドライバ１３の構成を示
す。制御回路１１の出力段は、アンドゲート１１１、１
１２及びインバータ１１３〜１１５を備え、通常用ドラ
イバ１２は、ｐＭＯＳトランジスタ１２１、１２２、ｎ
ＭＯＳトランジスタ１２３及び１２４を備え、ウエイク
アップ用ドライバ１３は、ｐＭＯＳトランジスタ１３１
及びｎＭＯＳトランジスタ１３２を備えている。
ライバ１２とウエイクアップ用ドライバ１３の構成を示
す。制御回路１１の出力段は、アンドゲート１１１、１
１２及びインバータ１１３〜１１５を備え、通常用ドラ
イバ１２は、ｐＭＯＳトランジスタ１２１、１２２、ｎ
ＭＯＳトランジスタ１２３及び１２４を備え、ウエイク
アップ用ドライバ１３は、ｐＭＯＳトランジスタ１３１
及びｎＭＯＳトランジスタ１３２を備えている。
【０００８】モード信号ＭＯＤＥが高レベルの場合、ア
ンドゲート１１２が閉じられてｐＭＯＳトランジスタ１
３１及びｎＭＯＳトランジスタ１３２が共に常時オフに
なる。この場合、入力信号ＳＩが高レベルに遷移する
と、ｐＭＯＳトランジスタ１２１がオンになって信号伝
送線ＢＰの電位がグランドレベルから上昇し、かつ、ｎ
ＭＯＳトランジスタ１２３がオンになって信号伝送線Ｂ
Ｍの電位が正の電源電圧ＶＣＣから低下する。入力信号
ＳＩが低レベルに遷移すると、ｐＭＯＳトランジスタ１
２１がオフになって信号伝送線ＢＰの電位がグランドレ
ベルに低下し、かつ、ｎＭＯＳトランジスタ１２３がオ
フになって信号伝送線ＢＭの電位が電源電圧ＶＣＣに上
昇する。
ンドゲート１１２が閉じられてｐＭＯＳトランジスタ１
３１及びｎＭＯＳトランジスタ１３２が共に常時オフに
なる。この場合、入力信号ＳＩが高レベルに遷移する
と、ｐＭＯＳトランジスタ１２１がオンになって信号伝
送線ＢＰの電位がグランドレベルから上昇し、かつ、ｎ
ＭＯＳトランジスタ１２３がオンになって信号伝送線Ｂ
Ｍの電位が正の電源電圧ＶＣＣから低下する。入力信号
ＳＩが低レベルに遷移すると、ｐＭＯＳトランジスタ１
２１がオフになって信号伝送線ＢＰの電位がグランドレ
ベルに低下し、かつ、ｎＭＯＳトランジスタ１２３がオ
フになって信号伝送線ＢＭの電位が電源電圧ＶＣＣに上
昇する。
【０００９】モード信号ＭＯＤＥが低レベルの場合、ア
ンドゲート１１１が閉じられてｐＭＯＳトランジスタ１
２１及びｎＭＯＳトランジスタ１２３が共に常時オフに
なる。この場合、入力信号ＳＩが高レベルに遷移する
と、ｐＭＯＳトランジスタ１３１がオンになって信号伝
送線ＢＰの電位がグランドレベルから上昇し、かつ、ｎ
ＭＯＳトランジスタ１３２がオンになって信号伝送線Ｂ
Ｍの電位が電源電圧ＶＣＣから低下する。入力信号ＳＩ
が低レベルに遷移すると、ｐＭＯＳトランジスタ１３１
がオフになって信号伝送線ＢＰの電位がグランドレベル
に低下し、かつ、ｎＭＯＳトランジスタ１３２がオフに
なって信号伝送線ＢＭの電位が電源電圧ＶＣＣに上昇す
る。
ンドゲート１１１が閉じられてｐＭＯＳトランジスタ１
２１及びｎＭＯＳトランジスタ１２３が共に常時オフに
なる。この場合、入力信号ＳＩが高レベルに遷移する
と、ｐＭＯＳトランジスタ１３１がオンになって信号伝
送線ＢＰの電位がグランドレベルから上昇し、かつ、ｎ
ＭＯＳトランジスタ１３２がオンになって信号伝送線Ｂ
Ｍの電位が電源電圧ＶＣＣから低下する。入力信号ＳＩ
が低レベルに遷移すると、ｐＭＯＳトランジスタ１３１
がオフになって信号伝送線ＢＰの電位がグランドレベル
に低下し、かつ、ｎＭＯＳトランジスタ１３２がオフに
なって信号伝送線ＢＭの電位が電源電圧ＶＣＣに上昇す
る。
【００１０】図６は、通常用レシーバ１４の構成を示
す。通常用レシーバ１４は、ボルテージホロア１４１の
出力端が抵抗１４２を介し演算増幅器１４３の非反転入
力端に接続され、演算増幅器１４３の非反転入力端と出
力端との間に抵抗１４４が接続されている。信号伝送線
ＢＰの電位が信号伝送線ＢＭの電位より、抵抗１４２と
抵抗１４４で定まる値よりも大きくなったときのみ、演
算増幅器１４３の出力が高レベルとなる。
す。通常用レシーバ１４は、ボルテージホロア１４１の
出力端が抵抗１４２を介し演算増幅器１４３の非反転入
力端に接続され、演算増幅器１４３の非反転入力端と出
力端との間に抵抗１４４が接続されている。信号伝送線
ＢＰの電位が信号伝送線ＢＭの電位より、抵抗１４２と
抵抗１４４で定まる値よりも大きくなったときのみ、演
算増幅器１４３の出力が高レベルとなる。
【００１１】ウエイクアップ用レシーバ１５は、図６の
抵抗１４２及び１４４の値以外は通常用レシーバ１４と
同一構成であり、通常信号では応答せず、ウエイクアッ
プ信号に対してのみ応答し、これにより休止状態の電子
機器、例えばバックソナーが動作状態となる。
抵抗１４２及び１４４の値以外は通常用レシーバ１４と
同一構成であり、通常信号では応答せず、ウエイクアッ
プ信号に対してのみ応答し、これにより休止状態の電子
機器、例えばバックソナーが動作状態となる。
【００１２】
【発明が解決しようとする課題】上述のように、従来で
は２系統の通常用ドライバ１２とウエイクアップ用ドラ
イバ１３とを必要とする。ｐＭＯＳトランジスタ１２
１、１２２、ｎＭＯＳトランジスタ１２３、１２４、ｐ
ＭＯＳトランジスタ１３１及びｎＭＯＳトランジスタ１
３２の各々のチップ上占有面積は、駆動能力を大きくす
るため、制御回路１１の各ＭＯＳトランジスタのチップ
上占有面積の１００倍程度広くする必要があるので、半
導体装置１０のチップサイズが大きくなるという問題点
があった。
は２系統の通常用ドライバ１２とウエイクアップ用ドラ
イバ１３とを必要とする。ｐＭＯＳトランジスタ１２
１、１２２、ｎＭＯＳトランジスタ１２３、１２４、ｐ
ＭＯＳトランジスタ１３１及びｎＭＯＳトランジスタ１
３２の各々のチップ上占有面積は、駆動能力を大きくす
るため、制御回路１１の各ＭＯＳトランジスタのチップ
上占有面積の１００倍程度広くする必要があるので、半
導体装置１０のチップサイズが大きくなるという問題点
があった。
【００１３】本発明の目的は、このような問題点に鑑
み、論理振幅が異なる２種の信号を出力する、チップサ
イズを縮小することができる出力回路を提供することに
ある。
み、論理振幅が異なる２種の信号を出力する、チップサ
イズを縮小することができる出力回路を提供することに
ある。
【００１４】
【課題を解決するための手段及びその作用】本発明に係
る出力回路を、実施例図中の対応する構成要素の符号を
引用して説明する。
る出力回路を、実施例図中の対応する構成要素の符号を
引用して説明する。
【００１５】本発明は、例えば図１に示す如く、第１出
力端子（ＢＰ）と第２出力端子（ＢＭ）の間に異なる論
理電圧振幅の信号を出力する出力回路において、 第１電
源供給線（ＶＣＣ）と該第１出力端子との間に直列接続
された第１及び第２ＭＯＳトランジスタ（３１、３２）
と、第２電源供給線（ＧＮＤ）と該第２出力端子との間
に直列接続された第３及び第４ＭＯＳトランジスタ（３
３、３４）とを有するドライバ回路（３０）と、 モード
信号（ＭＯＤＥ）が２値論理の第１状態の時、２値論理
入力信号（ＳＩ）に応答して該第１〜４ＭＯＳトランジ
スタを共通にオン／オフ制御し、該モード信号が２値論
理の第２状態の時、該第２及び第４ＭＯＳトランジスタ
の各々のゲート・ドレイン間を短絡すると共に該２値論
理入力信号に応答して該第１及び第３ＭＯＳトランジス
タを共通にオン／オフ制御する制御回路（４０）と、 を
有する。
力端子（ＢＰ）と第２出力端子（ＢＭ）の間に異なる論
理電圧振幅の信号を出力する出力回路において、 第１電
源供給線（ＶＣＣ）と該第１出力端子との間に直列接続
された第１及び第２ＭＯＳトランジスタ（３１、３２）
と、第２電源供給線（ＧＮＤ）と該第２出力端子との間
に直列接続された第３及び第４ＭＯＳトランジスタ（３
３、３４）とを有するドライバ回路（３０）と、 モード
信号（ＭＯＤＥ）が２値論理の第１状態の時、２値論理
入力信号（ＳＩ）に応答して該第１〜４ＭＯＳトランジ
スタを共通にオン／オフ制御し、該モード信号が２値論
理の第２状態の時、該第２及び第４ＭＯＳトランジスタ
の各々のゲート・ドレイン間を短絡すると共に該２値論
理入力信号に応答して該第１及び第３ＭＯＳトランジス
タを共通にオン／オフ制御する制御回路（４０）と、 を
有する。
【００１６】上記構成において、モード信号（ＭＯＤ
Ｅ）が２値論理の第１状態の時、例えば図２（Ａ）の回
路と等価になり、モード信号（ＭＯＤＥ）が２値論理の
第２状態の時、例えば図２（Ｂ）の回路と等価になり、
論理振幅が異なる２種の信号を伝送することができる。
Ｅ）が２値論理の第１状態の時、例えば図２（Ａ）の回
路と等価になり、モード信号（ＭＯＤＥ）が２値論理の
第２状態の時、例えば図２（Ｂ）の回路と等価になり、
論理振幅が異なる２種の信号を伝送することができる。
【００１７】従来では図５に示すように、論理振幅が異
なる２種の信号に対し２組のドライバ１２及び１３を備
えていたが、本発明では、論理振幅が異なる２種の信号
に対し１組のドライバ３０を備えればよいので、ＭＯＳ
トランジスタの個数が従来の２／３となる。ここで、ド
ライバ３０のＭＯＳトランジスタのチップ上占有面積は
制御回路４０のＭＯＳトランジスタのチップ上占有面積
の例えば１００倍も広い。したがって、本発明によれ
ば、ドライバ３０のチップ上占有面積を大幅に縮小する
ことが可能となり、チップサイズを縮小することが可能
となる。
なる２種の信号に対し２組のドライバ１２及び１３を備
えていたが、本発明では、論理振幅が異なる２種の信号
に対し１組のドライバ３０を備えればよいので、ＭＯＳ
トランジスタの個数が従来の２／３となる。ここで、ド
ライバ３０のＭＯＳトランジスタのチップ上占有面積は
制御回路４０のＭＯＳトランジスタのチップ上占有面積
の例えば１００倍も広い。したがって、本発明によれ
ば、ドライバ３０のチップ上占有面積を大幅に縮小する
ことが可能となり、チップサイズを縮小することが可能
となる。
【００１８】本発明の第１態様では、例えば図１に示す
如く、上記第１及び第２ＭＯＳトランジスタ（３１、３
２）はいずれもｐチャンネル形であり、上記第３及び第
４ＭＯＳトランジスタ（３３、３４）はいずれもｎチャ
ンネル形であり、 上記制御回路（４０）は、 該第１及び
第２ＭＯＳトランジスタのゲート間に接続された第１ス
イッチ手段（４１）と、 該第２ＭＯＳトランジスタのゲ
ート・ドレイン間に接続された第２スイッチ手段（４
２）と、 該第３ＭＯＳトランジスタのゲートと該第４Ｍ
ＯＳトランジスタのゲートとの間に接続された第３スイ
ッチ手段（４３）と、 該第４ＭＯＳトランジスタのゲー
ト・ドレイン間に接続された第４スイッチ手段（４４）
と、 上記モード信号が上記第１状態であることに応答し
て該第１及び第３スイッチ手段をオンにすると共に該第
２及び第４スイッチ手段をオフにし、上記モード信号が
上記第２状態であることに応答して該第１及び第３スイ
ッチ手段をオフにすると共に該第２及び第４スイッチ手
段をオンにする第１回路と、 上記入力信号に応答して、
該第１及び第３ＭＯＳトランジスタのゲートにそれぞれ
２値論理の第１及び第２状態の電圧を供給する第２回路
と、 を有する。
如く、上記第１及び第２ＭＯＳトランジスタ（３１、３
２）はいずれもｐチャンネル形であり、上記第３及び第
４ＭＯＳトランジスタ（３３、３４）はいずれもｎチャ
ンネル形であり、 上記制御回路（４０）は、 該第１及び
第２ＭＯＳトランジスタのゲート間に接続された第１ス
イッチ手段（４１）と、 該第２ＭＯＳトランジスタのゲ
ート・ドレイン間に接続された第２スイッチ手段（４
２）と、 該第３ＭＯＳトランジスタのゲートと該第４Ｍ
ＯＳトランジスタのゲートとの間に接続された第３スイ
ッチ手段（４３）と、 該第４ＭＯＳトランジスタのゲー
ト・ドレイン間に接続された第４スイッチ手段（４４）
と、 上記モード信号が上記第１状態であることに応答し
て該第１及び第３スイッチ手段をオンにすると共に該第
２及び第４スイッチ手段をオフにし、上記モード信号が
上記第２状態であることに応答して該第１及び第３スイ
ッチ手段をオフにすると共に該第２及び第４スイッチ手
段をオンにする第１回路と、 上記入力信号に応答して、
該第１及び第３ＭＯＳトランジスタのゲートにそれぞれ
２値論理の第１及び第２状態の電圧を供給する第２回路
と、 を有する。
【００１９】本発明の第２態様では、例えば図３に示す
如く、上記第１及び第４ＭＯＳトランジスタ（３１、３
６））はいずれもｐチャンネル形であり、上記第２及び
第３ＭＯＳトランジスタ（３５、３３）はいずれもｎチ
ャンネル形であり、 上記制御回路（４０Ａ）は、 該第２
ＭＯＳトランジスタのゲートと上記入力信号が供給され
る第１信号線との間に接続された第１スイッチ手段（４
８）と、 該第２ＭＯＳトランジスタのゲート・ドレイン
間に接続された第２スイッチ手段（４７）と、 該第４Ｍ
ＯＳトランジスタのゲートと該入力信号を反転した信号
が供給される第２信号線との間に接続された第３スイッ
チ手段（５０）と、 該第４ＭＯＳトランジスタのゲート
・ドレイン間に接続された第４スイッチ手段（４９）
と、 上記モード信号が上記第１状態であることに応答し
て該第１及び第３スイッチ手段をオンにすると共に該第
２及び第４スイッチ手段をオフにし、上記モード信号が
上記第２状態であることに応答して該第１及び第３スイ
ッチ手段をオフにすると共に該第２及び第４スイッチ手
段をオンにする第１回路と、 上記入力信号に応答して、
該第１及び第３ＭＯＳトランジスタのゲートにそれぞれ
２値論理の第１及び第２状態の電圧を供給する第２回路
と、 を有する。
如く、上記第１及び第４ＭＯＳトランジスタ（３１、３
６））はいずれもｐチャンネル形であり、上記第２及び
第３ＭＯＳトランジスタ（３５、３３）はいずれもｎチ
ャンネル形であり、 上記制御回路（４０Ａ）は、 該第２
ＭＯＳトランジスタのゲートと上記入力信号が供給され
る第１信号線との間に接続された第１スイッチ手段（４
８）と、 該第２ＭＯＳトランジスタのゲート・ドレイン
間に接続された第２スイッチ手段（４７）と、 該第４Ｍ
ＯＳトランジスタのゲートと該入力信号を反転した信号
が供給される第２信号線との間に接続された第３スイッ
チ手段（５０）と、 該第４ＭＯＳトランジスタのゲート
・ドレイン間に接続された第４スイッチ手段（４９）
と、 上記モード信号が上記第１状態であることに応答し
て該第１及び第３スイッチ手段をオンにすると共に該第
２及び第４スイッチ手段をオフにし、上記モード信号が
上記第２状態であることに応答して該第１及び第３スイ
ッチ手段をオフにすると共に該第２及び第４スイッチ手
段をオンにする第１回路と、 上記入力信号に応答して、
該第１及び第３ＭＯＳトランジスタのゲートにそれぞれ
２値論理の第１及び第２状態の電圧を供給する第２回路
と、 を有する。
【００２０】なお、図１及び図３では、ゲート・ドレイ
ン間が導通されて負荷素子となるＭＯＳトランジスタを
電源配線と反対側に接続した場合を示すが、本発明はこ
のＭＯＳトランジスタを電源配線側に接続した構成であ
ってもよい。
ン間が導通されて負荷素子となるＭＯＳトランジスタを
電源配線と反対側に接続した場合を示すが、本発明はこ
のＭＯＳトランジスタを電源配線側に接続した構成であ
ってもよい。
【００２１】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００２２】［第１実施例］ 図１は、第１実施例の出力回路、すなわち、ドライバ３
０と、制御回路４０の出力段の構成を示す。
０と、制御回路４０の出力段の構成を示す。
【００２３】ドライバ３０は、ｐＭＯＳトランジスタ３
１、３２、ｎＭＯＳトランジスタ３３及び３４を備えて
いる。そして、ｐＭＯＳトランジスタ３１のソースが電
源配線ＶＣＣに接続され、ｐＭＯＳトランジスタ３２の
ソースがｐＭＯＳトランジスタ３１のドレインに接続さ
れ、ｐＭＯＳトランジスタ３２のドレインが１対の出力
端の一方となっている。また、ｎＭＯＳトランジスタ３
３のソースがグランド線ＧＮＤに接続され、ｎＭＯＳト
ランジスタ３４のソースがｎＭＯＳトランジスタ３３の
ドレインに接続され、ｎＭＯＳトランジスタ３３のドレ
インが該一対の出力端の他方となっている。
１、３２、ｎＭＯＳトランジスタ３３及び３４を備えて
いる。そして、ｐＭＯＳトランジスタ３１のソースが電
源配線ＶＣＣに接続され、ｐＭＯＳトランジスタ３２の
ソースがｐＭＯＳトランジスタ３１のドレインに接続さ
れ、ｐＭＯＳトランジスタ３２のドレインが１対の出力
端の一方となっている。また、ｎＭＯＳトランジスタ３
３のソースがグランド線ＧＮＤに接続され、ｎＭＯＳト
ランジスタ３４のソースがｎＭＯＳトランジスタ３３の
ドレインに接続され、ｎＭＯＳトランジスタ３３のドレ
インが該一対の出力端の他方となっている。
【００２４】制御回路４０の出力段は、ｐＭＯＳトラン
ジスタ４１、４２、ｎＭＯＳトランジスタ４３及び４４
を備えている。そして、ｐＭＯＳトランジスタ４１のソ
ース及びドレインがそれぞれｐＭＯＳトランジスタ３１
及び３２のゲートに接続され、ｐＭＯＳトランジスタ４
２のソース及びドレインがそれぞれｐＭＯＳトランジス
タ３２のゲート及びドレインに接続されている。また、
ｎＭＯＳトランジスタ４３のソース及びドレインがそれ
ぞれｎＭＯＳトランジスタ３３及び３４のゲートに接続
され、ｎＭＯＳトランジスタ４４のソース及びドレイン
がそれぞれｎＭＯＳトランジスタ３４のゲート及びドレ
インに接続されている。
ジスタ４１、４２、ｎＭＯＳトランジスタ４３及び４４
を備えている。そして、ｐＭＯＳトランジスタ４１のソ
ース及びドレインがそれぞれｐＭＯＳトランジスタ３１
及び３２のゲートに接続され、ｐＭＯＳトランジスタ４
２のソース及びドレインがそれぞれｐＭＯＳトランジス
タ３２のゲート及びドレインに接続されている。また、
ｎＭＯＳトランジスタ４３のソース及びドレインがそれ
ぞれｎＭＯＳトランジスタ３３及び３４のゲートに接続
され、ｎＭＯＳトランジスタ４４のソース及びドレイン
がそれぞれｎＭＯＳトランジスタ３４のゲート及びドレ
インに接続されている。
【００２５】ｐＭＯＳトランジスタ４１のゲートはｎＭ
ＯＳトランジスタ４４のゲートに接続され、ｐＭＯＳト
ランジスタ４２のゲートはｎＭＯＳトランジスタ４３の
ゲートに接続され、また、ｐＭＯＳトランジスタ４１の
ゲートはインバータ４５を介しｐＭＯＳトランジスタ４
２及びｎＭＯＳトランジスタ４３の両ゲートに接続さ
れ、ｐＭＯＳトランジスタ４１のゲートにモード信号Ｍ
ＯＤＥが供給される。ｎＭＯＳトランジスタ４３のソー
スは、一方ではｎＭＯＳトランジスタ３３のゲートに接
続され、他方ではインバータ４６を介しｐＭＯＳトラン
ジスタ４１のソースに接続されている。入力信号ＳＩ
は、インバータ４６の入力端に供給される。
ＯＳトランジスタ４４のゲートに接続され、ｐＭＯＳト
ランジスタ４２のゲートはｎＭＯＳトランジスタ４３の
ゲートに接続され、また、ｐＭＯＳトランジスタ４１の
ゲートはインバータ４５を介しｐＭＯＳトランジスタ４
２及びｎＭＯＳトランジスタ４３の両ゲートに接続さ
れ、ｐＭＯＳトランジスタ４１のゲートにモード信号Ｍ
ＯＤＥが供給される。ｎＭＯＳトランジスタ４３のソー
スは、一方ではｎＭＯＳトランジスタ３３のゲートに接
続され、他方ではインバータ４６を介しｐＭＯＳトラン
ジスタ４１のソースに接続されている。入力信号ＳＩ
は、インバータ４６の入力端に供給される。
【００２６】次に、上記の如く構成された半導体装置の
動作を説明する。
動作を説明する。
【００２７】ウエイクアップ信号を伝送する場合には、
モード信号ＭＯＤＥを低レベルにする。これにより、ｐ
ＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ４３
がオンになり、ｐＭＯＳトランジスタ４２及びｎＭＯＳ
トランジスタ４４がオフになって、図２（Ａ）に示すの
ような等価回路となる。この場合、入力信号ＳＩが高レ
ベルに遷移すると、ｐＭＯＳトランジスタ３１及び３２
がオンになって信号伝送線ＢＰの電位がグランドレベル
から上昇し、また、ｎＭＯＳトランジスタ３３及び３４
がオンになって信号伝送線ＢＭの電位が正の電源電圧Ｖ
ＣＣから低下して（ＢＰの電位＞ＢＭの電位）、信号伝
送線ＢＰ、ＢＭ間が高電圧振幅となる。入力信号ＳＩが
低レベルに遷移すると、ｐＭＯＳトランジスタ３１及び
３２がオフになって信号伝送線ＢＰの電位がグランドレ
ベルに低下し、また、ｎＭＯＳトランジスタ３３及び３
４がオフになって信号伝送線ＢＭの電位が電源電圧ＶＣ
Ｃに上昇する。
モード信号ＭＯＤＥを低レベルにする。これにより、ｐ
ＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ４３
がオンになり、ｐＭＯＳトランジスタ４２及びｎＭＯＳ
トランジスタ４４がオフになって、図２（Ａ）に示すの
ような等価回路となる。この場合、入力信号ＳＩが高レ
ベルに遷移すると、ｐＭＯＳトランジスタ３１及び３２
がオンになって信号伝送線ＢＰの電位がグランドレベル
から上昇し、また、ｎＭＯＳトランジスタ３３及び３４
がオンになって信号伝送線ＢＭの電位が正の電源電圧Ｖ
ＣＣから低下して（ＢＰの電位＞ＢＭの電位）、信号伝
送線ＢＰ、ＢＭ間が高電圧振幅となる。入力信号ＳＩが
低レベルに遷移すると、ｐＭＯＳトランジスタ３１及び
３２がオフになって信号伝送線ＢＰの電位がグランドレ
ベルに低下し、また、ｎＭＯＳトランジスタ３３及び３
４がオフになって信号伝送線ＢＭの電位が電源電圧ＶＣ
Ｃに上昇する。
【００２８】通常の信号を伝送する場合には、図１にお
いてモード信号ＭＯＤＥを高レベルにする。これによ
り、ｐＭＯＳトランジスタ４１及びｎＭＯＳトランジス
タ４３がオフになり、ｐＭＯＳトランジスタ４２及びｎ
ＭＯＳトランジスタ４４がオンになって、図２（Ｂ）に
示すような等価回路となり、ｐＭＯＳトランジスタ３２
及びｎＭＯＳトランジスタ３４は負荷素子として機能す
る。この場合、入力信号ＳＩが高レベルに遷移すると、
ｐＭＯＳトランジスタ３１がオンになって信号伝送線Ｂ
Ｐの電位がグランドレベルから上昇し、また、ｎＭＯＳ
トランジスタ３３がオンになって信号伝送線ＢＭの電位
が電源電圧ＶＣＣから低下し（ＢＰの電位＞ＢＭの電
位）、信号伝送線ＢＰ、ＢＭ間が低電圧振幅となる。入
力信号ＳＩが低レベルに遷移すると、ｐＭＯＳトランジ
スタ３１がオフになって信号伝送線ＢＰの電位がグラン
ドレベルに低下し、また、ｎＭＯＳトランジスタ３３が
オフになって信号伝送線ＢＭの電位が電源電圧ＶＣＣに
上昇する。
いてモード信号ＭＯＤＥを高レベルにする。これによ
り、ｐＭＯＳトランジスタ４１及びｎＭＯＳトランジス
タ４３がオフになり、ｐＭＯＳトランジスタ４２及びｎ
ＭＯＳトランジスタ４４がオンになって、図２（Ｂ）に
示すような等価回路となり、ｐＭＯＳトランジスタ３２
及びｎＭＯＳトランジスタ３４は負荷素子として機能す
る。この場合、入力信号ＳＩが高レベルに遷移すると、
ｐＭＯＳトランジスタ３１がオンになって信号伝送線Ｂ
Ｐの電位がグランドレベルから上昇し、また、ｎＭＯＳ
トランジスタ３３がオンになって信号伝送線ＢＭの電位
が電源電圧ＶＣＣから低下し（ＢＰの電位＞ＢＭの電
位）、信号伝送線ＢＰ、ＢＭ間が低電圧振幅となる。入
力信号ＳＩが低レベルに遷移すると、ｐＭＯＳトランジ
スタ３１がオフになって信号伝送線ＢＰの電位がグラン
ドレベルに低下し、また、ｎＭＯＳトランジスタ３３が
オフになって信号伝送線ＢＭの電位が電源電圧ＶＣＣに
上昇する。
【００２９】従来では図５に示すように、通常信号に対
しドライバ１２を備え、ウエイクアップ信号に対しドラ
イバ１３を備えていたが、本実施例では図１に示すよう
に、通常信号及びウエイクアップ信号に対し１組のドラ
イバ３０を備えればよいので、ＭＯＳトランジスタの個
数が従来の２／３となる。ドライバ３０の各ＭＯＳトラ
ンジスタのチップ上占有面積は制御回路４０の各ＭＯＳ
トランジスタのチップ上占有面積の１００倍程度も広い
ので、本実施例によれば、ドライバ３０のチップ上占有
面積を大幅に縮小することが可能となる。
しドライバ１２を備え、ウエイクアップ信号に対しドラ
イバ１３を備えていたが、本実施例では図１に示すよう
に、通常信号及びウエイクアップ信号に対し１組のドラ
イバ３０を備えればよいので、ＭＯＳトランジスタの個
数が従来の２／３となる。ドライバ３０の各ＭＯＳトラ
ンジスタのチップ上占有面積は制御回路４０の各ＭＯＳ
トランジスタのチップ上占有面積の１００倍程度も広い
ので、本実施例によれば、ドライバ３０のチップ上占有
面積を大幅に縮小することが可能となる。
【００３０】［第２実施例］ 図３は、第２実施例の出力回路、すなわち、ドライバ３
０Ａと、制御回路４０Ａの出力段の構成を示す。
０Ａと、制御回路４０Ａの出力段の構成を示す。
【００３１】ドライバ３０Ａは、図１のｐＭＯＳトラン
ジスタ３２の代わりにｎＭＯＳトランジスタ３５を用
い、図１のｎＭＯＳトランジスタ３４の代わりにｐＭＯ
Ｓトランジスタ３６を用いている。ドライバ３０Ａは、
ｐＭＯＳトランジスタ３１のソースが電源配線ＶＣＣに
接続され、ｎＭＯＳトランジスタ３５のドレインがｐＭ
ＯＳトランジスタ３１のドレインに接続され、ｎＭＯＳ
トランジスタ３５のソースが１対の一方の出力端となっ
ている。また、ｎＭＯＳトランジスタ３３のソースがグ
ランド線ＧＮＤに接続され、ｐＭＯＳトランジスタ３６
のドレインがｎＭＯＳトランジスタ３３のドレインに接
続され、ｐＭＯＳトランジスタ３６のソースが一対の他
方の出力端となっている。
ジスタ３２の代わりにｎＭＯＳトランジスタ３５を用
い、図１のｎＭＯＳトランジスタ３４の代わりにｐＭＯ
Ｓトランジスタ３６を用いている。ドライバ３０Ａは、
ｐＭＯＳトランジスタ３１のソースが電源配線ＶＣＣに
接続され、ｎＭＯＳトランジスタ３５のドレインがｐＭ
ＯＳトランジスタ３１のドレインに接続され、ｎＭＯＳ
トランジスタ３５のソースが１対の一方の出力端となっ
ている。また、ｎＭＯＳトランジスタ３３のソースがグ
ランド線ＧＮＤに接続され、ｐＭＯＳトランジスタ３６
のドレインがｎＭＯＳトランジスタ３３のドレインに接
続され、ｐＭＯＳトランジスタ３６のソースが一対の他
方の出力端となっている。
【００３２】制御回路４０Ａの出力段は、インバータ４
６、ｎＭＯＳトランジスタ４７、４９、ｐＭＯＳトラン
ジスタ４８及び５０を備えている。そして、ｎＭＯＳト
ランジスタ４７のソース及びドレインがそれぞれｎＭＯ
Ｓトランジスタ３５のゲート及びドレインに接続され、
ｐＭＯＳトランジスタ４８のドレインがｎＭＯＳトラン
ジスタ３５のゲートに接続されている。また、ｎＭＯＳ
トランジスタ４９のソース及びドレインがそれぞれｐＭ
ＯＳトランジスタ３６のドレイン及びゲートに接続さ
れ、ｐＭＯＳトランジスタ５０のドレインがｐＭＯＳト
ランジスタ３６のゲートに接続されている。
６、ｎＭＯＳトランジスタ４７、４９、ｐＭＯＳトラン
ジスタ４８及び５０を備えている。そして、ｎＭＯＳト
ランジスタ４７のソース及びドレインがそれぞれｎＭＯ
Ｓトランジスタ３５のゲート及びドレインに接続され、
ｐＭＯＳトランジスタ４８のドレインがｎＭＯＳトラン
ジスタ３５のゲートに接続されている。また、ｎＭＯＳ
トランジスタ４９のソース及びドレインがそれぞれｐＭ
ＯＳトランジスタ３６のドレイン及びゲートに接続さ
れ、ｐＭＯＳトランジスタ５０のドレインがｐＭＯＳト
ランジスタ３６のゲートに接続されている。
【００３３】ｎＭＯＳトランジスタ４７のゲートはｐＭ
ＯＳトランジスタ４８、ｎＭＯＳトランジスタ４９及び
ｐＭＯＳトランジスタ５０のゲートに接続され、これら
のゲートにモード信号ＭＯＤＥが供給される。インバー
タ４６の入力端はｎＭＯＳトランジスタ３３のゲート及
びｐＭＯＳトランジスタ４８のソースに接続され、イン
バータ４６の出力端はｐＭＯＳトランジスタ３１のゲー
ト及びｐＭＯＳトランジスタ５０のソースに接続されて
いる。入力信号ＳＩは、インバータ４６の入力端に供給
される。
ＯＳトランジスタ４８、ｎＭＯＳトランジスタ４９及び
ｐＭＯＳトランジスタ５０のゲートに接続され、これら
のゲートにモード信号ＭＯＤＥが供給される。インバー
タ４６の入力端はｎＭＯＳトランジスタ３３のゲート及
びｐＭＯＳトランジスタ４８のソースに接続され、イン
バータ４６の出力端はｐＭＯＳトランジスタ３１のゲー
ト及びｐＭＯＳトランジスタ５０のソースに接続されて
いる。入力信号ＳＩは、インバータ４６の入力端に供給
される。
【００３４】次に、上記の如く構成された半導体装置の
動作を説明する。
動作を説明する。
【００３５】ウエイクアップ信号を伝送する場合には、
モード信号ＭＯＤＥを低レベルにする。これにより、ｐ
ＭＯＳトランジスタ４８及び５０がオンになり、ｎＭＯ
Ｓトランジスタ４７及び４９がオフになる。この場合、
入力信号ＳＩが高レベルに遷移すると、ｐＭＯＳトラン
ジスタ３１及びｎＭＯＳトランジスタ３５がオンになっ
て信号伝送線ＢＰの電位がグランドレベルから上昇し、
また、ｎＭＯＳトランジスタ３３及びｐＭＯＳトランジ
スタ３６がオンになって信号伝送線ＢＭの電位が電源電
圧ＶＣＣから低下し（ＢＰの電位＞ＢＭの電位）、信号
伝送線ＢＰ、ＢＭ間が高電圧振幅となる。入力信号ＳＩ
が低レベルに遷移すると、ｐＭＯＳトランジスタ３１及
びｎＭＯＳトランジスタ３５がオフになって信号伝送線
ＢＰの電位がグランドレベルに低下し、また、ｎＭＯＳ
トランジスタ３３及びｐＭＯＳトランジスタ３６がオフ
になって信号伝送線ＢＭの電位が電源電圧ＶＣＣに上昇
する。
モード信号ＭＯＤＥを低レベルにする。これにより、ｐ
ＭＯＳトランジスタ４８及び５０がオンになり、ｎＭＯ
Ｓトランジスタ４７及び４９がオフになる。この場合、
入力信号ＳＩが高レベルに遷移すると、ｐＭＯＳトラン
ジスタ３１及びｎＭＯＳトランジスタ３５がオンになっ
て信号伝送線ＢＰの電位がグランドレベルから上昇し、
また、ｎＭＯＳトランジスタ３３及びｐＭＯＳトランジ
スタ３６がオンになって信号伝送線ＢＭの電位が電源電
圧ＶＣＣから低下し（ＢＰの電位＞ＢＭの電位）、信号
伝送線ＢＰ、ＢＭ間が高電圧振幅となる。入力信号ＳＩ
が低レベルに遷移すると、ｐＭＯＳトランジスタ３１及
びｎＭＯＳトランジスタ３５がオフになって信号伝送線
ＢＰの電位がグランドレベルに低下し、また、ｎＭＯＳ
トランジスタ３３及びｐＭＯＳトランジスタ３６がオフ
になって信号伝送線ＢＭの電位が電源電圧ＶＣＣに上昇
する。
【００３６】通常の信号を伝送する場合には、モード信
号ＭＯＤＥを高レベルにする。これにより、ｐＭＯＳト
ランジスタ４８及び５０がオフになり、ｎＭＯＳトラン
ジスタ４７及び４９がオンになり、ｎＭＯＳトランジス
タ３５及びｐＭＯＳトランジスタ３６は負荷素子として
機能する。この場合、入力信号ＳＩが高レベルに遷移す
ると、ｐＭＯＳトランジスタ３１がオンになって信号伝
送線ＢＰの電位がグランドレベルから上昇し、また、ｎ
ＭＯＳトランジスタ３３がオンになって信号伝送線ＢＭ
の電位が電源電圧ＶＣＣから低下し（ＢＰの電位＞ＢＭ
の電位）、信号伝送線ＢＰ、ＢＭ間が低電圧振幅とな
る。入力信号ＳＩが低レベルに遷移すると、ｐＭＯＳト
ランジスタ３１がオフになって信号伝送線ＢＰの電位が
グランドレベルに低下し、また、ｎＭＯＳトランジスタ
３３がオフになって信号伝送線ＢＭの電位が電源電圧Ｖ
ＣＣに上昇する。
号ＭＯＤＥを高レベルにする。これにより、ｐＭＯＳト
ランジスタ４８及び５０がオフになり、ｎＭＯＳトラン
ジスタ４７及び４９がオンになり、ｎＭＯＳトランジス
タ３５及びｐＭＯＳトランジスタ３６は負荷素子として
機能する。この場合、入力信号ＳＩが高レベルに遷移す
ると、ｐＭＯＳトランジスタ３１がオンになって信号伝
送線ＢＰの電位がグランドレベルから上昇し、また、ｎ
ＭＯＳトランジスタ３３がオンになって信号伝送線ＢＭ
の電位が電源電圧ＶＣＣから低下し（ＢＰの電位＞ＢＭ
の電位）、信号伝送線ＢＰ、ＢＭ間が低電圧振幅とな
る。入力信号ＳＩが低レベルに遷移すると、ｐＭＯＳト
ランジスタ３１がオフになって信号伝送線ＢＰの電位が
グランドレベルに低下し、また、ｎＭＯＳトランジスタ
３３がオフになって信号伝送線ＢＭの電位が電源電圧Ｖ
ＣＣに上昇する。
【００３７】この第２実施例の効果は、上記第１実施例
の効果と同一である。
の効果と同一である。
【００３８】
【発明の効果】以上説明した如く、本発明に係る出力回
路では、論理振幅が異なる２種の信号に対し１組のドラ
イバを備えればよいので、ＭＯＳトランジスタの個数が
従来の２／３となり、ドライバのチップ上占有面積を大
幅に縮小することが可能となり、チップサイズを縮小す
ることが可能となるという優れた効果を奏し、製造コス
ト低減に寄与するところが大きい。
路では、論理振幅が異なる２種の信号に対し１組のドラ
イバを備えればよいので、ＭＯＳトランジスタの個数が
従来の２／３となり、ドライバのチップ上占有面積を大
幅に縮小することが可能となり、チップサイズを縮小す
ることが可能となるという優れた効果を奏し、製造コス
ト低減に寄与するところが大きい。
【図１】本発明の第１実施例に係る出力回路を示す図で
ある。
ある。
【図２】図１の回路の２つのモードの各々の等価回路図
である。
である。
【図３】本発明の第２実施例に係る出力回路を示す図で
ある。
ある。
【図４】電子機器間接続及び従来の半導体装置の概略構
成を示す図である。
成を示す図である。
【図５】図４の制御回路の出力段及びドライバの回路図
である。
である。
【図６】図４のレシーバの回路図である。
【図７】図４の電子機器間伝送に用いられる信号の説明
図である。
図である。
Ｔ１ 電子機器 １０ 半導体装置 １１、４０、４０Ａ 制御回路 １１１、１１２ アンドゲート １１３〜１１５ インバータ １２ 通常用ドライバ １２１、１２２、１３１、３１、３２、３６、４１、４
２、４８、５０ ｐＭＯＳトランジスタ １２３、１２４、１３２、３３、３４、３５、４３、４
４、４７、４９ ｎＭＯＳトランジスタ １３ ウエイクアップ用ドライバ １４ 通常用レシーバ １４１ ボルテージホロア １４３ 演算増幅器 １５ ウエイクアップ用レシーバ １６ Ｉ／Ｏインタフェース １７〜１９ 入出力機器 ３０、３０Ａ ドライバ ４５、４６ インバータ
２、４８、５０ ｐＭＯＳトランジスタ １２３、１２４、１３２、３３、３４、３５、４３、４
４、４７、４９ ｎＭＯＳトランジスタ １３ ウエイクアップ用ドライバ １４ 通常用レシーバ １４１ ボルテージホロア １４３ 演算増幅器 １５ ウエイクアップ用レシーバ １６ Ｉ／Ｏインタフェース １７〜１９ 入出力機器 ３０、３０Ａ ドライバ ４５、４６ インバータ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/20 101 H03K 19/0948
Claims (3)
- 【請求項１】 第１出力端子と第２出力端子の間に異な
る論理電圧振幅の信号を出力する出力回路において、 第１電源供給線と該第１出力端子との間に直列接続され
た第１及び第２ＭＯＳトランジスタと、第２電源供給線
と該第２出力端子との間に直列接続された第３及び第４
ＭＯＳトランジスタとを有するドライバ回路と、 モード信号が２値論理の第１状態の時、２値論理入力信
号に応答して該第１〜４ＭＯＳトランジスタを共通にオ
ン／オフ制御し、該モード信号が２値論理の第２状態の
時、該第２及び第４ＭＯＳトランジスタの各々のゲート
・ドレイン間を短絡すると共に該２値論理入力信号に応
答して該第１及び第３ＭＯＳトランジスタを共通にオン
／オフ制御する制御回路と、 を有することを特徴とする出力回路。 - 【請求項２】 上記第１及び第２ＭＯＳトランジスタは
いずれもｐチャンネル形であり、上記第３及び第４ＭＯ
Ｓトランジスタはいずれもｎチャンネル形であり、 上記制御回路は、 該第１及び第２ＭＯＳトランジスタのゲート間に接続さ
れた第１スイッチ手段と、 該第２ＭＯＳトランジスタのゲート・ドレイン間に接続
された第２スイッチ手段と、 該第３ＭＯＳトランジスタのゲートと該第４ＭＯＳトラ
ンジスタのゲートとの間に接続された第３スイッチ手段
と、 該第４ＭＯＳトランジスタのゲート・ドレイン間に接続
された第４スイッチ手段と、 上記モード信号が上記第１状態であることに応答して該
第１及び第３スイッチ手段をオンにすると共に該第２及
び第４スイッチ手段をオフにし、上記モード信号が上記
第２状態であることに応答して該第１及び第３スイッチ
手段をオフにすると共に該第２及び第４スイッチ手段を
オンにする第１回路と、 上記入力信号に応答して、該第１及び第３ＭＯＳトラン
ジスタのゲートにそれ ぞれ２値論理の第１及び第２状態
の電圧を供給する第２回路と、 を有することを特徴とする請求項１記載の出力回路。 - 【請求項３】 上記第１及び第４ＭＯＳトランジスタは
いずれもｐチャンネル形であり、上記第２及び第３ＭＯ
Ｓトランジスタはいずれもｎチャンネル形であり、 上記制御回路は、 該第２ＭＯＳトランジスタのゲートと上記入力信号が供
給される第１信号線との間に接続された第１スイッチ手
段と、 該第２ＭＯＳトランジスタのゲート・ドレイン間に接続
された第２スイッチ手段と、 該第４ＭＯＳトランジスタのゲートと該入力信号を反転
した信号が供給される第２信号線との間に接続された第
３スイッチ手段と、 該第４ＭＯＳトランジスタのゲート・ドレイン間に接続
された第４スイッチ手段と、 上記モード信号が上記第１状態であることに応答して該
第１及び第３スイッチ手段をオンにすると共に該第２及
び第４スイッチ手段をオフにし、上記モード信号が上記
第２状態であることに応答して該第１及び第３スイッチ
手段をオフにすると共に該第２及び第４スイッチ手段を
オンにする第１回路と、 上記入力信号に応答して、該第１及び第３ＭＯＳトラン
ジスタのゲートにそれぞれ２値論理の第１及び第２状態
の電圧を供給する第２回路と、 を有することを特徴とする請求項１記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208392A JP3266331B2 (ja) | 1992-10-09 | 1992-10-09 | 出力回路 |
| US08/134,021 US5404057A (en) | 1992-10-09 | 1993-10-08 | Output circuit for outputting signals having different logical amplitudes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208392A JP3266331B2 (ja) | 1992-10-09 | 1992-10-09 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125266A JPH06125266A (ja) | 1994-05-06 |
| JP3266331B2 true JP3266331B2 (ja) | 2002-03-18 |
Family
ID=17508857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27208392A Expired - Lifetime JP3266331B2 (ja) | 1992-10-09 | 1992-10-09 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5404057A (ja) |
| JP (1) | JP3266331B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2742610B1 (fr) * | 1995-12-15 | 1998-02-13 | Matra Mhs | Dispositif a cinq etats logiques reducteur du niveau d'un signal d'entree |
| DE19639230C1 (de) | 1996-09-24 | 1998-07-16 | Ericsson Telefon Ab L M | Ausgangspufferschaltkreis zur Ansteuerung einer Übertragungsleitung |
| US6486713B2 (en) * | 2001-02-23 | 2002-11-26 | Micron Technology, Inc. | Differential input buffer with auxiliary bias pulser circuit |
| US8133241B2 (en) * | 2002-12-10 | 2012-03-13 | Battelle Memorial Institute | Articulated elements and methods for use |
| US8928365B2 (en) | 2012-10-23 | 2015-01-06 | Qualcomm Incorporated | Methods and devices for matching transmission line characteristics using stacked metal oxide semiconductor (MOS) transistors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4475049A (en) * | 1981-05-07 | 1984-10-02 | Smith Robert E | Redundant serial communication circuit |
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| DE3546662C3 (de) * | 1985-02-22 | 1997-04-03 | Bosch Gmbh Robert | Verfahren zum Betreiben einer Datenverarbeitungsanlage |
| US4715031A (en) * | 1985-09-23 | 1987-12-22 | Ford Motor Company | Vehicular data transfer communication system |
| FR2607338A1 (fr) * | 1986-11-21 | 1988-05-27 | Eurotechnique Sa | Circuit de commutation de tension en technologie mos |
| US4859870A (en) * | 1987-10-14 | 1989-08-22 | Lsi Logic Incorporated | Two-mode driver circuit |
| FR2623674B1 (fr) * | 1987-11-25 | 1990-04-20 | Peugeot | Dispositif de transmission d'informations pour vehicule automobile et procede de mise en oeuvre d'un tel dispositif |
| US5300828A (en) * | 1992-08-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Slew rate limited output buffer with bypass circuitry |
| US5300835A (en) * | 1993-02-10 | 1994-04-05 | Cirrus Logic, Inc. | CMOS low power mixed voltage bidirectional I/O buffer |
-
1992
- 1992-10-09 JP JP27208392A patent/JP3266331B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-08 US US08/134,021 patent/US5404057A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5404057A (en) | 1995-04-04 |
| JPH06125266A (ja) | 1994-05-06 |
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