DE69218537T2

DE69218537T2 - CMOS-Ausgangspufferschaltung mit wählbarem Flankenanstieg

Info

Publication number: DE69218537T2
Application number: DE69218537T
Authority: DE
Inventors: James B Boomer
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1991-10-03
Filing date: 1992-09-25
Publication date: 1997-10-02
Anticipated expiration: 2012-09-26
Also published as: EP0535873B1; JPH06296129A; EP0535873A1; DE69218537D1; KR930009251A; US5218239A

Description

Technisches Gebiet

Die Erfindung betrifft eine neue CMOS-Ausgabezwischenspeicherschaltung mit wählbaren verschiedenen Anstiegs- und Abfallszeiten für Ausgabesignalübergänge zwischen hohen und niedrigen Spannungspegeln am Ausgang. Eine Flankenraten- Steuerungsschaltung mit alternativ vorgesehenen Parallelwegen ist in der CMOS-Ausgabenzwischenspeicherschaltung inkorporiert und wird für die wegauswahl entsprechend verschiedenen vorgegebenen Ausgabesignalsanstiegs- und Abfallzeiten digital adressiert. Die Erfindung ist insbesondere anwendbar auf sehr schnelle und mit hoher Leistung betriebenen CMOS-Ausgabezwischenspeicherschaltungen, um selektiv die Ausgabesignalflankenrate zu verringern. Die Erfindung verringert dabei das Rauschen durch elektromagnetische Interferenz/Radiofrequenzinterferenz (EMI/RFI) bei der Ausgabezwischenspeicherschaltung, während sie die hohe statische Treiberfähigkeit für eine große Verzweigung aufrechterhält.

Stand der Technik

Eine dreistufige CMOS-Ausgabezwischenspeicherschaltung, die eine Widerstandsreihe in Vortreiberstufen verwendet, um die Ausgabedeckungsrate zu steuern, ist aus JP-A-2092017 bekannt.
Eine weitere bekannte CMOS-Ausgabezwischenspeicherschaltung, die eine Ausgabe VOUT zum Zuführen von Ausgabesignalen mit hohen und niedrigen Spannungspegeln in Abhängigkeit von Datensignalen am Eingang VIN aufweist, ist in Fig. 1 dargestellt. Ein Ausgabehochsetztreibertransistor P1 liefert den Strom für die Ausgabe VOUT von einer Hochspannungs-Schiene VCC. Ein Ausgabeherabsetztreibertransistor N1 senkt den Strom von der Ausgabe VOUT zu der niedrigen Spannungsschiene GND. Eine Hochsetzvortreiberschaltung in Form einer Inverterstufe P2, N2 ist mit dem Gate-Knoten des Ausgabehochsetztreibertransistors P1 zur Steuerung des Leitfähigkeitszustands von P1 in Abhängigkeit von Datensignalen an dem Eingang VIN verbunden. Eine Herabsetzvortreiberschaltung in Form einer Inverterstufe P3, N3 ist mit dem Gate-Knoten des Ausgabeherabsetztreibertransistors N1 zur Steuerung des Leitfähigkeitszustands des Transistors N1 in Abhängigkeit von Datensignalen am Eingang VIN verbunden.
Die CMOS-Ausgabezwischenspeicherschaltung aus Fig. 1 ist eine 3-Stufen-Ausgabeschaltung mit einem 3-stufigen Freigabesignaleingang OE. Der 3-stufige Freigabesignaleingang ist direkt mit den 3-stufigen Herabsetzvortreibertransistoren P5, N5 und über den Inverter E4 mit den 3-stufigen Herabsetzvortreibertransistoren P4, N4 verbunden. Bei niedrigem -Signal (hohem OE-Signal) greift die 3-stufige Ausgabefreigabeschaltung nicht in den normalen Betrieb der Hochsetz- und Herabsetzvortreiberschaltungen ein. Die Ausgabe der Hochsetz- und Herabsetztreibertransistoren und die Ausgabe VOUT arbeiten deshalb im normalen 2-Zustands-Modus. Bei hohem -Signal (niedrigem OE-Signal) wird die Ausgabe der Hochsetz- und Herabsetztreibertransistoren P1, N1 gesperrt, und eine hohe Impedanz tritt am Ausgang VOUT auf.
Die Anstieg- und Abfallzeiten der Ausgabesignalübergänge zwischen den Hoch- und Niederspannungspegeln an dem Ausgang VOUT sind Funktionen der Größe der jeweiligen Ausgabehochsetz- und Herabsetztreibertransistoren P1, N1, der Geschwindigkeit der Umschaltung oder des Antriebs der Ausgabetreibertransistoren P1, N1 durch die jeweiligen Hochsetz- und Herabsetzvortreiberschaltungen und der Größe der Ladungskapazität, die an der Ausgabe VOUT geladen oder entladen wird. Üblicherweise werden die Flankenraten oder Kippraten der Ausgabesignale und die Anstieg- und Abfallzeiten an den Flanken der Ausgabesignale in erster Linie durch die Größe der Ausgabehochsetz- und Herabsetztransistoren P1, N1 und die Größe der Hochsetz- und Herabsetzvortreiberschaltungstransistoren P2, N2, P3, N3, bestimmt. Neuere, fortschrittliche CMOS-Ausgabezwischenspeicherschaltungen sind durch mit hoher Leistung und Geschwindigkeit Ausgabesignale mit sehr schnellen Flankenraten gekennzeichnet. Eine Vielzahl von Techniken werden verwendet, um die Übergangszeit oder Flankenrate solcher Ausgabesignale zu steuern.
Zum Beispiel werden in der US-A-4961010 von Jeffrey B. Davis die Übergangszeiten und Flankenraten der Ausgabesignale durch aufspaltendes (bifurcated) Anschalten der Ausgabeochsetz- und Herabsetztransistoren gesteuert, um schaltungsinduziertes Rauschen zu verringern. In der US-Patentanmeldung 483027 von Davis, die am 22. Februar 1990 mit dem Titel "OUTPUT BUFFER CIRCUIT WITH SIGNAL FEED FORWARD FOR REDUCING SWITCHING INDUCED NOISE" eingereicht wurde, wird die Umschaltzeit verlängert und die Flankenrate vermindert mittels eines ursprünglichen frühen Anschaltens der Ausgabehochsetz- und Herabsetztransitoren unter Verwendung von Verkopplungssignalen. In der US-A-5 036 222 von Davis wird oder wird nicht die Übergangszeit an den Flanken der Ausgabesignale in Abhängigkeit von der an der Ausgabe erfaßten Spannung verlängert. In der US-A-5049763 von Alan C. Rogers, die am 17. September 1991 für ANTI-NOISE CIRCUITS erteilt wurde, kann ein Anschalten der Ausgabetreibertransistoren durch einen Anti-Rausch-Transistor unterdrückt werden, der als ein aktiver veränderbarer Widerstand arbeitet, der in den Steuergateweg des jeweiligen Ausgabetreibertransistors geschaltet ist. Die Leitfähigkeit des Anti- Rausch-Transistors ändert sich invers mit dem erfaßten Leistungsschienenrauschen, wodurch effektiv die Anstiegs- oder Abfallen-Zeiten in Abhängigkeit von dem Massespannungssprung oder dem Vcc-Abfall an den Leistungsschienen gesteuert wird.
Rückkopplungskondensatoren wurden ebenfalls in linearen Zwischenspeicherschaltungen zur Steuerung der Kipprate verwendet. Solche linearen Zwischenspeicherschaltungen sind jedoch Operationsverstärker mit sehr langsamen Flankenraten, nämlich in der Größenordnung von Mikrosekunden (µs) und verwenden Rückkopplungskondensatoren in der Größenordnung von Mikro-Farad (µF). Soweit dem Anmelder bekannt ist, wurden Rückkopplungskondensatoren nicht verwendet, um Flankenraten bei digitalen Hochgeschwindigkeitsumschaltungen zu steuern, wobei Rückkopplungskapazitäten, die um viele Größenordnungen kleiner sind, nämlich im Pico-Farad (PF) Bereich verwendet würden. Noch wurden bisher digital adressierbare und auswählbare Flankenratensteuerschaltungen in solchen digitalen Schaltungen eingebaut.

Aufgaben der Erfindung

Es ist eine Aufgabe der Erfindung, eine CMOS-Ausgabezwischenspeicherschaltung mit verschiedenen auswählbaren Anstiegs- und Abfallszeiten für den Ausgabesignalübergang zwischen den hohen und niedrigen Spannungspegeln an dem Ausgang zu schaffen. Die Erfindung betrifft insbesondere Digitalausgabeschaltungen für sehr schnelles Umschalten und hohe Leistung.
Eine weitere Aufgabe der Erfindung ist es, eine digital adressierbare Flankenratensteuerschaltung zur Auswahl verschiedener Übergangszeiten an den Flanken von Ausgabesignalen zu schaffen, um - entsprechend der Anmeldung - z.B. das EMI-RFI-Rauschen von der Ausgabezwischenspeicherschaltung zu minimieren.
Eine weitere Aufgabe der Erfindung ist es, die CMOS-Ausgabezwischenspeicherschaltung mit verschiedenen wählbaren Anstiegs- und Abfallzeiten zu schaffen, während die hohe statische Antriebsfähigkeit beibehalten wird, um eine große Verzweigung zu treiben.
Die Verwendung einer Mehrzahl einstellbarer Transistoren in Vortreiberstufen eines CMOS-Ausgabezwischenspeichers ist aus US-A-4959563 bekannt.

Offenbarung der Erfindung

Um diese Ergebnisse zu erzielen, sieht die Erfindung zumindest einen Herabsetzvortreiberwiderstand vor, der in der Herabsetzvortreiberstufe geschaltet ist. Der Widerstandswert des Herabsetzvortreiberwiderstands wird ausgewählt, um das Anschalten des Ausgabeherabsetztreibers zur Steuerung der Abfallzeit für einen Ausgabesignalübergang von einem hohen auf einen niedrigen Potentialpegel zu verlangsamen. Ein getrennter Herabsetzrückkopplungskondensator kann ebenfalls zwischen der Ausgabe und einem Steuergateknoten des Ausgabeherabsetztreibers vorgesehen sein. Der Kapazitätswert des Herabsetzrückkopplungskondensators wird ausgewählt, um eine gewünschte RC-Zeitkonstante im Zusammenwirken mit dem Herabsetzvortreiberwiderstand zu liefern, um das Anschalten des Ausgabeherabsetztreibers zu verlangsamen.
Erfindungsgemäß kann die Ausgabezwischenspeicherschaltung auch zumindest einen Hochsetzvortreiberwiderstand enthalten, der in der Hochsetzvortreiberstufe geschaltet ist. Der Widerstandswert des Hochsetzvortreiberwiderstands wird ausgewählt, um das Anschalten des Ausgabehochsetztreibers zur Steuerung der Anstiegszeit für einen Ausgabesignalübergang von einem niedrigen auf einen hohen Spannungspegel am Ausgang zu verlangsamen. Ein getrennter Hochsetzrückkopplungskondensator kann zwischen dem Ausgang und einem Steuergateknoten des Ausgabehochsetztreibers vorgesehen sein. Der Kapazitätswert des Hochsetzrückkopplungskondensators wird ausgewählt, um eine gewünschte RC-Zeitkonstante im Zusammenwirken mit einem Hochsetzvortreiberwiderstand zu liefern, um das Anschalten des Ausgabehochsetztreibers zu verlangsamen.
Bei den bevorzugten Beispielsausführungsformen weist die Erfindung eine Anzahl zumindest erster und zweiter Herabsetzvortreiberwiderstände auf, die in parallelen Wegen in der Herabsetzvortreiberschaltung geschaltet sind. Die Herabsetzvortreiberwiderstände haben jeweilige Widerstandswerte, die ausgewählt wurden, um das Anschalten des Ausgabeherabsetztreibertransistors zu verlangsamen, und um eine Mehrzahl wenigstens erster und zweiter verschiedener Abfallzeiten für den Ausgabesignalübergang von dem hohen auf den niedrigen Potentialpegel am Ausgang zu erzielen. Eine Mehrzahl wenigstens erster und zweiter Herabsetzvortreiberschalttransistoren sind in Reihe mit den Herabsetzvortreiberwiderständen geschaltet. Die Umschalttransistoren haben jeweilige Schalttransistor-Steuereingänge, um jeweilige Parallelwege der Herabsetzvortreiberwiderstände durch digitale Adressierung auszuwählen. Verschiedene Abfallzeiten können deshalb für den Ausgabesignalübergang von dem hohen auf den niedrigen Potentialpegel am Ausgang ausgewählt werden.
Die Erfindung stellt auch eine Anzahl zumindest erster und zweiter Hochsetzvortreiberwiderstände zur Verfügung, die auf parallelen Wegen in der Hochsetzvortreiberschaltung geschaltet sind. Die Hochsetzvortreiberwiderstände haben jeweilige Widerstandswerte, die ausgewählt wurden, um das Anschalten des Ausgabehochsetztreibertransistors zu verlangsamen und um eine Anzahl von zumindest ersten und zweiten verschiedenen Anstiegszeiten für den Ausgabesignalübergang von den niedrigen auf den hohen Spannungspegel am Ausgang zu erzielen. Eine Anzahl von zumindest ersten und zweiten Hochsetz-Vortreiberschaltetransistoren sind jeweils in Reihe mit den Hochsetz-Vortreiberwiderständen geschaltet. Die Umschalttransistoren sind über die jeweiligen Schalttransistor-Steuereingängen geschaltet, um jeweilige Parallelwege von Hochsetzvortreiberwiderständen, ebenfalls durch digitale Adressierung, auszuwählen. Verschiedene Anstiegszeiten können deshalb für den Ausgabesignalübergang von den niedrigen auf den hohen Spannungspegel am Ausgang erzielt werden.
Entsprechend einem bevorzugten Ausführungsbeispiel enthält die Anzahl Herabsetzvortreiberwiderstände erste, zweite und dritte Herabsetzvortreiberwiderstände, die in parallelen Wegen mit ersten, zweiten und dritten Umschalttransistoren geschaltet sind, welche erste, zweite und dritte Umschalttransistor-Steuereingänge aufweisen. Die Widerstandswerte werden ausgewählt, um erste, zweite und dritte verschiedene Abfallzeiten mit jeweiligen Werten innerhalb einer binären Potenzverhältnisreihe zu erzielen.
In ähnlicher Weise enthalten die Anzahl Hochsetzvortreiberwiderstände erste, zweite und dritte Hochsetzvortreiberwiderstände, die in Parallelwegen mit ersten, zweiten und dritten Umschalttransistoren geschaltet sind, die jeweils mit den ersten, zweiten und dritten Umschalttransistor- Steuereingängen verbunden sind. Die Widerstandswerte werden ausgewählt, um erste, zweite und dritte verschiedene Anstiegszeiten zu erzielen, wobei die jeweiligen Anstiegseitwerte eine binäre Potenzverhältnisreihe bilden.
Beim bevorzugten Beispiel ist die CMOS-Ausgabezwischenspeicherschaltung mit einer Dreizustandsfreigabeschaltung ausgebildet, die mit den Hochsetz- und Herabsetzvortreiberschaltungen verbunden ist und einen Dreizustands-Freigabeeingang hat, um einen dritten Hochimpedanzzustand am Ausgang festzulegen. Die Dreizustandsfreigabeschaltung enthält einen Dreizustandshochsetztransistor, dessen Source- und Drain-Knoten parallel mit dem Hochsetzvortreiberschaltungs- Hochsetztransistor geschaltet sind. Ein Dreizustands-Herabsetztransistor ist mit seinen Source- und Drainknoten parallel mit dem Herabsetzvortreiberschaltungs-Herabsetztransistor geschaltet. Außerdem gebraucht die Dreizustandsfreigabeschaltung die Hochsetz- und Herabsetzvortreiberumschalttransistoren und jeweilige Umschalttransistor- Steuereingänge. Die Steuereingänge werden zum Blockieren der Parallelwege von Vortreiberwiderständen zwischen den Nieder- und Hochspannungsleistungsschienen in dem dritten Hochimpedanzzustand adressiert.
Ein Hochsetzrückkopplungskondensator kann zwischen dem Ausgang und dem Gateknoten des Ausgabehochsetztreibertransistors geschaltet sein. Der Hochsetz-Rückkoppelungskondensator ist mit einem bestimmten Kapazitätswert vorgesehen, um das Anschalten des Ausgabehochsetzvortreibertransistors zu verlangsamen. Der Hochsetzrückkoppelungskondensator erhöht die Gatekapazität des Ausgangshochsetztreibertransistors und wirkt zusammen mit dem gewählten Hochsetzvortreiberwiderstand, um eine gewünschte Anstiegszeit für den Ausgabesignalübergang von dem niedrigen zum hohen Spannungspegel am Ausgang zu erzielen.
Auch kann ein Herabsetzrückkopplungskondensator zwischen dem Ausgang und dem Gateknoten des Ausgabeherabsetztreiber transistors geschaltet sein. Der Kapazitätswert des Herabsetzrückkopplungskondensators wird ausgewählt, um das Anschalten des Ausgabeherabsetztreibertransistors zu verlang samen. Die Herabsetzrückkopplungskapazität erhöht die Gatekapazität des Ausgabeherabsetztreibertransistors und wirkt zusammen mit dem ausgewählten Herabsetzvortreiberwiderstand, um die gewünschte Abfallzeit für den Ausgabesignalübergang von dem hohen auf den niedrigen Spannungspegel am Ausgang zu erzielen.
Andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung und den beiliegenden Zeichnungen offensichtlich.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein schematisches Schaltdiagramm einer bekannten Standard-CMOS-Ausgabezwischenspeicherschaltung.
Fig. 2 ist ein schematisches Schaltdiagramm einer Ausgabezwischenspeicherschaltung mit gesteuerten Flankenraten entsprechend der Erfindung.
Fig. 3 ist ein schematisches Schaltdiagramm der CMOS-Ausgabe zwischenspeicherschaltung mit auswählbaren Flankenraten mit einer Flankenratensteuerschaltung, welche digital adressiert wird, um verschiedene festgelegte Ausgabesignalanstieg- und Abfallzeiten auszuwählen.
Fig. 4 ist eine Kurve der Ausgabesignalspannungen über der Zeit am Ausgabeknoten VOUT für drei verschiedene Flankenraten und Anstiegsiabfallzeiten entsprechend den drei verschiedenen Vortreiberwiderstandsparallelwegen der CMOS-Ausgabezwischenspeicherschaltung aus Fig. 3.
Fig. 5 ist ein Graph der Gateknotenspannungen über der Zeit an den Gateknoten der jeweiligen Hochsetz-/Herabsetztreibertransistoren P1, N1 für drei verschiedene Flankenraten und entsprechende Anstiegs-/Abfallzeiten für den schnellen, mittleren und langsamen Vortreiberwiderstandsparallelweg.
Fig. 6 ist eine Kurve der Signalspannungen über der Zeit an den Gateknoten der jeweiligen Ausgabehochsetz-/Herabsetztreibertransistoren P1, N1 und an dem Ausgabeknoten VOUT mit einem festen Widerstandswert entsprechend der Schaltung aus Fig. 1, sowohl mit als auch ohne Hochsetz-/ Herabsetzrückkopplungskondensatoren CP, CN.
Beschreibung der bevorzugten Ausführungsbeispiele und der besten Ausführungsform der Erfindung.
Eine erfindungsgemäße CMOS-Ausgabezwischenspeicherschaltung mit gesteuerten Flankenraten ist in Fig. 2 gezeigt. Schaltungskomponenenten, die die gleiche oder eine ähnliche Funktion wie die Schaltkomponenten aus Fig. 1 durchführen, sind mit gleichen Bezugszeichen bezeichnet. Zustätzlich zu diesen gemeinsamen Komponenten ist in der Schaltung aus Fig. 2 ein Hochsetzrückkopplungskondensator CP zwischen dem Ausgang VOUT und dem Gateknoten des Ausgabehochsetztreibertransistors P1 geschaltet. Der Ausgaberückkopplungskondensator CP hat einen ausgewählten Kapazitätswert, um das Anschalten des Ausgabehochsetzvortreibertransistors P1 zu verlangsamen. Zum Beispiel kann für einen Hochsetztreibertransistor P1 mit einer Gate-Breite oder Kanal-Breite von 3600 µ ein Kapazitätswert CP von 1,7 pF verwendet werden, um die Gatekapazität und die effektive Miller-Rückkopplungskapazität von P1 zu erhöhen.
Ein Herabsetzrückkopplungskondensator CN ist zwischen dem Ausgang VOUT und dem Gateknoten des Ausgabeherabsetztreibertransistors N1 geschaltet. Für einen Herabsetztreibertransistor N1 mit einer Kanalbreite von 1600 µ kann in ähnlicher Weise ein Kapazitätswert CN von 1,7 pF verwendet werden, um die Gatekapazität und die effektive Miller-Rückkopplungskapazität von N1 zum verlangsamten Anschalten von N1 zu verwenden. Die Hochsetz- und Herabsetz-Rückkopplungskondensatoren CP, CN wirken als Übergangsspannungsklammer beim Anstieg des Gates auf die Quellspannung VGS der jeweiligen Ausgabetransistoren während des Umschaltintervalls. Der Anstieg der Spannung VGS wird während des Übergangs abgeflacht, wobei das Anschalten der jeweiligen Ausgabetransistoren verlangsamt wird.
Ein Hochsetz-Vortreiberwiderstand RP ist der Hochsetzvortreiberschaltung hinzugefügt und in Reihe mit dem Herabsetzvortreibertransistor N2 zwischen dem Gateknoten von P1 und der Niedrigspannungsleistungsschiene GND geschaltet. Der Widerstandswert des Hochsetzvortreiberwiderstands RP wird ausgewählt, um das Anschalten von P1 zu verlangsamen und um eine bestimmte Anstiegszeit für den Ausgabesignalübergang von dem niedrigen auf den hohen Spannungspegel am Ausgang VOUT im Zusammenwirken mit dem Hochsetzrückkopplungskondensator CP zu erzielen. Beispielswerte für den Hochsetzvortreiberwiderstand RP werden im Anschluß unter Bezug auf Tabelle II diskutiert.
Ein Herabsetzvortreiberwiderstand RN ist der Herabsetzvortreiberschaltung hinzugefügt und in Reihe mit dem Hochsetzvortreibertransistor P3 zwischen dem Gateknoten von N1 und der Hochspannungsleistungsschiene VCC geschaltet. Der Widerstandswert des Herabsetzvortreiberwiderstandes RN wird ausgewählt, um das Anschalten von N1 zu verlangsamen und um eine bestimmte Abfallzeit für den Ausgabesignalübergang von dem hohen auf den niedrigen Spannungspegel an dem Ausgang VOUT in Zusammenwirken mit dem Herabsetzrückkopplungskondensator CN zu erzielen. Es sei angemerkt, daß die Hochsetz- und Herabsetzvortreiberwiderstände RP und RN mit den jeweiligen Rückkopplungskondensatoren CP, CN und den jeweiligen Gatekapazitäten von P1, N1 RC-Schaltungen für eine gewünschte Charakteristik der Anstiegsflanken- oder Abfallflankenzeitkonstante bilden.
Bei der bevorzugten Ausführungsform aus Fig. 3 sind eine Anzahl Hochsetzvortreiberwiderstände - bei diesem Beispiel R1P, R2P und R3P - in Parallelwegen in der Hochsetzvortreiberschaltung in Reihe mit dem Hochsetzvortreiberherabsetztransistor N2 geschaltet. Verschiedene Widerstandswerte werden für die Hochsetzvortreiberwiderstände ausgewählt, um eine Anzahl erster, zweiter und dritter verschiedener Anstiegszeiten für den Ausgabesignalübergang von dem niedrigen auf den hohen Spannungspegel am Ausgang VOUT zu erzielen. Vortreiberschalttransistoren NS1, NS2, NS3 sind jeweils in Reihe mit den Hochsetzvortreiberwiderständen R1P R2P, R3P geschaltet. Steuereingänge VS1, VS2, VS3, die jeweils mit den Umschalttransistoren NS1, NS2, NS3 über Inverterstufen I1, I2, I3 verbunden sind, erlauben digitale Adressierung der Umschalttransistoren zur Auswahl jeweiliger Parallelwege der Hochsetzvortreiberwiderstände. Eine der Anzahl verschiedener möglicher Anstiegszeiten wird somit für den Ausgabesignalübergang von dem niedrigen auf den hohen Spannungspegel an dem Ausgang ausgewählt.
Eine Anzahl Herabsetzvortreiberwiderstände, in diesem Fall R1N, R2N, R3N, sind auf Parallelwegen in der Herabsetzvortreiberschaltung in Reihe mit dem Herabsetzvortreiberhochsetztransistor P3 geschaltet. Die Widerstandswerte der Herabsetzvortreiberwiderstände werden ausgewählt, um eine Anzahl erster, zweiter und dritter verschiedener Abfallzeiten für den Ausgabesignalübergang von dem hohen auf den niedrigen Spannungspegel am Ausgang VOUT auszuwählen.
Herabsetzvortreiberumschalttransitoren PS1, PS2, PS3 sind in Reihe mit den jeweiligen Herabsetzvortreiberwiderständen R1N, R2N, R2N geschaltet. Die Gateknoten der Umschalttransistoren PS1, PS2, PS3 sind direkt mit den Steuereingängen VS1, VS2, VS3 zur Auswahl jeweiliger Parallelwege der Herabsetzvortreiberwiderstände geschaltet, um eine der verschiedenen Abfallzeiten für den Ausgabesignalübergang vom hohen auf den niedrigen Spannungspegel am Ausgang VOUT auszuwählen.
Die Herabsetzvortreiberumschalttransistoren PS1, PS2, PS3 sind in Reihe mit jeweiligen Herabsetzvortreiberwiderständen R1N, R2N, R3N geschaltet. Die Gateknoten der Umschalttransistoren PS1, PS2, PS3 sind direkt mit den Steuereingängen VS1, VS2 VS3 zur Auswahl jeweiliger Parallelwege der Herabsetzvortreiberwiderstände geschaltet, um eine der verschiedenen Abfallzeiten für den Ausgabesignalübergang vom hohen auf den niedrigen Spannungspegel am Ausgang VOUT auszuwählen.
Wie es in den Figuren 2 und 3 gezeigt ist, ist es offensichtlich, daß die Hochsetz- und Herabsetzvortreiberwiderstände in Reihe mit primären Stromwegen der jeweiligen Vortreiberhochsetz- und Herabsetztransistoren geschaltet sind. Das heißt, die Hochsetz- und Herabsetzvortreiberwiderstände sind in den Source-Drain-Stromwegen der jeweiligen Vortreiberhochsetz- und Herabsetztransistoren, anstatt in einem Steuergateweg, geschaltet. Die Vortreiberumschalttransistoren sind in ähnlicher Weise in den primären Source-Drain- Wegen der jeweiligen Vortreiberhochsetz- oder Herabsetztransistorprimärstromwegen geschaltet.
Ein Beispielssatz für die Codes zur Adressierung der jeweiligen Steuereingänge VS1, VS2, VS3 zur Auswahl verschiedener Flankenraten oder Anstieg- und Abfallzeiten für die CMOS-Ausgabezwischenspeicherschaltung aus Fig. 3 ist in Tabelle 1 gegeben. Aufgrund der Inverterstufen I1, I2, I3 wird der aktive Weg der Vortreiberwiderstandsparallelwege durch die aktive niedrige Eingabe in den Steuereingängen VS1, VS2, VS3 ausgewählt.
Es ist aus Tabelle I ebenfalls offensichtlich, daß die Umschalttransistoren NS1, NS2, NS3, PS1, PS2, PS3 der CMOS- Ausgabezwischenspeicherschaltung mit wahlfreier Flankenrate aus Fig. 3 ebenfalls als Teil der dreistufigen Freigabeschaltung verwendet werden. Der dreistufige Freigabeeingang OE ist über die Inverterstufe 16 mit dem dreistufigen Hochsetztransistor P6, parallel mit dem Hochsetzvortreiberschaltungs-Hochsetzungstransistor P2 verbunden. Der dreistufige Freigabeeingang OE ist auch direkt mit dem dreistufigen Herabsetztransistor N6, parallel mit dem Herabsetzvortreiberschaltungs-Herabsetztransistor N3 verbunden. Die dreistufigen Transistoren P6, N6 bilden ein Teil der Sperrschaltung zur Festlegung des dritten Hochimpedanzzustands am Ausgang VOUT.
Die Umschalttransistoren vervollständigen die dreistufige Freigabeschaltung, um die Wege von den Gateknoten der Ausgabehochsetz- und Herabsetztransistoren P1, N1 zu den jeweiligen Leistungsschienen GND, VCC zu blockieren. Tabelle I
Ein Beispielsatz aus Werten der operativen Komponenten der Schaltung aus Fig. 3 ist in den Tabellen II und III gezeigt. Typische Werte für die Gatebreite oder Kanalbreite der operativen Transistoren für eine CMOS-Ausgabezwischenspeicherschaltung mit hoher Leistung und Geschwindigkeit ist in Tabelle II gezeigt. Für diesen Beispielsatz von Transistorgrößen sind geeignete Werte für die Vortreiberwiderstände und Rückkopplungskondensatoren in Tabelle III festgelegt. Diese Werte erzeugen Anstiegs- und Abfallzeiten für die jeweiligen drei Parallelwege von 1,2 ns für den R1- Weg, 2 ns für die R2-Wege und 4,5 ns für die R3-Wege. Die bevorzugten Beispielswerte geben somit verchiedene erste, zweite und dritte Abfallzeiten oder Anstiegszeiten. mit jeweiligen Werten in einer binären Potenzverhältnisreihe von etwa 1:2:4. Tabelle II Tabelle III
Der Betrieb der Schaltung aus Fig. 3 wird nun in den Kurven der Figuren 4, 5 und 6 gezeigt. Die Kurve der Ausgangsspannungssignale am Ausgangsknoten VOUT, entsprechend den gewählten Vortreiberwiderstandswegen, sind in Fig. 4 gezeigt. Die Auswahl der R3-Wege wählt die "langsame" Flankenrate und die Übergangszeit von etwa 4,5 ns. Die Auswahl der R2- Wege wählt die "mittlere" Flankenrate mit Übergangszeiten von etwa 2 ns. Die Auswahl der R1-Vortreiberwiderstandswege wählt die "schnelle" Flankenrate mit Übergangszeiten von etwa 1,2 ns.
Die entsprechenden Spannungssignale VG an den Gateknoten der Ausgabehochsetz- und Herabsetztreibertransistoren P1, N1 sind in der Kurve aus Fig. 5 gezeigt. Es ist aus der Kurve aus Fig. 5 offensichtlich, daß, während einer der Ausgabetreibertransistoren aktiviert und angeschaltet ist, die erfindungsgemäße Flankenratensteuerschaltung das Ausschalten der anderen inaktiven Treibertransistoren nicht berührt. Somit sind die jeweiligen Vortreiberwiderstände in den jeweiligen Vortreiberschaltungen so angeordnet, daß sie nur das Anschalten der Ausgabetreibertransistoren berühren, und nicht das Ausschalten der Ausgabetreibertransistoren.
Der Einfluß der Rückkopplungskondensatoren CP, CN alleine ist in der Kurve aus Fig. 6 für den abfallenden Übergang von dem hohen auf den niedrigen Spannungspegel am Ausgangsknoten VOUT gezeigt. Die Differenz zwischen den Gatespannungen VG an dem Gateknoten des Herabsetzvortreibertransistors N1, sowohl mit als auch ohne Rückkopplungskondensator CN, ist graphisch dargestellt. Der Einfluß auf die abfallende Flankenrate des Ausgabespannungssignals am Ausgabeknoten VOUT, sowohl mit als auch ohne Rückkopplungskondensatoren, ist ebenfalls offensichtlich. Andererseits gibt es für einen inaktiven Ausgabehochsetztransistor P1 keinen wesentlichen Einfluß auf das Ausschalten von P1.
In dem Beispiel aus Fig. 3 kann die CMOS-Ausgabezwischenspeicherschaltung mit wahlfreien Flankenraten ausgebildet sein, ohne getrennte zusätzliche Rückkopplungskondensatoren CP, CN. Die Gatekapazitäten der Ausgabehochsetz- und Herabsetztransistoren P1, N1 werden dann ausgewählt, um die gewünschten Ergebnisse in Zusammenarbeit mit den ausgewählten Hochsetz- und Herabsetzvortreiberwiderständen zu erzielen.
Während die Erfindung unter Bezug auf bestimmte Ausführungsbeispiele beschrieben wurde, ist beabsichtigt, alle Modifikationen innerhalb des Rahmens der folgenden Ansprüche abzudecken.

Claims

1. Ausgabezwischenspeicherschaltung mit einem Ausgabehochsetztreiber (P1) und einem Ausgabeherabsetztreiber (N1), die mit einem Ausgang (VOUT) verbunden sind, einer Hochsetzvortreiberstufe (P2, N2), die mit dem Ausgabehochsetztreiber verbunden ist, und einer Herabsetzvortreiberstufe (P3, N3), die mit dem Ausgabeherabsetztreiber verbunden ist, mit:

einer Anzahl Herabsetzvortreiberwiderständen (R1N, R2N, R3N), die in parallelen Wegen in der Herabsetzvortreiberstufe geschaltet sind und verschiedene Widerstandswerte haben, zum verlangsamten Anschalten des Ausgabeherabsetztreibers mit verschieden ausgewählten Abfallzeiten für die Ausgabesignalübergänge von dem hohen auf den niedrigen Spannungspegel am Ausgang (VOUT);

einer Anzahl Herabsetzvortreiberschaltelemente (PS1, PS2, PS3), die jeweils in Reihe mit den jeweiligen Herabsetztreiberwiderständen (R1N, R2N, R3N) geschaltet sind, wobei die Schaltelemente jeweilige Digitallogikadressierungs- Steuersignaleingänge (VS1 VS2, VS3) haben, um durch eine Digitallogikadressierung jeweilige parallele Wege der Herabsetzvortreiberwiderstände und entsprechende Abfallzeiten auszuwählen,

eine Anzahl Herabsetzvortreiberwiderständen (R1P, R2P, R3P), die in parallelen Wegen in der Hochsetzvortreiberstufe geschaltet sind und verschiedene ausgewählte Widerstandswerte haben, zum langsamen Anschalten des Ausgabehochsetztreibers mit verschiedenen ausgewählten Anstiegszeiten für Ausgabesignalübergänge von dem niedrigen in den hohen Spannungspegel am Ausgang (VOUT); und

einer Anzahl Hochsetzvortreiberschaltelemente (NS1, NS2, NS3), die jeweils in Reihe mit den jeweiligen Hochsetzvortreiberwiderständen (R1P, R2P, R3P) geschaltet sind, wobei die Schaltelemente jeweilige Digitallogikadressierungs- Steuersignaleingänge (VS1, VS2, VS3) haben, um durch Digitallogikadressierung jeweilige parallele Wege der Hochsetzvortreiberwiderstände und entsprechende Anstiegszeiten auszuwählen,

einer dreistufigen Freigabeschaltung (I6, P6, N6), die mit der Hochsetzvortreiberschaltung (P2, N2) und der Herabsetzvortreiberschaltung (P3, N3) verbunden ist und einen dreistufigen Freigabeeingang (OE) hat, um einen dritten Hochimpedanzzustand an dem Ausgang (VOUT) zu implementieren, wobei die dreistufige Freigabeschaltung einen dreistufigen Hochsetztransistor (P6) umfaßt, dessen Source- und Drainknoten parallel mit dem Hochsetzvortreiberschaltungshochsetztransistor (P2) geschaltet sind, einen dreistufigen Herabsetztransistor (N6), dessen Source- und Drainknoten parallel mit dem Herabsetzvortreiberschaltungs-Herabsetztransistor (N3) geschaltet sind, und eine Inverterstufe (16), die den Dreistufenhochsetztransistor (P6) mit dem Dreistufenfreigabeeingang (OE) verbindet, wobei die dreistufige Freigabeschaltung die jeweiligen Parallelwege der Vortreiberwiderstände zu den Nieder- und Hochspannungs-Versorgungsschienen (GND, VCC) in dem dritten Hochimpedanzzustand entsprechend der digitalen Logikadressierung der jeweiligen Schalttransistorsteuereingaben abblockt.

2. Ausgabezwischenspeicherschaltung nach Anspruch 1 mit: einem Herabsetzrückkopplungskondensator (CN), der zwischen dem Ausgang und einem Steuergateknoten des Ausgabeherabsetztreibers (N1) geschaltet ist, wobei der Herabsetzrückkopplungskondensator einen Kapazitätswert hat, der ausgewählt wurde, um zusammen mit einem Herabsetzvortreiberwiderstand (RN) die gewünschte RC-Zeitkonstante für das verlangsamte Anschalten des Ausgabeherabsetztreibers zu liefern.

3. Ausgabezwischenspeicherschaltung nach Anspruch 1, die außerdem enthält:

einen Hochsetzrückkopplungskondensator (CP), der zwischen dem Ausgang und einem Steuergateknoten des Ausgabehochsetztreibers (P1) geschaltet ist, wobei der Hochsetzrückkopplungskondensator einen Kapazitätswert hat, der ausgewählt wurde, um zusammen mit einem Hochsetzvortreiberwiderstand (RP) eine gewünschte RC-Zeitkonstante für das verlangsamte Anschalten des Ausgabehochsetztreibers zu liefern.

4. Ausgabezwischenspeicherschaltung nach Anspruch 1, bei der die Anzahl Herabsetzvortreiberwiderstände erste, zweite und dritte Herabsetzvortreiberwiderstände (R1N, R2N, R3N) enthält, die in parallelen Wegen geschaltet sind, wobei die Anzahl der Herabsetzvortreiberschalttransistoren erste, zweite und dritte Schalttransistoren (PS1, PS2, PS3) mit ersten, zweiten und dritten Schalttransistorsteuereingängen (VS1, VS2, VS3) enthält, und wobei die Widerstandswerte ausgewählt sind, um erste, zweite oder dritte verschiedene Abfallzeiten mit jeweiligen Werten in einer binären Potenzreihe zu liefern.

5. Ausgabezwischenspeicherschaltung nach Anspruch 4, bei der die Anzahl der Hochsetzvortreiberwiderstände erste, zweite und dritte Hochsetzvortreiberwiderstände (R1N, R2N, R3N) enthält, wobei die Anzahl der Hochsetzvortreiberschalttransistoren erste, zweite und dritte Schalttransistoren (NS1, NS2, NS3) mit ersten, zweiten und dritten Schalttransistorsteuereingängen (VS1, VS2, VS3) enthält, und wobei die Widerstandswerte ausgewählt sind, um erste, zweite und dritte verschiedenen Anstiegsseiten mit jeweiligen Zeitwerten in einer binären Potenzreihe zu liefern.

6. Verfahren zur Steuerung der Flankenraten für Übergänge zwischen hohen und niedrigen Spannungspegeln am Ausgang einer Ausgabezwischenspeicherschaltung mit einem Ausgabehochsetztreiber, einem Ausgabeherabsetztreiber, einer Hochsetzvortreiberstufe, die mit dem Ausgabehochsetztreiber verbunden ist, und einer Herabsetzvorttreiberstufe, die mit dem Ausgabeherabsetztreiber verbunden ist, wobei eine Anzahl verschiedener Herabsetzvortreiberwiderstände in alternativen parallelen Wegen in der Herabsetzvortreiberstufe und eine Anzahl von verschiedenen Hochsetzvortreiberwiderständen in alternativen parallelen Wegen in der Hochsetzvortreiberstufe vorhanden sind, wobei das Verfahren umfaßt:

Auswählen und Umschalten zwischen den verschiedenen alternativen parallelen Wegen der verschiedenen Herabsetzvortreiberwiderstände durch digitale Logikadressierung zum verlangsamten Anschalten des Ausgabeherabsetztreibers durch verschiedene ausgewählte Abfallzeiten für die Ausgabesignalübergänge von dem hohen auf den niedrigen Spannungspegel am Ausgang; und

Auswählen und Umschalten zwischen verschiedenen alternativen parallelen Wegen der verschiedenen Hochsetzvortreiberwiderstände durch digitale Logikadressierung zum verlangsamten Anschalten des Ausgabehochsetztreibers durch verschieden ausgewählte Anstiegszeiten für die Ausgabesignalübergänge von dem niedrigen in den hohen Spannungspegel am Ausgang; und

Einbeziehen einer Dreistufenfreigabeschaltung (I6, P6, N6) und eines Dreistufenfreigabeeingangs (OE) in die dreistufige Ausgabezwischenspeicherschaltung; und

Implementieren eines dritten Hochimpedanzzustands an dem Ausgang (VOUT) der dreistufigen Ausgabezwischenspeicherschaltung durch Steuerung der verschiedenen alternativen parallelen Hochsetzwege der verschiedenen Hochsetz- und Herabsetzvortreiberwiderstände (R1P, R2P, R3P, R1N, R2N, R3N) durch digitale Logikadressierung in Abstimmung mit der dreistufigen Freigabeschaltung und dem dreistufigen Freigabeeingang (OE).