JPH04227320A

JPH04227320A - スイッチング誘起ノイズを減少させるために信号フィードフオワードを有する出力バッファ回路

Info

Publication number: JPH04227320A
Application number: JP3112668A
Authority: JP
Inventors: Jeffrey B Davis; ジェフリー　ビイ・　デイビス
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1990-02-22
Filing date: 1991-02-22
Publication date: 1992-08-17
Also published as: US5081374A; EP0443434A1; KR920000175A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号伝搬時間を犠牲に
することなしに高速デジタル集積回路装置におけるスイ
ッチング誘起ノイズを減少させるための新規な出力バッ
ファ回路に関するものである。本発明は、該装置の負荷
が付けられた出力端において高から低及び低から高への
遷移の期間中においてノイズを減少させている。本発明
は、共通バス上の比較的大きな負荷を駆動する複数個の
出力装置に対して特に適用可能である。例えば、本発明
は、オクタルバッファラインドライバに対する低ノイズ
出力バッファを提供している。

【０００２】

【従来の技術】基本的な集積回路出力バッファは、高及
び低電位のデータ信号を受取るための入力端と、該出力
バッファを介して伝搬されたデータ信号を供給するため
の出力端と、増幅器段及びプレドライバ（前置駆動器）
を具備することのある中間回路要素とを有している。入
力端における信号は、中間回路要素によって画定される
データ経路を介して、特性伝搬遅延を伴って出力端へ伝
搬する。比較的大きな電流担持能力の一次プルダウント
ランジスタ要素が、出力端から接地へ放電電流をシンク
、即ち吸い込むために前記出力端に結合されている。比較的大きな電流担持能力の一次プルアップトランジス
タ要素が、電源から前記出力端へ充電電流をソース、即
ち供給するために出力端に結合されている。

【０００３】ＭＯＳ及びバイポーラの両方の集積回路出
力バッファ及び装置において、プルダウントランジスタ
要素が、出力端における高から低電位への遷移期間中に
出力負荷容量を放電させるために、出力端から外部接地
ヘ比較的大きなシンク電流を開始させる。電荷のサージ
即ち加速は、出力接地リードインダクタンスを横断して
Ｌｄｉ／ｄｔに比例する電圧を発生させ、静的低出力で
あるべきであるのに、電位の正接地上昇即ち接地バウン
ス（跳ね返り）を発生させる。この出力接地バウンスは
、典型的に、５Ｖで動作する電源Ｖｃｃを有する回路に
対する外部接地０Ｖよりも０．５乃至２．５Ｖの程度高
いものである。プルダウントランジスタ要素を介しての
シンク電流放電の初期的なサージの減速は、出力接地リ
ードインダクタンスを横断して別の電圧を発生させ、接
地バウンスとは反対の極性の出力リードにおける負の接
地電圧アンダーシュート電位を発生させる。出力アンダ
ーシュートの負のスパイクの絶対値は、正の接地バウン
ススパイクと同じ程度か又はそれより大きなものである
場合がある。

【０００４】同様に、ＭＯＳ及びバイポーラの両方の出
力回路において、プルアップトランジスタ要素は、出力
端における低から高電位への遷移期間中に出力負荷容量
を充電するために電源から出力端へ比較的大きなソース
電流を開始させる。このソース電流電荷の初期的なサー
ジ即ち加速は、出力電源リードインダクタンスを横断し
てＬｄｉ／ｄｔに比例する電圧を発生させ、静的高出力
において出力供給電圧における負の降下を発生する。こ
の出力電源電圧における降下は、供給電圧ドループ即ち
Ｖｃｃドループと呼ばれる。電源電圧ドループは、５Ｖ
のＶｃｃ電源を有する回路における外部供給電圧よりも
例えば０．５乃至２．５Ｖ低いものとなる場合がある。プルアップトランジスタ要素を介してのソース電流電荷
のサージの減速は、出力供給リードインダクタンスを横
断して別の電圧を発生させ、Ｖｃｃドループと反対極性
の電圧の正出力供給電圧オーバーシュートを出力リード
内に発生させる。外部供給電圧より高いＶｃｃオーバー
シュートの正のスパイクは、出力リードにおけるＶｃｃ
ドループの負のスパイクの絶対値と同じ程度である場合
がある。

【０００５】出力接地及び供給リード上のこのノイズの
破壊的な効果としては、入力及び内部回路接地及び電源
ライン上でのノイズのパルス動作、ホストシステムと干
渉する場合のある無線周波数放射干渉（ＲＦＩ）及び電
磁誘導干渉（ＥＭＩ）、高及び低電位データ信号に対す
る基準電圧における局所的スレッシュホールドシフトに
よる偽りのデータ信号の発生、及び共通バス上のその他
の低又は静止出力との干渉などがある。例えば、オクタ
ルバッファラインドライバ共通バス上の低出力は、接地
バウンスによって上昇し、偽りの高信号を発生する場合
がある。出力接地及び供給ノイズと関連するこれらの問
題は、より高速でより高い電流をスイッチする最近の集
積回路において増々懸念されている。

【０００６】本明細書においては、「トランジスタ要素
」という用語は、例えばＮＭＯＳ、ＰＭＯＳ及びＣＭＯ
Ｓトランジスタ要素などのようなＭＯＳトランジスタ、
及び例えばトランジスタ・トランジスタ・論理（ＴＴＬ
）及びエミッタ結合論理（ＥＣＬ）回路におけるＮＰＮ
及びＰＮＰトランジスタ要素を包含するバイポーラトラ
ンジスタなどのような異なったＩＣ技術からの集積回路
トランジスタのことを意味している。トランジスタ要素
は、一般的には、一次電流経路第一及び第二端子リード
乃至は電極を具備する一次電流経路を有し且つ該一次電
流経路の導通状態を制御するための第三制御端子リード
乃至は電極を有するものとして特性付けられる。例えば
、ＮＭＯＳトランジスタ要素の場合には、一次電流経路
第一端子リードはドレインリードであり、第二端子リー
ドはソースリードであり、且つ第三制御端子リードはゲ
ートリードである。バイポーラＮＰＮトランジスタ要素
の場合には、一次電流経路第一端子リードはコレクタリ
ードであり、第二端子リードはエミッタリードであり、
且つ制御端子リードはベースリードである。ＰＭＯＳ及
びＰＮＰトランジスタ要素の場合には、第一及び第二端
子リードの役割はＮＭＯＳ及びＮＰＮトランジスタ要素
のものとそれぞれ逆である。

【０００７】本発明者の１９８９年５月１９日に出願し
た米国特許出願第３５５，５０９号は、基本的な出力バ
ッファに関する改良について記載している。比較的小さ
な電流担持能力の二次プルダウントランジスタ要素が、
その電流経路第一及び第二端子リードを一次プルダウン
トランジスタ要素の電流経路第一及び第二端子リードと
並列的に結合されている。選択した値を有する別のプル
ダウン遅延抵抗要素が、二次及び一次プルダウントラン
ジスタ要素の制御端子リード間に直列的に動作結合され
ている。

【０００８】二次プルダウントランジスタ要素制御端子
リードが、特性伝搬遅延の後で一次プルダウントランジ
スタ要素制御端子リードの前において出力バッファを介
して伝搬する信号を受取るべく出力バッファ内に結合さ
れている。従って、二次プルダウントランジスタ要素は
、一次プルダウントランジスタ要素の比較的大きな放電
電流のターンオンの前に、出力端からの比較的小さな放
電電流を開始させる。別のプルダウン遅延抵抗要素の値
は、出力端における高から低電位への遷移期間中に、二
次プルダウントランジスタ要素の後特定した時定数遅延
を持って一次プルダウントランジスタ要素をターンオン
するべく選択されている。

【０００９】上記米国特許出願第３５５，５０９号に記
載する構成の特徴の一つは、小さな電流担持能力の二次
プルダウントランジスタ要素の早期のターンオンが、小
さな電流シンクレベルにおいて出力端におけるプルダウ
ンを開始させ且つ出力端からの電流のシンク動作を開始
させることである。初期のシンク電流レベル及び電荷加
速は、該小さな電流担持能力のトランジスタ要素の寸法
及び内部抵抗によって拘束される。その結果、Ｌｄｉ／
ｄｔに比例する電位の正の接地上昇も低レベル、典型的
には従来の出力バッファの半分以下のものに拘束される
。爾後の接地アンダーシュートも同様に低いものである
。注意すべきであるが、この小さなシンク電流は、バッ
ファ回路の出力端へ中間回路要素のデータ経路を介して
伝搬する入力信号の完全な伝搬遅延の後においてのみ開
始される。

【００１０】該別個のプルダウン遅延抵抗要素及び該一
次プルダウントランジスタ要素の寄生容量は、ＲＣ遅延
回路を形成し、それは、一次即ち大きな電流担持能力の
プルダウントランジスタ要素のターンオンを遅延させる
。この遅延は、プルダウン遅延抵抗要素の選択した抵抗
値及びＲＣ遅延回路の時定数によって決定される。この
構成の利点は、小さな二次シンク電流が、該時定数遅延
期間中、出力負荷容量内に格納されている電荷の放電を
継続するということである。一次大電流担持能力プルダ
ウントランジスタ要素がターンオンすると、電位の２番
目の正接地上昇が発生する。しかしながら、この２番目
の接地バウンスは、早期の小さな二次シンク電流によっ
て既に影響される出力負荷容量における電荷の減少によ
って制限される。この減少されたシンク電流レベル及び
電荷レベルは爾後の接地アンダーシュートを拘束し且つ
制限する。

【００１１】上記米国特許出願第３５５，５０９号によ
れば、一次及び二次プルダウントランジスタ要素の電流
担持能力の比及びプルダウン遅延抵抗要素の値は、以下
の目的を達成するために選択される。二次プルダウント
ランジスタ要素の早期のターンオンによって発生される
電位における１番目の正接地上昇（第一接地バウンス）
及び一次プルダウントランジスタ要素の後期のターンオ
ンによって発生される電位における２番目の正接地上昇
（第二接地バウンス）は、パラメータ値の選択によって
実質的に等しく配列されている。前記米国特許出願は、
接地バウンススパイクを二つの成分に分割することによ
って、正接地バウンススパイクを最小とするための新規
な方法及びＩＣ構成体を提供している。これら二つの成
分スパイクは、出力端におけるマスクプログラム可能な
別々の構成要素の値を調節することによって等しくされ
ている。その結果、二相、２ステップのターンオン成分
接地スパイクは、典型的に、従来の出力バッファのもの
の半分以下のノイズレベルに制限することが可能である
。

【００１２】前記米国特許出願第３５５，５０９号の回
路においては、一次及び二次プルダウントランジスタ要
素の電流担持能力の比は、少なくとも約４対１であり、
個別的な遅延抵抗は、成分である第一及び第二接地バウ
ンススパイクを等しくさせ且つ最小とするために、例え
ば５ＫΩの値を有している。典型的に、一次及び二次プ
ルダウントランジスタ要素の電流担持能力の比は、約４
／１乃至７／１の範囲内である。ＭＯＳトランジスタ要
素の場合には、このことは、一次及び二次プルダウント
ランジスタ要素のチャンネル幅の比を、少なくとも約４
対１であり、且つ４／１乃至７／１の範囲内に設定する
ことによって達成される。

【００１３】出力端における低から高電位への逆の遷移
期間中に、一次プルダウントランジスタ要素のターンオ
フを加速させるためには、前記米国特許出願第３５５，
５０９号の回路は、プルダウン遅延バイパストランジス
タ要素を提供しており、その電流経路第一及び第二端子
リードは、一次プルダウントランジスタ要素の制御端子
リードと接地との間に結合されている。プルダウン遅延
バイパス制御回路は、バイパストランジスタ要素の制御
端子リードを、二次プルダウントランジスタ要素の制御
端子リードへ動作結合させている。このことは、出力端
における低から高電位への遷移期間中に、一次プルダウ
ントランジスタ要素を迅速にターンオフさせるために、
プルダウン遅延抵抗要素をバイパスさせることを可能と
している。典型的に、バイパス制御回路は、バイパスト
ランジスタ要素の制御端子リードへ適切な極性の信号を
印加するための反転要素を組込んでいる。

【００１４】米国特許出願第３５５，５０９号は、出力
バッファの供給レール側上のノイズを減少させるための
同様の手段を記載している。比較的小さな電流担持能力
の二次プルアップトランジスタ要素が、その一次電流経
路第一及び第二端子リードを、一次プルアップトランジ
スタ要素の電流経路第一及び第二端子リードと並列的に
結合している。選択した抵抗値を有する別のプルアップ
遅延抵抗要素が、二次及び一次プルアップトランジスタ
要素の制御端子リード間に直列的に結合されている。

【００１５】二次プルアップトランジスタ要素制御端子
リードは、特性伝搬遅延の後であるが一次プルアップト
ランジスタ要素制御端子リードの前に、出力バッファを
介して伝搬する信号を受取るために出力バッファ内にお
いて結合されている。この二次プルアップトランジスタ
要素は、出力端における低から高電位への遷移期間中に
おいて一次プルアップトランジスタ要素の比較的大きな
充電電流のターンオンの前に、電源から出力端へ比較的
小さな充電電流を開始させる。該別の遅延プルアップ抵
抗要素抵抗値は、二次プルアップトランジスタ要素一次
プルアップトランジスタ要素をターンオンするために選
択されている。

【００１６】一次及び二次プルアップトランジスタ要素
の電流担持能力の比及びプルアップ遅延抵抗要素の値は
、電力ドループ及び爾後のオーバーシュートの両方を分
割する同様の目的を達成するために選択されている。二次プルアップトランジスタ要素のターンオンによって
発生される電位における１番目の負電力ドループ（第一
Ｖｃｃドループ）及び一次プルアップトランジスタ要素
の後期ターンオンによって発生される電位における２番
目の負電力ドループ（第二Ｖｃｃドループ）は、パラメ
ータ値の選択によって実質的に等しく配列されている。この目的のために、一次及び二次プルアップトランジス
タ要素の電流担持能力の比は、少なくとも約４対１であ
り、且つ好適には、４／１乃至７／１の範囲内であり、
別の遅延抵抗要素は例えば１ＫΩの値を有している。出
力端における高から低電位への遷移期間中にプルアップ
トランジスタ要素が迅速にターンオフするために、プル
アップ遅延バイパストランジスタ要素及びプルアップ遅
延バイパス制御回路が、プルアップ遅延抵抗要素をバイ
パスする。

【００１７】ドライバにおいて、入力端から出力端への
信号の特性伝搬遅延は、例えば、５０ｐＦの標準的な負
荷容量内へ動作する場合に例えば４ｎｓである。上記米
国特許出願第３５５，５０９号の回路を使用する場合、
接地バウンス乃至は上昇する接地電圧は、スイッチング
速度伝搬遅延において実質的に付加的な上昇を発生する
ことなしに従来の値の半分へ拘束することを可能として
いる。この様な回路は、本明細書においては、分岐型タ
ーンオン（ＢＴＯ）出力バッファ回路と呼称する。

【００１８】

【発明が解決しようとする課題】スイッチング誘起ノイ
ズを減少させるために出力バッファ回路におけるシンク
及びソース電流の二相、２ステップ、即ち分岐型ターン
オンの概今を実現する改良型回路を提供することを目的
とする。本発明回路は、早期の小さな二次シンク及びソ
ース電流を比較的大きな一次シンク及びソース電流に先
行させることにより接地バウンス及びアンダーシュート
及びＶｃｃドループ及びオーバーシュート事象のピーク
を同様に分割させ且つ減少させる。

【００１９】本発明の別の目的とするところは、出力バ
ッファデータ経路を介しての標準的な信号伝搬遅延が経
過する前に、早期の小さな二次シンク及びソース電流を
開始させることによって、分岐型ターンオン出力バッフ
ァ回路及びラインドライバのスイッチング速度を増加さ
せることである。次いで、出力端へ伝搬する入力信号に
対する伝搬時間が完了すると、更に遅延することなしに
、比較的大きな一次シンク及びソース電流が開始される
。

【００２０】本発明の更に別の目的とするところは、入
力端から出力プルダウン及びプルアップトランジスタ要
素へ信号をフィードフォワードし且つ早期の小さな二次
シンク乃至はソース電流を開始させるために中間回路要
素をバイパスすることによって、出力バッファ回路の出
力プルダウン及びプルアップトランジスタ要素のターン
オンを分割し位相調整することである。この小さなシン
ク及びソース電流は、出力バッファ回路を介しての標準
的な伝搬時間が経過する前に開始される。

【００２１】本発明の更に別の目的とするところは、一
次シンク及びソース電流が付加的な時定数遅延なしで標
準的な伝搬遅延の終了時に直ぐに開始されるように、Ｒ
Ｃ遅延回路を使用することなしに、分割型ターンオン出
力バッファ回路を実現することである。

【００２２】

【課題を解決するための手段】本発明によれば、入力端
と出力プルダウントランジスタ要素との間に動作結合さ
れており且つデータ経路中間回路要素の少なくとも幾つ
かをバイパスするプルダウンフィードフォワード回路が
提供される。このプルダウンフィードフォワード回路は
、中間回路要素が出力プルダウントランジスタ要素を介
して比較的大きなシンク電流を開始させる前に、入力端
における第一信号に応答して出力プルダウントランジス
タ要素を介して比較的小さなシンク電流を開始させるべ
く構成されている。

【００２３】同様に、本発明は、入力端と出力プルアッ
プトランジスタ要素との間に結合されており出力バッフ
ァ回路のデータ経路中間回路要素の少なくとも幾つかを
バイパスするプルアップフィードフォワード回路を提供
している。このプルアップフィードフォワード回路も、
中間回路要素が出力プルアップトランジスタ要素を介し
て比較的大きなシンク電流を開始させる前に、入力端に
おける第二信号に応答して出力プルアップトランジスタ
要素を介して比較的小さなソース電流を開始させるべく
構成されている。

【００２４】出力バッファ回路の中間回路要素は、出力
プルダウントランジスタ要素を駆動し且つ比較的大きな
シンク電流を開始させるべく結合された比較的大きな電
流担持能力のトランジスタ要素を具備する一次プルダウ
ンプレドライバを包含している。一般的に、少なくとも
１個の増幅器段が入力端と一次プルダウンプレドライバ
との間に結合されている。本発明は、比較的小さな電流
担持能力のトランジスタ要素を具備する二次プルダウン
プレドライバを具備するプルダウンフィードフォワード
回路を提供している。この二次プルダウンプレドライバ
は、一次プルダウンプレドライバが比較的大きなシンク
電流を開始させる前に、出力プルダウントランジスタ要
素を駆動して比較的小さなシンク電流を開始させるべく
結合されている。

【００２５】同様に、該中間回路要素は、出力プルアッ
プトランジスタ要素を駆動し且つ比較的大きなソース電
流を開始させるべく結合した比較的大きな電流担持能力
のトランジスタ要素を具備する一次プルダウンプレドラ
イバを包含している。一般的に、少なくとも１個の増幅
器段が、入力端と一次プルアッププレドライバとの間に
結合されている。このプルアップフィードフォワード回
路は、比較的小さな電流担持能力のトランジスタ要素を
具備する二次プルアッププレドライバを包含している。この二次プルアッププレドライバは、一次プルアッププ
レドライバが比較的大きなソース電流を開始させる前に
、出力プルアップトランジスタ要素を駆動して比較的小
さなソース電流を開始させるべく結合されている。

【００２６】本発明の一実施例によれば、出力プルアッ
プ回路要素は、１個の比較的大きな電流担持能力の出力
プルアップトランジスタ要素から構成されている。この
出力プルダウン回路要素は、１個の比較的大きな電流担
持能力の出力プルダウントランジスタ要素から構成され
ている。ＭＯＳ回路装置の場合には、このプルダウント
ランジスタ要素は、典型的に、ＮＭＯＳトランジスタ要
素であり、一方プルアップトランジスタ要素は、典型的
に、ＰＭＯＳトランジスタ要素である。この実施例にお
いては、一次及び二次プルダウンプレドライバは、該１
個の出力プルダウントランジスタ要素を駆動すべく並列
的に結合されている。同様に、一次及び二次プルアップ
プレドライバは、該１個の出力プルアップトランジスタ
要素を駆動すべく並列的に結合されている。

【００２７】一次プルダウンプレドライバは、プレドラ
イバプルアップ及びプルダウントランジスタ要素の両方
を包含している。同様に、一次プルアッププレドライバ
は、プレドライバプルアップ及びプルダウントランジス
タ要素の両方を包含している。１個の出力プルダウン及
びプルアップトランジスタ要素を使用する本発明の実施
例においては、二次プルダウンプレドライバは、プレド
ライバプルダウントランジスタ要素なしで、小さなシン
ク電流を開始させるために出力プルダウントランジスタ
要素をターンオンさせるための少なくとも１個のプレド
ライバプルアップトランジスタ要素で実現することが可
能である。同様に、二次プルアッププレドライバは、プ
レドライバプルアップトランジスタ要素なしで、小さな
ソース電流を開始させるためにプルアップトランジスタ
要素をターンオンさせるための少なくとも１個のプレド
ライバプルダウントランジスタ要素で形成することが可
能である。従って、この構成によれば、回路構成要素の
数が減少される。

【００２８】本発明の好適実施例においては、出力バッ
ファ回路の出力プルダウン回路要素は、比較的大きな電
流担持能力の一次出力プルダウントランジスタ要素及び
比較的小さな電流担持能力の二次出力プルダウントラン
ジスタ要素を有している。一次及び二次出力プルダウン
トランジスタ要素は、出力端と接地との間に並列的に結
合されている。出力バッファ回路データ経路内の一次プ
ルダウンプレドライバは、一次出力プルダウントランジ
スタ要素を駆動すべく動作結合されている。プルダウン
フィードフォワード回路の二次プルダウンプレドライバ
は、二次出力プルダウントランジスタ要素を駆動すべく
結合されている。

【００２９】同様に、好適実施例においては、出力プル
アップ回路要素は、比較的大きな電流担持能力の一次出
力プルアップトランジスタ要素及び比較的小さな電流担
持能力の二次出力プルアップトランジスタ要素を有して
いる。該一次及び二次出力プルアップトランジスタ要素
は、電源と出力端との間に並列的に結合されている。出
力バッファ回路データ経路の一次プルアッププレドライ
バは、一次出力プルアップトランジスタ要素を駆動すべ
く結合されており、一方プルアップフィードフォワード
回路の二次プルアッププレドライバは二次出力プルアッ
プトランジスタ要素を駆動すべく結合されている。

【００３０】本発明の実施例の何れにおいても、二次プ
ルダウン及びプルアッププレドライバ及び二次プルダウ
ン及びプルアップ出力トランジスタ要素の比較的小さな
電流担持能力のトランジスタ要素の電流担持能力は、好
適には、一次プルダウン及びプルアッププレドライバ及
び一次プルダウン及びプルアップ出力トランジスタ要素
の比較的大きな電流担持能力のトランジスタ要素の電流
担持能力よりも約５乃至１０倍低い範囲内である。ＭＯ
ＳＩＣ装置の場合には、比較的小さな電流担持能力のト
ランジスタ要素のチャンネル幅は、比較的大きな電流担
持能力のトランジスタ要素のチャンネル幅よりも約５乃
至１０倍小さな範囲内である。

【００３１】小さな電流担持能力のトランジスタ要素の
特徴及び利点は、その結果得られる二次プレドライバの
小さなゲート負荷を、出力バッファ回路の連続する内部
段の「ファンアウト」に著しい影響を与えることなく、
又は悪影響を与えることなしに、入力端近くのノードへ
結合させることが可能であるという点である。二次プレ
ドライバのより小さなトランジスタ要素のゲートは入力
端に近いノードによって駆動されるので、二次プレドラ
イバは一次プレドライバよりも早期にターンオンする。従って、入力端における信号に応答するプルダウン又は
プルアップフィードフォワード回路上のフィードフォワ
ード信号は、出力端におけるシンク及びソース電流の分
割型即ち二相ターンオンを発生させる。

【００３２】本発明の別の特徴は、分割型ターンオンに
よって実現される早期の小さなシンク及びソース電流及
び後期の大きなシンク及びソース電流が、前方へシフト
され、即ち時間において前進されることである。即ち、
該早期の小さなシンク及びソース電流は、出力バッファ
のデータ経路中間回路要素を介しての標準的な信号の伝
搬時間が経過する前に、プルダウン及びプルアップフィ
ードフォワード回路内のフィードフォワード信号によっ
て開始される。更に、大きな一次シンク及びソース電流
は、通常の伝搬時間内において迅速に開始され且つ早め
に完了される。なぜならば、出力容量の放電又は充電は
、大きな一次シンク及びソース電流が放電又は充電作業
にかかる場合に、小さな二次シンク及びソース電流によ
って既に開始されているからである。従って、本発明の
分割型ターンオン出力バッファ回路は、二相ターンオン
のタイミングを前進させて通常の伝搬時間の時間間隔乃
至は限界内に完全に入るものとさせ、その際にスイッチ
ング速度を改善している。

【００３３】本発明による分割型ターンオンは、同様に
、接地バウンス及びアンダーシュート及び電源ドループ
及びオーバーシュート事象の各々を、実質的に同一の大
きさの二つのピーク乃至はスパイクへ分割する目的を実
現している。その結果、スイッチング誘起ノイズは、従
来のノイズレベルの５０％以下へ減少させている。

【００３４】

【実施例】従来のＭＯＳトランジスタ出力バッファ１０
を図１に示してある。このタイプの複数は、例えば、オ
クタルバッファラインドライバにおける出力バッファと
して組込むことが可能である。プルダウントランジスタ
要素は、比較的大きな電流担持能力のＮＭＯＳトランジ
スタＮ３によって与えられている。プルアップトランジ
スタ要素は、比較的大きな電流担持能力のＰＭＯＳトラ
ンジスタ要素Ｐ３によって与えられている。出力バッフ
ァ１０は、非反転型トライステート出力装置であり、且
つデータ信号は、入力端ＶＩＮから出力端ＶＯＵＴへ伝
搬する。トライステート出力イネーブル及びディスエー
ブル信号がＯＥ端子入力端へ印加される。

【００３５】入力端ＶＩＮにおけるデータ信号は、二つ
の反転用電流増幅段１２，１４を介して通過し、入力と
同一の極性でプルアッププレドライバ（前置駆動器）Ｎ
ＡＮＤゲート１５及びプルダウンプレドライバＮＯＲゲ
ート１６へ印加される。ＮＡＮＤゲート１５は、プルア
ップトランジスタ要素Ｐ３を駆動する。ＮＯＲゲート１
６は、プルダウントランジスタ要素Ｎ３を駆動する。ゲ
ート１５，１６の各々への２番目の入力は、ＯＥ端子入
力端から派生される。

【００３６】出力イネーブル信号ＯＥは、反転した極性
ＯＥでトライステートＯＥ端子へ印加される。このトラ
イステート信号は、第一及び第二反転電流増幅段１８，
２０を介して通過し、且つＯＥ信号と同一の極性でプレ
ドライバＮＯＲゲート１６の入力端へ印加される。この
トライステート信号は、更に、ＮＡＮＤゲート１５の入
力端へ印加される前に、第一及び第二電流増幅反転段１
８，２０及び第三インバータ段２２を介して通過する。プレドライバＮＡＮＤゲート１５の入力端へ印加される
トライステート信号は、ＯＥ信号と反対極性であり、且
つ出力イネーブル信号ＯＥと同位相である。

【００３７】図１の出力バッファ１０の論理ゲート構成
は、出力イネーブル信号ＯＥが高（ＯＥ低）である場合
の双安定動作期問中に、入力端ＶＩＮにおけるデータ信
号と同位相で出力端ＶＯＵＴに高及び低電位の出力デー
タ信号を供給する。ＯＥ信号が高インピーダンス第三状
態期間中に低（ＯＥ高）である場合、プルアップトラン
ジスタ要素Ｐ３及びプルダウントランジスタ要素Ｎ３の
両方がディスエーブルされる。出力ＶＯＵＴは、共通バ
ス上のその他の出力バッファに対しては高インピーダン
スとして表われる。

【００３８】本発明に基づく改良した出力バッファ回路
３０を図２に示してある。図１の出力バッファ回路１０
におけるものと同一の機能を達成する集積回路要素は、
同一の参照番号乃至は記号で示してある。図１は米国特
許出願第３５５，５０９号から複製したものであるから
、ＰＭＯＳトランジスタ要素Ｐ３及びＮＭＯＳトランジ
スタ要素Ｎ３に対して該特許出願において使用されてい
るＭＯＳトランジスタの記号を図１に示してある。図２
乃至５に示した本発明の回路においては、ＰＭＯＳ及び
ＮＭＯＳトランジスタ要素に対する簡単化した記号を使
用している。

【００３９】図１と共通の回路構成要素に加えて、図２
の改良型出力バッファ回路３０は、二次プルアッププレ
ドライバ３５によって与えられるプルアップフィードフ
ォワード回路及びプルダウンプレドライバ３６によって
与えられるプルダウンフィードフォワード回路を有して
いる。図２の回路においては、二次プルアッププレドラ
イバ３５は、一次プルアッププレドライバ１５と同じく
ＮＡＮＤゲートである。二次プルダウンプレドライバ３
６は、一次プルダウンプレドライバ１６と同じくＮＯＲ
ゲートである。

【００４０】しかしながら、二次プルアップ及びプルダ
ウンプレドライバ３５及び３６は、比較的高い抵抗及び
比較的小さな電流担持能力によって特性付けられる比較
的小さなＭＯＳトランジスタ要素で構成されているとい
う点において、それぞれの一次プルアップ及びプルダウ
ンプレドライバ１５及び１６と異なっている。従来のＮ
ＭＯＳトランジスタ要素即ちＮチャンネルエンハンスメ
ント型電界効果トランジスタの場合には、離隔したソー
ス及びドレインＮ型領域がＰ型シリコン基板の表面内に
拡散乃至は注入される。酸化物層などのような絶縁層が
、ソース及びドレイン領域及び分離チャンネル上に形成
される。例えばポリシリコン又は金属などのような導電
性ストリップを、複数個のソース及びドレイン領域を分
離するチャンネル上に付着形成し、それぞれのソース及
びドレイン領域をオーバーラップしてゲートを与える。この様なＮチャンネルエンハンスメント型電界効果トラ
ンジスタにおいては、ゲート上の正即ち高レべル信号は
、Ｎ型キャリアの層を、ソース領域とドレイン領域とを
分離するＰチャンネル内に形成させる。従って、該トラ
ンジスタ要素は、ソース領域とドレイン領域との間の一
次電流経路を介して導通状態となる。

【００４１】従来のＰＭＯＳトランジスタ要素即ちＰチ
ャンネルエンハンスメント型電界効果トランジスタの場
合には、ソース領域及びドレイン領域は、Ｎ型シリコン
基板内にＰ型領域として拡散又は注入される。従って、
分離用チャンネルはＮ型シリコン物質から形成される。ＰＭＯＳトランジスタ要素の場合には、ゲートへ印加さ
れる負即ち低レベル信号が、分離用Ｎチャンネル内にＰ
型キャリア層を形成させる。その結果、ＰＭＯＳトラン
ジスタは、ゲートＧ１へ負即ち低レベル信号を印加する
ことにより、ソース及びドレインＤ領域の間の一次電流
経路を介して導通状態となる。

【００４２】ＭＯＳトランジスタの電流担持能力は、な
かんずく、ＭＯＳトランジスタのチャンネル抵抗の関数
である。チャンネル抵抗は、チャンネルの幾何学的形状
に依存する。チャンネル抵抗は、ソース領域とドレイン
領域との間のチャンネルを横断しての距離の大きさを減
少させることにより減少させることが可能であるが、こ
の距離は典型的に固定されている。チャンネル抵抗は、
ソース領域とドレイン領域の間のチャンネル幅を増加し
たり減少したりすることにより、増加したり減少させた
りすることが可能である。従って、電流担持能力は、チ
ャンネル幅に比例する。

【００４３】一例として説明すると、一次プルアッププ
レドライバを形成する標準的なＮＡＮＤゲート１５内の
４個のトランジスタ要素のチャンネル幅は、約５００ミ
クロンのチャンネル幅で形成することが可能である。こ
の５００ミクロンのチャンネル幅は、比較的大きな電流
担持能力のトランジスタ要素を提供する。これと対照的
に、二次プルアッププレドライバを形成するＮＡＮＤゲ
ート３５におけるトランジスタ要素のチャンネル幅は、
例えば約８０ミクロンのチャンネル幅で形成することが
可能である。好適には、二次プレドライバの小型のトラ
ンジスタ要素のチャンネル幅は、一次プレドライバにお
ける大型のトランジスタ要素のチャンネル幅の５乃至１
０倍小さな範囲内のものである。

【００４４】別の例を説明すると、図２に基づく信号フ
ィードフォワード出力バッファ回路は、４個の比較的大
きなトランジスタ要素からなる一次プルアッププレドラ
イバＮＡＮＤゲート１５で組立てられている。ＮＡＮＤ
ゲート１５は、チャンネル幅が３３４ミクロンの２個の
ＰＭＯＳプレドライバプルアップトランジスタ要素と、
チャンネル幅が２９８ミクロンの２個のＮＭＯＳプレド
ライバプルダウントランジスタ要素から構成されている
。二次プルアッププレドライバＮＡＮＤゲート３５は、
チャンネル幅が３６ミクロンの２個のＰＭＯＳプレドラ
イバプルアップトランジスタ要素とチャンネル幅が３０
ミクロンの２個のＮＭＯＳプレドライバプルダウントラ
ンジスタ要素から構成される４個の比較的小型のトラン
ジスタ要素で組立てられている。

【００４５】一次プルダウンプレドライバＮＯＲゲート
１６は、チャンネル幅が３３４ミクロンの２個のＰＭＯ
Ｓプレドライバプルアップトランジスタ要素とチャンネ
ル幅が７３ミクロンの２個のＮＭＯＳプレドライバプル
ダウントランジスタ要素から構成される４個の比較的大
型のトランジスタ要素で組立てられている。二次プルダ
ウンプレドライバＮＯＲゲート３６は、チャンネル幅が
３６ミクロンの２個のＰＭＯＳプレドライバプルアップ
トランジスタ要素とチャンネル幅が９ミクロンの２個の
ＮＭＯＳプレドライバプルダウントランジスタ要素から
構成される４個のトランジスタ要素で構成されている。

【００４６】これらのプレドライバトランジスタ要素の
パラメータ寸法については、ＰＭＯＳ出力プルアップト
ランジスタ要素Ｐ３は、チャンネル幅が１６００ミクロ
ンに選択されており且つＮＭＯＳ出力プルダウントラン
ジスタ要素Ｎ３はチャンネル幅が８００ミクロンに選択
されている。プレドライバにおけるか又は出力端の何れ
かにおける同一の対のＮＭＯＳトランジスタ要素と比較
してＰＭＯＳトランジスタ要素の寸法がより大きい理由
は、電子（Ｎ型キャリア）と比較してホール（Ｐ型キャ
リア）の移動度がより低いからである。全てのプレドラ
イバ及び出力トランジスタ要素は、１．０５ミクロンの
共通チャンネル長さを有しており、従ってチャンネル抵
抗及び電流担持能力はチャンネル幅に比例する。要する
に、比較的小さな電流担持能力の二次プレドライバトラ
ンジスタ要素は、対応する比較的大型の一次プレドライ
バトランジスタ要素よりもチャンネル幅、チャンネル抵
抗及び電流担持能力において、約５乃至１０倍小さな範
囲内に選択されている。

【００４７】これら全てのトランジスタ要素の寸法は、
チャンネル幅パラメータの同一の相対的関係を維持しな
がら、より大きなパワーの適用場面に対して増加させる
ことが可能である。例えばＮＰＮトランジスタ要素を使
用するＴＴＬ及びＥＣＬ回路などのようなバイポーラ回
路の場合、対応する二次及び一次プレドライバトランジ
スタ要素の間の電流担持能力の比は、コレクタ抵抗及び
ベース抵抗によって制御される。電流担持能力の比は、
ベース駆動抵抗及びコレクタ抵抗の選択によって好適範
囲に調節される。

【００４８】対応する一次及び二次プレドライバトラン
ジスタ要素の電流担持能力の比を少なくとも約５であり
且つ好適にはそれ以上に維持することにより（即ち、二
次プレドライバトランジスタ要素の電流担持能力を対応
する一次プレドライバトランジスタ要素の電流担持能力
よりも少なくとも５倍小さいものであり且つ好適には５
倍乃至１０倍小さい範囲内のものであるように選択する
ことにより）、信号フィードフォワード回路二次プレド
ライバの電流要求及び電力要求は基本的に最小とされ且
つ一次プレドライバと比較して無視可能なものである。その結果、二次プレドライバは、図２に示した如く、入
力端により近いノード又は直接的に入力ノードへ結合さ
せることが可能であり、出力バッファ回路のデータ経路
増幅器段及びデータ経路中間回路要素をバイパスする。これら信号フィードフォワード回路は、出力バッファ回
路データ経路の中間増幅器段の「ファンアウト」に著し
い影響を与えるか又は悪影響を与えることなしに、入力
ノードと出力プルダウン及びプルアップトランジスタ要
素との間に結合されている。

【００４９】中間回路要素増幅器段を包含する出力バッ
ファ回路のデータ経路を介しての伝搬遅延は典型的に４
ｎｓである。少なくとも１個の増幅器段をバイパスする
と、フィードフォワード信号は、例えば、データ経路信
号が大きな一次シンク又はソース電流を開始させる１．
５ｎｓ前に、出力端に到達し、小さな二次シンク又はソ
ース電流を開始させる。データ経路の全ての中間回路要
素をバイパスすると、フィードフォワード信号は、デー
タ経路信号が一次出力容量放電又は充電電流を開始させ
る例えば１．５ｎｓ乃至３．０ｎｓ前に、出力端に到達
し且つ小さな二次シンク又はソース電流を開始させるこ
とが可能である。この出力プルダウン又はプルアップト
ランジスタ要素のターンオンを、早期の小さな放電又は
充電電流と後期の大きな放電又は充電電流の二つのステ
ップへ分割することは、接地バウンス即ちＶｃｃ電力ド
ループ事象及び爾後のアンダーシュート及びオーバーシ
ュート事象を一つのスパイク乃至はピークから各々が従
来のノイズレベルの半分以下である二つのスパイク乃至
はピークへ分割させる。

【００５０】データ経路一次プレドライバ及びフィード
フォワード回路二次プレドライバに対するトランジスタ
要素のパラメータを好適範囲内に選択することにより、
本発明は、分割型ターンオン（ＢＴＯ）出力バッファ回
路に対する目的を達成する。その目的は、出力端におけ
る早期の小さな及び後期の大きなシンク又はソース電流
と関連する第一及び第二接地上昇及び第一及び第二Ｖｃ
ｃ電力ドループ事象を等しくさせ、接地及び電力供給レ
ール上のスイッチング誘起ノイズを実質的に半分だけ減
少させることである。このことは、更に、接地及び電力
供給レール上の爾後の接地アンダーシュート及び電力オ
ーバーシュート事象にも適用される。

【００５１】更に、この分割型ターンオンは、出力端へ
の入力信号の伝搬におけるデータ経路伝搬遅延を長引か
せることなしに達成されている。このことは、通常のデ
ータ経路伝搬遅延時間が経過する前に、早期の小さな放
電又は充電電流を開始させる信号フィードフォワード回
路によって達成される。小さなシンク又はソース電流の
位相は前進されており、従って出力端における二相分割
型ターンオンの全体は、伝搬遅延を長引かせることなし
に且つ出力バッファ回路のスイッチング速度に悪影響を
与えることなしに、通常のデータ経路伝搬遅延時間内に
実行される。

【００５２】図２の回路において、信号フィードフォワ
ード回路は、接地側におけるプルダウントランジスタ要
素と供給側におけるプルアップトランジスタ要素の両方
について記載されている。しかしながら、明らかに、本
発明によれば、それぞれの接地側又は供給側の一方に何
れかの二次プルダウン又はプルアッププレドライバを設
けることが可能である。接地ノイズは、典型的に、より
大きな懸念事項であり、且つＭＯＳ出力バッファ回路は
、典型的に、接地側のみの付加的なノイズ減少信号フィ
ードフォワード回路で設けることが可能である。

【００５３】図２の回路の詳細な具体例を図３に示して
あり、回路構成要素を減少させるために二次プルアップ
及びプルダウンプレドライバ３５，３６を多少修正して
いる。図３に示した如く、増幅器段インバータ１２，１
４及び一次プルアップ及びプルダウンプレドライバ１５
，１６を介してＶＩＮから出力プルアップ及びプルダウ
ントランジスタ要素Ｐ３，Ｎ３及び出力端ＶＯＵＴへの
一次データ経路は同一である。同様に、反転用増幅器段
１８，２０，２２を介してＯＥから一次プルアップ及び
プルダウンプレドライバ１５，１６への出力イネーブル
信号経路も同一のままである。図２の二次プルアッププ
レドライバＮＡＮＤゲート３５及び二次プルダウンプレ
ドライバＮＯＲゲート３６によって与えられるプルアッ
プ及びプルダウン信号フィードフォワード回路は修正さ
れている。

【００５４】図３に示した如く、二次プルアッププレド
ライバ３５Ａは、データ入力端ＶＩＮと出力ＰＭＯＳプ
ルアップトランジスタ要素Ｐ３の制御ゲートとの間に結
合されている一対のＮＭＯＳプレドライバプルダウン又
は電流シンク用トランジスタ要素から構成されている。従って、プレドライバ３５Ａは、中間回路要素及びデー
タ信号伝搬データ経路をバイパスしている。一対のＮＭ
ＯＳトランジスタ要素３５Ａは、Ｖｃｃから出力端ＶＯ
ＵＴへの出力ＰＭＯＳプルアップトランジスタ要素Ｐ３
を介しての比較的小さな充電電流の早期のターンオンを
制御し且つ開始させるための一対のプレドライバプルダ
ウントランジスタ要素を与えている。構成要素を減少さ
せるために、プレドライバＮＡＮＤゲート３５のプレド
ライバＰＭＯＳプルアップ又は電流ソース用トランジス
タ要素は除去されている。

【００５５】二次プルアッププレドライバ３５Ａにおい
て二次プルアッププレドライバ電流ソース用トランジス
タ要素を除去することが可能である理由は、出力バッフ
ァ回路のプルアップ側におけるノイズ減少は、出力端に
おける低から高電位への遷移期間中において、出力プル
アップトランジスタ要素Ｐ３のターンオンに対してのみ
関係があるからである。この制御は、二次プルアッププ
レドライバ３５Ａの一対のＮＭＯＳプレドライバ電流シ
ンク用トランジスタ要素によって与えられる。従って、
出力プルアップトランジスタ要素Ｎ３をターンオフさせ
る機能は、一次プルアッププレドライバ１５の比較的大
きな電流担持能力のＰＭＯＳトランジスタ要素に任せら
れる。

【００５６】二次プルアッププレドライバ３５ＡのＮＭ
ＯＳトランジスタ要素の各々の電流担持能力は、前述し
た如く、一次プルアッププレドライバ１５の対応するト
ランジスタ要素の電流担持能力よりも５乃至１０倍小さ
なものである。従って、二次プルアッププレドライバ３
５Ａは、入力端ＶＩＮにおいて第一データ信号が開始す
ると、早期の比較的小さなソース用電流をプルアップト
ランジスタＰ３を介して開始させる。このことは、デー
タ信号が信号伝搬データ経路を介して出力プルアップ及
びプルダウントランジスタ要素Ｐ３及びＮ３へ伝搬する
前に発生する。従って、Ｖｃｃドループ乃至はオーバー
シュートの何れかからのノイズスパイクは、前述した如
く、振幅において５０％減少した小さなノイズピークと
させることが可能である。

【００５７】図３に示した如く、二次プルダウンプレド
ライバ３６Ａは、入力端と出力ＮＭＯＳプルダウントラ
ンジスタ要素Ｎ３の制御ゲートとの間に結合した一対の
プレドライバＰＭＯＳプルアップ乃至は電流ソース用ト
ランジスタ要素から構成されている。プルダウンプレド
ライバ３６Ａの一対のＰＭＯＳプレドライバプルアップ
トランジスタ要素は、出力端ＶＯＵＴから接地ＧＮＤへ
の出力プルダウントランジスタ要素Ｎ３を介しての比較
的小さな放電電流のターンオンを制御し且つ開始させる
。図２の二次プレドライバＮＯＲゲート３６のプレドラ
イバＮＭＯＳプルダウン乃至は電流シンク用トランジス
タ要素は除去されている。なぜならば、出力端における
高から低電位への遷移期間中に、出力プルダウントラン
ジスタ要素Ｎ３のターンオンと共に、出力バッファ回路
のプルダウン側で関係するスイッチングノイズが発生す
るからである。従って、ＮＭＯＳプレドライバプルダウ
ントランジスタ要素は、二次プルダウンプレドライバ３
６Ａから除去することが可能である。従って、出力プル
ダウントランジスタ要素Ｎ３をターンオフさせる機能は
、一次プルダウンプレドライバ１６の比較的大きな電流
担持能力のＮＭＯＳプルダウントランジスタ要素に任せ
られる。

【００５８】二次プルダウンプレドライバ３６Ａのプレ
ドライバＰＭＯＳプルアップトランジスタ要素の各々の
電流担持能力は、一次プレドライバＮＯＲゲート１６の
ＰＭＯＳプレドライバプルアップトランジスタ要素の電
流担持能力よりも５乃至１０倍小さなものに選択されて
いる。その結果、二次プルダウンプレドライバ３６Ａは
、データ信号が中間回路要素のデータ経路を介して出力
プルアップ及びプルダウントランジスタ要素Ｐ３，Ｎ３
へ伝搬する前に、入力端ＶＩＮにおける第二データ信号
に応答して小さな早期のシンク用電流をプルダウントラ
ンジスタ要素Ｎ３を介して開始させる。その結果、接地
バウンス又は接地アンダーシュートの何れかのノイズス
パイクの振幅を５０％減少させて一対のより小さなノイ
ズピークとする本発明の目的が達成される。

【００５９】図２及び図３に示した信号フィードフォワ
ードを有する出力バッファ回路において、出力端におけ
るスイッチング動作期間中に、比較的大きな電流能力の
プルアップ及びプルダウントランジスタ要素Ｐ３，Ｎ３
が同時的に導通する場合がある。例えば、比較的大きな
一次シンク電流が出力プルダウントランジスタ要素Ｎ３
を介していまだに放電している間に、ＰＭＯＳ出力プル
アップトランジスタ要素Ｐ３を介して開始される早期の
比較的小さな二次ソース電流が発生する場合がある。同
様に、出力プルダウントランジスタ要素Ｎ３を介して開
始される比較的小さな二次シンク電流が、比較的大きな
一次ソース電流が出力プルアップトランジスタ要素Ｐ３
を介していまだに充電しているのと同時に発生する場合
がある。その結果、出力端における遷移のスイッチング
の期間中における電力消費が増加し、電磁干渉が発生し
、且つ接地電位が上昇する場合がある。接地電位の上昇
は雑音余裕を減少させる場合があり、且つ出力端におい
て制御されないスイッチング、即ち「グリッチ」を発生
する場合がある。

【００６０】比較的大きな電流担持能力の出力プルアッ
プ及びプルダウントランジスタ要素Ｐ３，Ｎ３が同時的
に導通するという問題を回避するために、本出力バッフ
ァ回路の好適実施例は図４及び図５に示したものである
。図４の好適な信号フィードフォワード回路と図２の信
号フィードフォワード出力バッファ回路との間の差異は
、二次出力プルアップ及びプルダウントランジスタ要素
ＰＦＦ，ＮＦＦが加えられている点である。二次即ちフ
ィードフォワードプルアップトランジスタ要素ＰＦＦは
、電源Ｖｃｃと出力端ＶＯＵＴとの間における一次プル
アップトランジスタ要素Ｐ３と並列的に結合されている
比較的小さな電流担持能力のＰＭＯＳトランジスタ要素
である。二次即ちフィードフォワードプルダウントラン
ジスタ要素ＮＦＦは、出力端ＶＯＵＴと接地ＧＮＤとの
間における一次プルダウントランジスタ要素Ｎ３と並列
的に結合されている比較的小さな電流担持能力のＮＭＯ
Ｓトランジスタ要素である。二次トランジスタ要素ＰＦ
Ｆ，ＮＦＦの電流担持能力は、一次トランジスタ要素Ｐ
３，Ｎ３の電流担持能力よりも５乃至１０倍低い好適な
範囲内に選択されている。

【００６１】二次プルアッププレドライバＮＡＮＤゲー
ト３５は、二次フィードフォワードプルアップトランジ
スタ要素ＰＦＦのみを駆動すべく結合されている。一次
プルアッププレドライバ１５は、一次プルアップトラン
ジスタ要素Ｐ３のみを駆動すべく結合されている。同様
に、二次即ちフィードフォワードプルダウンプレドライ
バＮＯＲゲート３６は、二次フィードフォワードプルダ
ウントランジスタ要素ＮＦＦのみを駆動すべく結合され
ている。一次プルダウンプレドライバＮＯＲゲート１６
は、一次出力プルダウントランジスタ要素Ｎ３のみを駆
動すべく結合されている。

【００６２】好適実施例においては、一次プルアッププ
レドライバ１５及び一次出力プルアップトランジスタ要
素Ｐ３を介しての一次データ経路と並列的に結合されて
いる二次プルアッププレドライバ３５及び二次出力プル
アップトランジスタ要素ＰＦＦから構成される並列フィ
ードフォワード回路を提供している。同様に、二次プル
ダウンプレドライバ３６と二次出力プルダウントランジ
スタ要素ＮＦＦとから構成されているプルダウンフィー
ドフォワード回路は、一次プルダウンプレドライバＮＯ
Ｒゲート１６と一次プルダウントランジスタ要素Ｎ３を
介しての一次データ経路と並列的に結合されている。こ
の構成によれば、図２及び３の実施例に関して説明した
如き比較的大きな電流担持能力の一次出力プルアップ及
びプルダウントランジスタ要素Ｐ３，Ｎ３による同時的
な導通は回避される。同時的な導通は、比較的小さな電
流担持能力の二次トランジスタ要素と比較的大きな電流
担持能力の一次トランジスタ要素とによって発生される
場合があるのみであり、同時的な導通及びそれと関連す
る電力散逸、電磁干渉又はグリッチなどを制限し且つ拘
束している。

【００６３】図４の回路の詳細な実現例を図５に示して
ある。反転用増幅器段１２，１４，１８，２０，２２、
一次プルアップ及びプルダウンプレドライバＮＡＮＤゲ
ート１５及びＮＯＲゲート１６、二次プルアップ及びプ
ルダウンプレドライバＮＡＮＤゲート３５及びＮＯＲゲ
ート３６、一次出力プルアップ及びプルダウントランジ
スタ要素Ｐ３，Ｎ３及び二次出力プルアップ及びプルダ
ウントランジスタ要素ＰＦＦ，ＮＦＦを包含する対応す
る中間回路要素は、同一の参照番号及び記号によって示
してある。対応する一次と二次の出力トランジスタ要素
のトランジスタ要素間の電流担持能力の好適な比は、５
乃至１０倍大きな同一の好適範囲内のものである。その
結果、ノイズスパイクの振幅は、前述した如く、従来の
もののレベルの５０％へ実質的に減衰されている。

【００６４】本発明の信号フィードフォワード出力バッ
ファ回路の性能を従来技術の出力バッファ回路及び本発
明者の先のＢＴＯのものとの比較を図６のグラフに示し
てある。図６のグラフは、出力端における高電位から低
電位への遷移に対する、出力端ＶＯＵＴにおけるそれぞ
れの電圧信号及び出力電圧特性と時間との関係の比較を
与えている。太い実線で表わされる従来使用されている
トランジスタ要素出力バッファ回路は、電圧の過渡的な
スイング即ち振れを回避しているが、信号伝搬時間及び
高電位から低電位への遷移においてかなりの遅延が存在
している。この様な出力バッファ回路において使用する
ための従来使用されている、即ち蛇行型出力プルダウン
トランジスタ要素は、例えば、前に説明した本発明者の
先の米国特許出願第３５５，５０９号の図２及び３にお
いて示されている。この様な従来使用されている出力バ
ッファ要素によって与えられる遅延線のない従来の出力
バッファ回路は、厳しいスイング又はスパイクの接地バ
ウンス及びアンダーシュート及び、図６の点線で示した
如く、爾後の過渡的なリンギングを受ける場合がある。

【００６５】本願発明者の先の米国特許出願第３５５，
５０９号の分割型ターンオン出力バッファ回路は、図６
の一点鎖線で示した如く、接地バウンス及び接地アンダ
ーシュートのノイズスパイクを実質的に高々５０％減衰
した出力を供給する。このノイズ振幅における減少は、
本願発明者の先のＢＴＯ出力バッファ回路によって達成
され、図６の双方向矢印によって示したスイッチング遅
延における小さな犠牲を伴なうのみである。図２乃至図
５に示した本発明の信号フィードフォワード出力バッフ
ァ回路は、出力バッファ回路を介してのデータ信号伝搬
及びスイッチング速度において何らの犠牲を払うことな
しに、ノイズピークの振幅において実質的に同一の約５
０％の減少を達成している。図２乃至５の回路の出力性
能は図６の細い実線で示してある。

【００６６】図２乃至５の回路の出力電圧信号性能に関
する更に別の改良は、更に別のノイズ抑圧回路又はアン
チノイズ回路を付加することによって達成することが可
能である。この様なアンチノイズ回路は、本願出願人に
譲渡されており発明者がＡｌａｎ　　Ｃ．　　Ｒｏｇｅ
ｒｓであり発明の名称が「アンチノイズ回路（ＡＮＴＩ
−ＮＯＩＳＥ　　ＣＩＲＣＵＩＴＳ）」である１９８９
年３月２２日に出願した米国特許出願第３２７，３４８
号に記載されている。この様なアンチノイズ回路を付加
した場合には、図６の点線で示した如き信号伝搬時間及
びスイッチング速度における何らの犠牲を伴なうことな
しに、減衰させたノイズピークを実質的に除去すること
さえ可能である。

【００６７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。

【図面の簡単な説明】

【図１】　　従来のＭＯＳ出力バッファ回路の概略回路
図。

【図２】　　スイッチング誘起ノイズを減少させるため
の本発明に基づく信号フィードフォワードを有する出力
バッファ回路の概略回路図。

【図３】　　回路構成要素を減少させるために修正した
二次プルダウン及びプルアッププレドライバを有する図
２の回路の変形例の具体例に対する構成要素を示した詳
細な概略回路図。

【図４】　　スイッチング誘起ノイズを減少させるため
の好適な信号フィードフォワード出力バッファ回路の概
略回路図。

【図５】　　図４の回路の具体例に対する構成要素を示
した詳細な概略回路図。

【図６】　　本発明を包含する種々の出力バッファ回路
の動作出力電圧ＶＯＵＴ特性を比較するグラフ図。

【符号の説明】

１２，１４　　反転用電流増幅器段１５　　プルアッププレドライバＮＡＮＤゲート１６　
　プルダウンプレドライバＮＯＲゲート１８，２０　　
第一及び第二反転用電流増幅器段２２　　第三インバー
タ段３０　　出力バッファ回路３５　　プルアップフィードフォワード回路３６　　プ
ルダウンフィードフォワード回路Ｎ３　　比較的大きな
電流担持能力のＮＭＯＳトランジスタＰ３　　比較的大きな電流担持能力のＰＭＯＳトランジ
スタＶＩＮ　　入力端ＶＯＵＴ　　出力端

Claims

【特許請求の範囲】

【請求項１】　　集積回路装置におけるスイッチング誘
起ノイズを減少させる出力バッファ回路において、高及
び低電位のデータ信号を受取る入力端が設けられており
、伝搬遅延の後本出力バッファ回路を介して伝搬された
データ信号を供給する出力端が設けられており、前記出
力端から接地へ電流をシンクするために前記出力端に動
作結合した出力プルダウントランジスタ手段が設けられ
ており、電源から前記出力端へ電流をソースするために
前記出力端に動作結合した出力プルアップトランジスタ
手段が設けられており、前記入力端における信号に応答
して前記伝搬遅延の後それぞれの出力プルダウン及びプ
ルアップトランジスタ手段を介して比較的大きなシンク
及びソース電流を開始させるために前記入力端と前記出
力プルダウン及びプルアップトランジスタ手段との間に
動作結合されている出力バッファ回路信号伝搬中間回路
要素が設けられており、前記入力端と前記出力プルダウ
ントランジスタ手段との間に動作結合してプルダウンフ
ィードフォワード回路手段が設けられており、前記プル
ダウンフィードフォワード回路手段は、前記出力バッフ
ァ回路の前記中間回路要素の少なくとも幾つかをバイパ
スし、前記プルダウンフィードフォワード回路は、前記
中間回路要素が前記出力プルダウントランジスタ手段を
介して比較的大きなシンク電流を開始させる前に、前記
出力プルダウントランジスタ手段を介して比較的小さな
シンク電流を開始させるべく構成されていることを特徴
とする出力バッファ回路。
【請求項２】　　請求項１において、更に、前記入力端
と前記出力プルアップトランジスタ手段との間に動作結
合してプルアップフィードフォワード回路手段が設けら
れており、前記プルアップフィードフォワード回路手段
は前記出力バッファ回路の前記中間回路要素の少なくと
も幾つかをバイパスし、前記プルアップフィードフォワ
ード回路手段は、前記中間回路要素が前記出力プルアッ
プトランジスタ手段を介して比較的大きなシンク電流を
開始させる前に、前記出力プルアップトランジスタ手段
を介して比較的小さなソース電流を開始させるべく構成
されていることを特徴とする出力バッファ回路。
【請求項３】　　請求項１において、前記中間回路要素
は、前記出力プルダウントランジスタ手段を駆動し且つ
前記比較的大きなシンク電流を開始させるべく動作結合
されている比較的大きな電流担持能力のトランジスタ要
素を具備する一次プルダウンプレドライバと、前記入力
端と前記一次プルダウンプレドライバとの間に結合され
ている少なくとも１個の増幅器段とを有しており、前記
プルダウンフィードフォワード回路手段は、前記一次プ
ルダウンプレドライバが前記出力プルダウントランジス
タ手段を介して前記比較的大きなシンク電流を開始させ
る前に、前記出力プルダウントランジスタ手段を介して
前記比較的小さなシンク電流を開始させるために前記出
力プルダウントランジスタ手段を駆動するために動作結
合されている比較的小さな電流担持能力のトランジスタ
要素を具備する二次プルダウンプレドライバを有するこ
とを特徴とする出力バッファ回路。
【請求項４】　　請求項２において、前記中間回路要素
が、前記出力プルアップトランジスタ手段を駆動し且つ
前記比較的大きなソース電流を開始させるために動作結
合されている比較的大きな電流担持能力のトランジスタ
要素を具備する一次プルアッププレドライバと、前記入
力端と前記一次プルアッププレドライバとの間に結合さ
れている少なくとも１個の増幅器段とを有しており、前
記プルアップフィードフォワード回路手段は、前記一次
プルアッププレドライバが前記出力プルアップトランジ
スタ手段を介して前記比較的大きなソース電流を開始さ
せる前に、前記出力プルアップトランジスタ手段を介し
て前記比較的小さなソース電流を開始させるために前記
出力プルアップトランジスタ手段を駆動すべく動作結合
されている比較的小さな電流担持能力のトランジスタ要
素を具備する二次プルアッププレドライバを有すること
を特徴とする出力バッファ回路。
【請求項５】　　請求項３において、前記二次プルダウ
ンプレドライバが、本出力バッファ回路の前記中間回路
要素の少なくとも１個の増幅器段をバイパスすることを
特徴とする出力バッファ回路。
【請求項６】　　請求項４において、前記二次プルアッ
ププレドライバが、本出力バッファ回路の前記中間回路
要素の少なくとも１個の増幅器段をバイパスすることを
特徴とする出力バッファ回路。
【請求項７】　　請求項３において、前記出力プルダウ
ントランジスタ手段が、１個の比較的大きな電流担持能
力の出力プルダウントランジスタ要素を有することを特
徴とする出力バッファ回路。
【請求項８】　　請求項４において、前記出力プルアッ
プトランジスタ手段が、１個の比較的大きな電流担持能
力の出力プルアップトランジスタ要素を有することを特
徴とする出力バッファ回路。
【請求項９】　　請求項３において、前記出力プルダウ
ントランジスタ手段は、比較的大きな電流担持能力の一
次プルダウントランジスタ要素と比較的小さな電流担持
能力の二次プルダウントランジスタ要素とを有しており
、前記一次及び二次プルダウントランジスタ要素は前記
出力端と接地との間に並列的に結合されており、前記一
次プルダウンプレドライバが前記一次プルダウントラン
ジスタ要素を駆動すべく動作結合されており、且つ前記
二次プルダウンプレドライバが前記二次プルダウントラ
ンジスタ要素を駆動すべく動作結合されていることを特
徴とする出力バッファ回路。
【請求項１０】　　請求項４において、前記出力プルア
ップトランジスタ手段が、比較的大きな電流担持能力の
一次プルアップトランジスタ要素と比較的小さな電流担
持能力の二次プルアップトランジスタ要素とを有してお
り、前記一次及び二次プルアップトランジスタ要素は電
源と前記出力端との間に動作結合されており、前記一次
プルアッププレドライバが前記一次プルアップトランジ
スタ要素を駆動すべく動作結合されており、且つ前記二
次プルアッププレドライバが前記二次プルアップトラン
ジスタ要素を駆動すべく動作結合されていることを特徴
とする出力バッファ回路。
【請求項１１】　　請求項９において、前記比較的小さ
な電流担持能力のトランジスタ要素の電流担持能力が、
前記比較的大きな電流担持能力のトランジスタ要素の電
流担持能力の約５乃至１０倍低い範囲内のものであるこ
とを特徴とする出力バッファ回路。
【請求項１２】　　請求項１０において、前記トランジ
スタ要素がＭＯＳトランジスタ要素を有しており、且つ
前記比較的小さな電流担持能力のトランジスタ要素のチ
ャンネル幅は、前記比較的大きな電流担持能力のトラン
ジスタ要素のものよりも約５乃至１０倍小さな範囲内の
ものであることを特徴とする出力バッファ回路。
【請求項１３】　　請求項１１において、前記トランジ
スタ要素がＭＯＳトランジスタ要素を有しており、且つ
前記比較的小さな電流担持能力のトランジスタ要素のチ
ャンネル幅が、前記比較的大きな電流担持能力のトラン
ジスタ要素のものよりも約５乃至１０倍小さな範囲内の
ものであることを特徴とする出力バッファ回路。
【請求項１４】　　集積回路装置におけるスイッチング
誘起ノイズを減少させる出力バッファ回路において、高
及び低電位のデータ信号を受取るための入力端が設けら
れており、伝搬遅延の後本出力バッファ回路を介して伝
搬されたデータ信号を供給する出力端が設けられており
、前記出力端から接地へ電流をシンクするために前記出
力端に動作結合された出力プルダウントランジスタ手段
が設けられており、電源から前記出力端へ電流を供給す
るために前記出力端へ動作結合された出力プルアップト
ランジスタ手段が設けられており、前記入力端における
第一データ信号に応答して伝搬遅延の後前記プルダウン
トランジスタ手段を駆動し且つ比較的大きなシンク電流
を開始させるべく結合された比較的大きな電流担持能力
のトランジスタ要素を具備する一次プルダウンプレドラ
イバが設けられており、前記入力端における第二データ
信号に応答して伝搬遅延の後前記プルアップトランジス
タ手段を駆動し且つ比較的大きなソース電流を開始させ
るべく結合された比較的大きな電流担持能力のトランジ
スタ要素を具備する一次プルアッププレドライバが設け
られており、前記入力端と前記一次プルアッププレドラ
イバとの間及び前記入力端と前記一次プルダウンプレド
ライバとの間に結合された少なくとも１個の増幅器段が
設けられており、比較的小さな電流担持能力のトランジ
スタ要素を具備する二次プルダウンプレドライバが設け
られており、前記二次プルダウンプレドライバは前記一
次プルダウンプレドライバと並列的に前記プルダウント
ランジスタ手段へ動作結合されており、前記二次プルダ
ウンプレドライバは前記入力端と前記プルダウントラン
ジスタ手段との間において本出力バッファ回路内に結合
されており、前記一次プルダウンプレドライバが大きな
シンク電流を開始させる前に前記入力端における前記第
一信号に応答して前記出力プルダウントランジスタ手段
を駆動し且つ前記出力端から比較的小さなシンク電流を
開始させるために本出力バッファ回路の前記増幅器段の
少なくとも一つをバイパスすることを特徴とする出力バ
ッファ回路。
【請求項１５】　　請求項１４において、更に、前記一
次プルアッププレドライバと並列的に前記プルアップト
ランジスタ手段へ動作結合されている比較的小さな電流
担持能力のトランジスタ要素を具備する二次プルアップ
プレドライバが設けられており、前記二次プルアッププ
レドライバは、前記入力端と前記プルアップトランジス
タ手段との間において本出力バッファ回路内に結合され
ており、前記一次プルアッププレドライバが大きなソー
ス電流を開始させる前に、前記入力端における前記第二
信号に応答して前記出力プルアップトランジスタ手段を
駆動し且つ比較的小さなソース電流を開始させるために
本出力バッファ回路の前記増幅器段の少なくとも一つを
バイパスすることを特徴とする出力バッファ回路。
【請求項１６】　　請求項１５において、前記出力プル
ダウントランジスタ手段が、前記出力端へ結合されてい
る１個の比較的大きな電流担持能力の出力プルダウント
ランジスタ要素を有しており、且つ前記出力プルアップ
トランジスタ手段が、前記出力端へ結合されている１個
の比較的大きな電流担持能力のプルアップトランジスタ
要素を有していることを特徴とする出力バッファ回路。
【請求項１７】　　請求項１６において、前記一次プル
ダウンプレドライバが、プレドライバプルアップ及びプ
ルダウントランジスタ要素を有しており、且つ前記二次
プルダウンプレドライバが、プレドライバプルダウント
ランジスタ要素なしの少なくとも１個のプレドライバプ
ルアップトランジスタ要素を有することを特徴とする出
力バッファ回路。
【請求項１８】　　請求項１７において、前記一次プル
アッププレドライバが、プレドライバプルアップ及びプ
ルダウントランジスタ要素を有しており、且つ前記二次
プルアッププレドライバが、プレドライバプルアップト
ランジスタ要素なしの少なくとも１個のプレドライバプ
ルダウントランジスタ要素を有していることを特徴とす
る出力バッファ回路。
【請求項１９】　　請求項１６において、前記プルダウ
ントランジスタ手段が、比較的大きな電流担持能力のＮ
ＭＯＳプルダウントランジスタ要素（Ｎ３）を有してお
り、且つ前記プルアップトランジスタ手段が比較的大き
な電流担持能力のＰＭＯＳプルアップトランジスタ要素
（Ｐ３）を有することを特徴とする出力バッファ回路。
【請求項２０】　　請求項１９において、前記一次プル
ダウンプレドライバが、ＰＭＯＳプレドライバプルアッ
プトランジスタ要素及びＮＭＯＳプレドライバプルダウ
ントランジスタ要素を有しており、且つ前記二次プルダ
ウンプレドライバが、プレドライバプルダウントランジ
スタ要素なしのＰＭＯＳプレドライバプルアップトラン
ジスタ要素を有していることを特徴とする出力バッファ
回路。
【請求項２１】　　請求項２０において、前記一次プル
アッププレドライバが、ＰＭＯＳプレドライバプルアッ
プトランジスタ要素及びＮＭＯＳプレドライバプルダウ
ントランジスタ要素を有しており、且つ前記二次プルア
ッププレドライバが、プレドライバプルアップトランジ
スタ要素なしのＮＭＯＳプレドライバプルダウントラン
ジスタ要素を有することを特徴とする出力バッファ回路
。
【請求項２２】　　請求項１５において、前記比較的小
さな電流担持能力のトランジスタ要素の電流担持能力が
、前記比較的大きな電流担持能力のトランジスタ要素の
電流担持能力よりも５乃至１０倍低い範囲内のものであ
ることを特徴とする出力バッファ回路。
【請求項２３】　　請求項１４において、前記出力プル
ダウントランジスタ手段が、比較的大きな電流担持能力
の一次プルダウントランジスタ要素及び比較的小さな電
流担持能力の二次プルダウントランジスタ要素を有して
おり、前記一次及び二次プルダウントランジスタ要素が
前記出力端と接地との間に並列的に結合されており、前
記一次プルダウンプレドライバが前記一次プルダウント
ランジスタ要素を駆動すべく結合されており、且つ前記
二次プルダウンプレドライバが前記二次プルダウントラ
ンジスタ要素を駆動すべく結合されていることを特徴と
する出力バッファ回路。
【請求項２４】　　請求項１５において、前記出力プル
ダウントランジスタ手段が、比較的大きな電流担持能力
の一次プルダウントランジスタ要素及び比較的小さな電
流担持能力の二次プルダウントランジスタ要素を有して
おり、前記一次及び二次プルダウントランジスタ要素が
前記出力端と接地との間に並列的に結合されており、前
記一次プルダウンプレドライバが前記一次プルダウント
ランジスタ要素を駆動すべく結合されており、且つ前記
二次プルダウンプレドライバが前記二次プルダウントラ
ンジスタ要素を駆動すべく結合されており、前記出力プ
ルアップトランジスタ手段が、比較的大きな電流担持能
力の一次プルアップトランジスタ要素及び比較的小さな
電流担持能力の二次プルアップトランジスタ要素を有し
ており、前記一次及び二次プルアップトランジスタ要素
が電源と前記出力端との間に並列的に結合されており、
前記一次プルアッププレドライバが前記一次プルアップ
トランジスタ要素を駆動すべく結合されており、且つ前
記二次プルアッププレドライバが前記二次プルアップト
ランジスタ要素を駆動すべく結合されていることを特徴
とする出力バッファ回路。
【請求項２５】　　請求項２４において、前記比較的小
さな電流担持能力のトランジスタ要素の電流担持能力が
、前記比較的大きな電流担持能力のトランジスタ要素の
電流担持能力よりも約５乃至１０倍小さなものであるこ
とを特徴とする出力バッファ回路。
【請求項２６】　　請求項２５において、前記トランジ
スタ要素がＭＯＳトランジスタ要素を有しており、且つ
前記比較的小さな電流担持能力のＭＯＳトランジスタ要
素のチャンネル幅が、前記比較的大きな電流担持能力の
ＭＯＳトランジスタ要素のチャンネル幅よりも約５乃至
１０倍小さな範囲内のものであることを特徴とする出力
バッファ回路。