JPH02195719A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02195719A JPH02195719A JP1015326A JP1532689A JPH02195719A JP H02195719 A JPH02195719 A JP H02195719A JP 1015326 A JP1015326 A JP 1015326A JP 1532689 A JP1532689 A JP 1532689A JP H02195719 A JPH02195719 A JP H02195719A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- output
- gate
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高密度集積回路（以下ＬＳＩと略す）に関し
、特にＬＳＩ上の入出力端子の構成に関するものである
。
、特にＬＳＩ上の入出力端子の構成に関するものである
。
従来の技術
従来、ＬＳＩ内部の動作モードを、例えば、通常状態と
非通常状態とで切換える際、切換用の信号を入力する端
子が必要であった。
非通常状態とで切換える際、切換用の信号を入力する端
子が必要であった。
発明が解決しようとする課題
しかしながら、上記従来の方法では、ＬＳＩの入力端子
がひとつ余計に必要となる課題があつた。
がひとつ余計に必要となる課題があつた。
本発明は、上記従来の課題を解決するもので、入力端子
を増やすことな（、ＬＳＩ内部の動作モードを切換える
信号を入力できる半導体集積回路を提供することを目的
とする。
を増やすことな（、ＬＳＩ内部の動作モードを切換える
信号を入力できる半導体集積回路を提供することを目的
とする。
課題を解決するための手段
本発明は、所定の入力信号波形を検出する検出回路と、
前記検出回路からの検出信号により入出力兼用端子の入
／出力の切換えを制御するレジスタを備えた半導体集積
回路である。
前記検出回路からの検出信号により入出力兼用端子の入
／出力の切換えを制御するレジスタを備えた半導体集積
回路である。
作用
本発明のＬＳＩによると、電源投入後の初期状態では、
入出力兼用端子は出力専用端子となるようレジスタ、出
力で制御され、入力端子より所定の信号波形が入力され
ると、入出力兼用端子は入力専用端子となるようレジス
タ出力で制御され、さらに、入力端子に別の所定の信号
波形が入力されると、入出力兼用端子は出力専用端子に
なるようレジスタ出力で制御できるので、入力端子への
信号波形の入力方法により、入出力兼用端子を切換えて
使うことができ、ＬＳＩに付ける端子を少な（できる。
入出力兼用端子は出力専用端子となるようレジスタ、出
力で制御され、入力端子より所定の信号波形が入力され
ると、入出力兼用端子は入力専用端子となるようレジス
タ出力で制御され、さらに、入力端子に別の所定の信号
波形が入力されると、入出力兼用端子は出力専用端子に
なるようレジスタ出力で制御できるので、入力端子への
信号波形の入力方法により、入出力兼用端子を切換えて
使うことができ、ＬＳＩに付ける端子を少な（できる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例を示す回路接続図で、ＬＳＩ
の入力端子および入出力兼用端子とその周辺部分を示す
ものである。第２図は上記実施例における回路動作を示
す信号波形図である。第１図において、１〜２は入力端
子、３〜４は内部配線へ接続される接続端子、５〜１３
はＤタイプフリップフロップ（以下ＤＦＦと略す）、１
４〜１８はインバータ、１９〜２０はノア（Ｎ ＯＲ）
ゲート、２３はパワーオンリセット回路へ接続される接
続端子、２４はＲ／Ｓフリップフロップ（以下Ｒ８ＦＦ
と略す）、２５はインバータ、２８は出力ドライステー
トバッファ、２９は入出力兼用端子（以下Ｉ１０端子と
略す）、３０は入力バッファ、３１はアンド（ＡＮＤ）
ゲート、３２は内部配線へ接続される接続端子である。
の入力端子および入出力兼用端子とその周辺部分を示す
ものである。第２図は上記実施例における回路動作を示
す信号波形図である。第１図において、１〜２は入力端
子、３〜４は内部配線へ接続される接続端子、５〜１３
はＤタイプフリップフロップ（以下ＤＦＦと略す）、１
４〜１８はインバータ、１９〜２０はノア（Ｎ ＯＲ）
ゲート、２３はパワーオンリセット回路へ接続される接
続端子、２４はＲ／Ｓフリップフロップ（以下Ｒ８ＦＦ
と略す）、２５はインバータ、２８は出力ドライステー
トバッファ、２９は入出力兼用端子（以下Ｉ１０端子と
略す）、３０は入力バッファ、３１はアンド（ＡＮＤ）
ゲート、３２は内部配線へ接続される接続端子である。
第２図において、クロックはＤＦＦに入力されるクロッ
ク信号、１，２．２１〜２３．２６の各符号は、第１図
における各符号に対応する部位の信号をあられしている
。
ク信号、１，２．２１〜２３．２６の各符号は、第１図
における各符号に対応する部位の信号をあられしている
。
以上のように構成された本実施例のＬＳＩについて、以
下にその動作を説明する。まず、第２図に示すようにＬ
ＳＩに電源投入した時、パワーオンリセット回路が働き
、信号線２３は、“０゜“１゛、”Ｏ′とレベルが変化
し、その時ノアゲート１９の出力データ線２１のレベル
は“Ｏ″であるため、レジスタの一種であるＲ８ＦＦ２
４に”１°が書き込まれ、インバータ２５を介して、ト
ライステートバッファ２８とアンドゲート３１に”Ｏ゛
を伝達する。そうすると、トライステートバッファ２８
は導通状態になり、内部配線２７からの信号がＩ１０端
子２９からＬＳＩの外部へ出力される。その時、アンド
ゲート３１はＯ”を内部配線３２へ出力し、Ｉ１０端子
２９の信号変化は内部配置３２−＼伝達されることなく
、レベルは固定される。すなわち、Ｉ１０端子２９は出
力専用端子となる。次にノアゲート２０の出力データ線
２２のレベルが“ｌ−になり、つづけて、ノアゲート１
９の出力データ線２１のレベルが、−１“になるように
、入力端子１および入力端子２に、第２図に示すような
所定の入力信号波形を入力すると、レジスタ２４はＯ“
が書き込まれ、インバータ２５を介して、トライステー
トバッファ２８とアンドゲート３１に”１″を伝達する
。そうすると、トライステートバッファ２８は非導通状
態となり、Ｉ１０端子２９は入力専用端子として使え、
Ｉ１０端子２９より入力される信号は、内部配線３２へ
伝達される。次に、ノアゲート１９の出力データ線２１
のレベルが”Ｏ゛のままで、ノア（ＮＯＲ）ゲート２０
の出力データ線２２のレベルが”１”になるように、入
力端子１および入力端子２に、第２図に示すような所定
の入力信号波形を入力すると、レジスタ２４は、”１″
が書き込まれ、インバータ２５を介して、トライステー
トバッファ２８とアンドゲート３１に“Ｏ−が伝達され
る。そうすると、再びトライステートバッファ２８は導
通状態になり、内部配線２７からの信号がＩ１０端子２
９からＬＳＩの外部−８出力される。その時、アンドゲ
ート３１は“０“を内部配線３２へ出力し、Ｉ１０端子
２９の信号変化は内部配線３２へ伝達されず、レベルは
固定される。すなわち、Ｉ１０端子２９は、再び出力専
用端子となる。
下にその動作を説明する。まず、第２図に示すようにＬ
ＳＩに電源投入した時、パワーオンリセット回路が働き
、信号線２３は、“０゜“１゛、”Ｏ′とレベルが変化
し、その時ノアゲート１９の出力データ線２１のレベル
は“Ｏ″であるため、レジスタの一種であるＲ８ＦＦ２
４に”１°が書き込まれ、インバータ２５を介して、ト
ライステートバッファ２８とアンドゲート３１に”Ｏ゛
を伝達する。そうすると、トライステートバッファ２８
は導通状態になり、内部配線２７からの信号がＩ１０端
子２９からＬＳＩの外部へ出力される。その時、アンド
ゲート３１はＯ”を内部配線３２へ出力し、Ｉ１０端子
２９の信号変化は内部配置３２−＼伝達されることなく
、レベルは固定される。すなわち、Ｉ１０端子２９は出
力専用端子となる。次にノアゲート２０の出力データ線
２２のレベルが“ｌ−になり、つづけて、ノアゲート１
９の出力データ線２１のレベルが、−１“になるように
、入力端子１および入力端子２に、第２図に示すような
所定の入力信号波形を入力すると、レジスタ２４はＯ“
が書き込まれ、インバータ２５を介して、トライステー
トバッファ２８とアンドゲート３１に”１″を伝達する
。そうすると、トライステートバッファ２８は非導通状
態となり、Ｉ１０端子２９は入力専用端子として使え、
Ｉ１０端子２９より入力される信号は、内部配線３２へ
伝達される。次に、ノアゲート１９の出力データ線２１
のレベルが”Ｏ゛のままで、ノア（ＮＯＲ）ゲート２０
の出力データ線２２のレベルが”１”になるように、入
力端子１および入力端子２に、第２図に示すような所定
の入力信号波形を入力すると、レジスタ２４は、”１″
が書き込まれ、インバータ２５を介して、トライステー
トバッファ２８とアンドゲート３１に“Ｏ−が伝達され
る。そうすると、再びトライステートバッファ２８は導
通状態になり、内部配線２７からの信号がＩ１０端子２
９からＬＳＩの外部−８出力される。その時、アンドゲ
ート３１は“０“を内部配線３２へ出力し、Ｉ１０端子
２９の信号変化は内部配線３２へ伝達されず、レベルは
固定される。すなわち、Ｉ１０端子２９は、再び出力専
用端子となる。
ただし、入力端子１および入力端子２へ入力する信号波
形は、ＬＳＩの通常状態では絶対入力されることのない
信号波形を、レジスタ２４の値の切換に用いなければな
らない。
形は、ＬＳＩの通常状態では絶対入力されることのない
信号波形を、レジスタ２４の値の切換に用いなければな
らない。
以上のように本実施例によれば、入力端子１および入力
端子２に、入力信号波形の検出回路を設け、さらに状態
保持のためのレジスタ２４を設けたことにより、所定の
入力信号波形を入力端子１および入力端子２へ入力する
ことにより、Ｉ１０端子２９を入力端子か出力端子のど
ちらかに切換え、保持することが容易にでき、内部配線
３２のために、余計に入力端子を設ける必要がない。
端子２に、入力信号波形の検出回路を設け、さらに状態
保持のためのレジスタ２４を設けたことにより、所定の
入力信号波形を入力端子１および入力端子２へ入力する
ことにより、Ｉ１０端子２９を入力端子か出力端子のど
ちらかに切換え、保持することが容易にでき、内部配線
３２のために、余計に入力端子を設ける必要がない。
なお、本実施例では、検出信号の入力端子を２つとし、
検出回路をＤタイプフリップフロップとインバータとノ
アゲートで構成したが、入力端子の数は、１つまたは３
つ以上でもよく、検出回路は、ここで用いた以外のゲー
トで構成してもよい。
検出回路をＤタイプフリップフロップとインバータとノ
アゲートで構成したが、入力端子の数は、１つまたは３
つ以上でもよく、検出回路は、ここで用いた以外のゲー
トで構成してもよい。
発明の効果
本発明によれば、通常状態では入力端子として機能する
端子に、所定の入力信号波形を検出する検出回路と前記
検出回路からの検出信号により入出力兼用端子の入／出
力の切換えを制御するレジスタを設けることにより、動
作モードの切換え用の端子を別に設ける必要がなく、通
常状態では出力端子として機能する端子を動作モードの
切換え信号の入力端子として使うことができる優れた半
導体集積回路を実現できる。
端子に、所定の入力信号波形を検出する検出回路と前記
検出回路からの検出信号により入出力兼用端子の入／出
力の切換えを制御するレジスタを設けることにより、動
作モードの切換え用の端子を別に設ける必要がなく、通
常状態では出力端子として機能する端子を動作モードの
切換え信号の入力端子として使うことができる優れた半
導体集積回路を実現できる。
第１図は本発明の一実施例を示す回路接続図、第２図は
その動作を示す信号波形図である。 １．２・・・・・・入力端子、３，４・・・・・・内部
配線へ接続される接続端子、５，１３・・・・・・Ｄタ
イプフリップフロップ、１４．１８・・・・・・インバ
ータ、１９゜２０・・・・・・ノアゲート、２１．２２
・・・・・・ノアゲートの出力データ線、２３・・・・
・・パワーオンリセット回路へ接続される接続端子、２
４・・・・・・Ｒ／Ｓタイプフリップフロップ、２５・
・・・・・インバータ、２６・・・・・・インバータの
出力データ線、２７．３２・・・・・・内部配線へ接続
される接続端子、２８・・・・・・トライステートバッ
ファ、２９・・・・・・入出力兼用端子、３０・・・・
・・入力バッファ、３１・・・・・・アンドゲート。
その動作を示す信号波形図である。 １．２・・・・・・入力端子、３，４・・・・・・内部
配線へ接続される接続端子、５，１３・・・・・・Ｄタ
イプフリップフロップ、１４．１８・・・・・・インバ
ータ、１９゜２０・・・・・・ノアゲート、２１．２２
・・・・・・ノアゲートの出力データ線、２３・・・・
・・パワーオンリセット回路へ接続される接続端子、２
４・・・・・・Ｒ／Ｓタイプフリップフロップ、２５・
・・・・・インバータ、２６・・・・・・インバータの
出力データ線、２７．３２・・・・・・内部配線へ接続
される接続端子、２８・・・・・・トライステートバッ
ファ、２９・・・・・・入出力兼用端子、３０・・・・
・・入力バッファ、３１・・・・・・アンドゲート。
Claims (1)
- 所定の入力信号波形を検出する検出回路と、前記検出回
路からの検出信号により入出力兼用端子の入／出力の切
換えを制御するレジスタを備えてなることを特徴とする
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015326A JPH02195719A (ja) | 1989-01-24 | 1989-01-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015326A JPH02195719A (ja) | 1989-01-24 | 1989-01-24 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02195719A true JPH02195719A (ja) | 1990-08-02 |
Family
ID=11885651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015326A Pending JPH02195719A (ja) | 1989-01-24 | 1989-01-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02195719A (ja) |
-
1989
- 1989-01-24 JP JP1015326A patent/JPH02195719A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3565863B2 (ja) | Ｊｔａｇの高インピーダンス試験モード | |
| JP3057814B2 (ja) | 半導体集積回路 | |
| JPH0527285B2 (ja) | ||
| US5025414A (en) | Serial bus interface capable of transferring data in different formats | |
| WO2024139211A1 (zh) | 信号控制电路和信号控制方法 | |
| JPH02195719A (ja) | 集積回路 | |
| JP2779443B2 (ja) | 半導体装置 | |
| JPH05335899A (ja) | フリップフロップ回路 | |
| JPH027528B2 (ja) | ||
| JPS62266645A (ja) | シリアルインタ−フエ−ス回路 | |
| JPH07325780A (ja) | マイコンの入出力回路 | |
| JPS60242724A (ja) | 集積論理回路 | |
| JP3249285B2 (ja) | シリアル入出力回路 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPH05265949A (ja) | 集積回路装置 | |
| JPH04369490A (ja) | 半導体集積回路 | |
| JPH0537332A (ja) | バツフア回路 | |
| JPH0420879A (ja) | バウンダリィスキャン回路 | |
| JP2000165230A (ja) | プログラマブル論理回路 | |
| JPH0358143A (ja) | Ｌｓｉのスキャンイン／スキャンアウト論理回路 | |
| JPH09211074A (ja) | 半導体装置 | |
| JPH06230989A (ja) | ディジタル信号のノイズ伝達防止装置 | |
| JPS6344219A (ja) | キ−ボ−ドスキヤン方法 | |
| JPH04169877A (ja) | Ｌｓｉのテスト方式 | |
| JPH11145788A (ja) | フリップフロップ装置および半導体装置 |