JPS63148318A - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPS63148318A JPS63148318A JP29636486A JP29636486A JPS63148318A JP S63148318 A JPS63148318 A JP S63148318A JP 29636486 A JP29636486 A JP 29636486A JP 29636486 A JP29636486 A JP 29636486A JP S63148318 A JPS63148318 A JP S63148318A
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 239000000872 buffer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000002265 prevention Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置等に使用されるラッチ
回路に関し、特に誤動作の防止に関するものである。
回路に関し、特に誤動作の防止に関するものである。
第９図は従来のマスタ・スレーブラッチ回路を示す。図
において、Ａはマスタラッチ回路Ｍの入力、Ｂはマスク
ラッチ回路Ｍの出力でもあるスレーブラッチ回路Ｓの入
力、Ｃはスレーブラッチ回路Ｓの出力、φとｉはそれぞ
れコントロール信号とその反転信号、Ｇ５及びＧ８はコ
ントロール信号φによってイネーブル状態とディスエー
ブル状態が制御されるゲート、Ｇ６及びＧ７は反転コン
トロール信号ｉによってイネーブル状態とディスエーブ
ル状態が制御されるゲート、Ｂ３はマスタラッチ回路Ｍ
のバッファ、Ｂ４はスレーブラッチ回路Ｓのバッファ、
０５はゲートＧ５の出力、０６はゲートＧ６の出力、Ｇ
７はゲートＧ７の出力、０８はゲートＧ８の出力である
。また第１０図は、コントロール信号φの状態によるゲ
ート０５〜Ｇ８とラッチ回路出力Ｂ、Ｃの状態を示した
ものである。
において、Ａはマスタラッチ回路Ｍの入力、Ｂはマスク
ラッチ回路Ｍの出力でもあるスレーブラッチ回路Ｓの入
力、Ｃはスレーブラッチ回路Ｓの出力、φとｉはそれぞ
れコントロール信号とその反転信号、Ｇ５及びＧ８はコ
ントロール信号φによってイネーブル状態とディスエー
ブル状態が制御されるゲート、Ｇ６及びＧ７は反転コン
トロール信号ｉによってイネーブル状態とディスエーブ
ル状態が制御されるゲート、Ｂ３はマスタラッチ回路Ｍ
のバッファ、Ｂ４はスレーブラッチ回路Ｓのバッファ、
０５はゲートＧ５の出力、０６はゲートＧ６の出力、Ｇ
７はゲートＧ７の出力、０８はゲートＧ８の出力である
。また第１０図は、コントロール信号φの状態によるゲ
ート０５〜Ｇ８とラッチ回路出力Ｂ、Ｃの状態を示した
ものである。
次に従来装置の動作について説明する。
コントロール信号φによってゲートＧ５及びＧ８がイネ
ーブル状態である時、ゲー）Ｇ６及びＧ７はディスエー
ブル状態にあり、入力Ａの信号はゲートＧ５の出力０５
まで読み込まれ、スレーブラッチ回路Ｓでは、コントロ
ール信号φが反転する以前の出力Ｃの信号が０８と８４
によりラッチされている。
ーブル状態である時、ゲー）Ｇ６及びＧ７はディスエー
ブル状態にあり、入力Ａの信号はゲートＧ５の出力０５
まで読み込まれ、スレーブラッチ回路Ｓでは、コントロ
ール信号φが反転する以前の出力Ｃの信号が０８と８４
によりラッチされている。
次にコントロール信号φが反転すると、ゲートＧ５及び
Ｇ８がディスエーブル状態になり、ゲートＧ６及びＧ７
はイネーブル状態となる。この状態でマスクラッチ回路
Ｍではφが反転する以前の出力Ｂの信号が０５．Ｂ３に
よりラッチされ、同時にマスタラッチ回路Ｍでラッチ回
路されている出力Ｂの信号は、スレーブラッチ回路Ｓの
ゲートＧ７により読み込まれ、出力Ｃに伝達される。
Ｇ８がディスエーブル状態になり、ゲートＧ６及びＧ７
はイネーブル状態となる。この状態でマスクラッチ回路
Ｍではφが反転する以前の出力Ｂの信号が０５．Ｂ３に
よりラッチされ、同時にマスタラッチ回路Ｍでラッチ回
路されている出力Ｂの信号は、スレーブラッチ回路Ｓの
ゲートＧ７により読み込まれ、出力Ｃに伝達される。
従来のマスク・スレーブラッチ回路では、コントロール
信号φが“Ｌｌの電位と“Ｈ”の電位との間でゆっくり
変化した時等、コントロール信号φの電位が“Ｈ”の電
位と“Ｌ”の電位との間で不安定になった時には、マス
タラッチ回路Ｍに読み込まれる入力Ａの信号が直接スレ
ーブラッチ回路の出力Ｃに伝達される問題が発生する。
信号φが“Ｌｌの電位と“Ｈ”の電位との間でゆっくり
変化した時等、コントロール信号φの電位が“Ｈ”の電
位と“Ｌ”の電位との間で不安定になった時には、マス
タラッチ回路Ｍに読み込まれる入力Ａの信号が直接スレ
ーブラッチ回路の出力Ｃに伝達される問題が発生する。
即ち、マスタラッチ回路Ｍがラッチ状態より読み込み状
態に変化する時、従来のマスタ・スレーブラッチ回路で
は、コントロール信号φ及びφのゲートＧｔ〜Ｇ４に対
するマージンが最大となるように、コントロール信号φ
及びφのスレッショルド電圧を設定している。このため
、上記の例では、第１０図に示すように、マスクラッチ
回路ＭのゲートＧ５がディスエーブル状態（従）よりイ
ネーブル状態（主）に、ゲートＧ６がイネーブル状態（
主）よりディスエーブル状態（従）に変わった後に、ス
レーブラッチ回路ＳのゲートＧ７がイネーブル（主）よ
りディスエーブル（従）に、ゲートＧ８がディスエーブ
ル状ｇ（従）よりイネ−プル状態（主）に変わる。また
スレーブラッチ回路のゲートＧ７がディスエーブル状態
（従）よりイネーブル状態（主）に、ゲートＧ８がイネ
ーブル状態（主）よりディスエーブル状態（従）に変わ
った後に、マスタラッチ回路ＭのゲートＧ５がイネーブ
ル状態よりディスエーブル状態（従）に、ゲートＧ６が
ディスエーブル状態（従）よりイネーブル状態（主）に
変わる。従って、出力０５及び０７が共に°主゛として
現れる状態が発生し、マスタラッチ回路Ｍに読み込まれ
た入力Ａの信号が直接スレーブラッチ回路出力Ｃに伝達
され、本来のマスク・スレーブラッチ回路の機能を果た
さずに誤動作を起こすという問題があった。
態に変化する時、従来のマスタ・スレーブラッチ回路で
は、コントロール信号φ及びφのゲートＧｔ〜Ｇ４に対
するマージンが最大となるように、コントロール信号φ
及びφのスレッショルド電圧を設定している。このため
、上記の例では、第１０図に示すように、マスクラッチ
回路ＭのゲートＧ５がディスエーブル状態（従）よりイ
ネーブル状態（主）に、ゲートＧ６がイネーブル状態（
主）よりディスエーブル状態（従）に変わった後に、ス
レーブラッチ回路ＳのゲートＧ７がイネーブル（主）よ
りディスエーブル（従）に、ゲートＧ８がディスエーブ
ル状ｇ（従）よりイネ−プル状態（主）に変わる。また
スレーブラッチ回路のゲートＧ７がディスエーブル状態
（従）よりイネーブル状態（主）に、ゲートＧ８がイネ
ーブル状態（主）よりディスエーブル状態（従）に変わ
った後に、マスタラッチ回路ＭのゲートＧ５がイネーブ
ル状態よりディスエーブル状態（従）に、ゲートＧ６が
ディスエーブル状態（従）よりイネーブル状態（主）に
変わる。従って、出力０５及び０７が共に°主゛として
現れる状態が発生し、マスタラッチ回路Ｍに読み込まれ
た入力Ａの信号が直接スレーブラッチ回路出力Ｃに伝達
され、本来のマスク・スレーブラッチ回路の機能を果た
さずに誤動作を起こすという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、コントロール信号の電位が不安定になって
も、本来のマスク・スレーブラッチ機能を維持できると
ともに、誤動作を防止できるマスタ・スレーブラッチ回
路を得ることを目的とする。
れたもので、コントロール信号の電位が不安定になって
も、本来のマスク・スレーブラッチ機能を維持できると
ともに、誤動作を防止できるマスタ・スレーブラッチ回
路を得ることを目的とする。
この発明に係るラッチ回路は、マスクラッチ回路がラッ
チ状態より読み込み状態に、スレーブラッチ回路が読み
込み状態よりラッチ状態に変化する途中で、各ゲートの
イネーブル又はディスエーブル状態を制御するコントロ
ール信号のスレッショルド電圧を、マスクラッチ回路及
びスレーブラッチ回路の入力側ゲートが共にオフ状態と
なるような電圧に設定したものである。
チ状態より読み込み状態に、スレーブラッチ回路が読み
込み状態よりラッチ状態に変化する途中で、各ゲートの
イネーブル又はディスエーブル状態を制御するコントロ
ール信号のスレッショルド電圧を、マスクラッチ回路及
びスレーブラッチ回路の入力側ゲートが共にオフ状態と
なるような電圧に設定したものである。
この発明においては、各ゲートのコントロール信号のス
レッショルド電圧は、上記マスクラッチ回路がラッチ状
態より読み込み状態に、上記スレーブラッチ回路が読み
込み状態よりラッチ状態に変化する途中で、上記マスタ
ラッチ回路及びスレーブラッチ回路の入力側ゲートが共
にオフ状態となるような電圧に設定したので、上記変化
する途中でマスクラッチ回路に読み込まれた信号が直接
スレーブラッチ回路出力に現れることはない。
レッショルド電圧は、上記マスクラッチ回路がラッチ状
態より読み込み状態に、上記スレーブラッチ回路が読み
込み状態よりラッチ状態に変化する途中で、上記マスタ
ラッチ回路及びスレーブラッチ回路の入力側ゲートが共
にオフ状態となるような電圧に設定したので、上記変化
する途中でマスクラッチ回路に読み込まれた信号が直接
スレーブラッチ回路出力に現れることはない。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるラッチ回路を示す。図
において、Ａはマスタラッチ回路Ｍの入力、Ｂはマスタ
ラッチ回路Ｍの出力でもあるスレーブラッチ回路出力の
入力、Ｃはスレーブラッチ回路Ｓの出力、φとｉはそれ
ぞれコントロール信号とその反転信号、Ｇ１及びＧ４は
コントロール信号φによってイネーブル状態とディスエ
ーブル状態が制御される読み込み用ゲート及びラッチ用
ゲート、Ｇ２及びＧ３はコントロール信号φによってイ
ネーブル状態とディスエーブル状態が制御されるラッチ
用ゲート及び読み込み用ゲート、Ｂ１はマスタラッチ回
路Ｍのバッファ、Ｂ２はスレーブラッチ回路Ｓのバッフ
ァ、０１はゲートＧ１の出力、０２はゲートＧ２の出力
、０３はゲートＧ３の出力、０４はゲートＧ４の出力で
ある。
において、Ａはマスタラッチ回路Ｍの入力、Ｂはマスタ
ラッチ回路Ｍの出力でもあるスレーブラッチ回路出力の
入力、Ｃはスレーブラッチ回路Ｓの出力、φとｉはそれ
ぞれコントロール信号とその反転信号、Ｇ１及びＧ４は
コントロール信号φによってイネーブル状態とディスエ
ーブル状態が制御される読み込み用ゲート及びラッチ用
ゲート、Ｇ２及びＧ３はコントロール信号φによってイ
ネーブル状態とディスエーブル状態が制御されるラッチ
用ゲート及び読み込み用ゲート、Ｂ１はマスタラッチ回
路Ｍのバッファ、Ｂ２はスレーブラッチ回路Ｓのバッフ
ァ、０１はゲートＧ１の出力、０２はゲートＧ２の出力
、０３はゲートＧ３の出力、０４はゲートＧ４の出力で
ある。
第２図は、コントロール信号φの電圧の大きさによるゲ
ート０１〜Ｇ４とラッチ回路出力Ｂ、 Ｃの状態を示
した図である。第３図及び第４図はコントロール信号φ
の電位が、Ｏ−ｅ Ｖ ＣＣ−１０Ｖと変化した時のマ
スタラッチ回路Ｍ及びスレーブラッチ回路Ｓの等価回路
を示し、Ａの入力信号がどのようにして伝達されるかを
表す。なお、第３図は入力信号Ａが“Ｌ”の場合、第４
図は入力信号Ａが“Ｈ”の場合のものである。
ート０１〜Ｇ４とラッチ回路出力Ｂ、 Ｃの状態を示
した図である。第３図及び第４図はコントロール信号φ
の電位が、Ｏ−ｅ Ｖ ＣＣ−１０Ｖと変化した時のマ
スタラッチ回路Ｍ及びスレーブラッチ回路Ｓの等価回路
を示し、Ａの入力信号がどのようにして伝達されるかを
表す。なお、第３図は入力信号Ａが“Ｌ”の場合、第４
図は入力信号Ａが“Ｈ”の場合のものである。
次に動作について説明する。
第１図においてミゲートＧ１及びＧ４がイネーブル状態
で、ゲー）０２およびＧ３がディスエーブル状態の時、
マスタラッチ回路Ｍでは、入力Ａの信号はゲートＧ１の
出力０１まで読み込まれ、スレーブラッチ回路Ｓでは、
コントロール信号φが反転する以前の出力Ｃの信号がゲ
ートＧ４とバッファＢ２によりラッチされている９次に
、コントロール信号が反転すると、ゲー）Ｇｔ及びＧ４
がディスエーブル状態になり、ゲートＧ２及びＧ３がイ
ネーブル状態となる。この時、マスクラッチ回路Ｍでは
、コントロール信号φが反転する以前の出力Ｂの信号が
ゲートＧ２とバッファＢ１によりラッチされ、同時にマ
スタラッチ回路Ｍでラッチされている出力Ｂの信号は、
スレーブラフチ回路ＳのゲートＧ３により読み込まれ、
出力Ｃに伝達される。
で、ゲー）０２およびＧ３がディスエーブル状態の時、
マスタラッチ回路Ｍでは、入力Ａの信号はゲートＧ１の
出力０１まで読み込まれ、スレーブラッチ回路Ｓでは、
コントロール信号φが反転する以前の出力Ｃの信号がゲ
ートＧ４とバッファＢ２によりラッチされている９次に
、コントロール信号が反転すると、ゲー）Ｇｔ及びＧ４
がディスエーブル状態になり、ゲートＧ２及びＧ３がイ
ネーブル状態となる。この時、マスクラッチ回路Ｍでは
、コントロール信号φが反転する以前の出力Ｂの信号が
ゲートＧ２とバッファＢ１によりラッチされ、同時にマ
スタラッチ回路Ｍでラッチされている出力Ｂの信号は、
スレーブラフチ回路ＳのゲートＧ３により読み込まれ、
出力Ｃに伝達される。
次に、第１図の回路におけるコントロール信号φ、φと
各ゲートの出力状態との関係について説明する。第２図
、第３図及び第４図に示すように、マスクラッチ回路Ｍ
のゲートＧ１がディスエーブル状態（従）よりイネーブ
ル状Ｂ（主）に、ゲートＧ２がイネーブル状態（主）よ
りケイスエーブル状態（従）に変わる（第３図、第４図
（Ｃ）〜（Ｑ）参照）以前に、スレーブラッチ回路Ｓの
ゲートＧ３がイネーブル状態（主）よりディスエーブル
状態（従）に、ゲートＧ４がディスエーブル状態（従）
よりイネーブル状態（主）に変わるように、各ゲート０
１〜Ｇ４のイネーブル状態（主）又はディスエーブル（
従）を制御するコントロール信号φ。
各ゲートの出力状態との関係について説明する。第２図
、第３図及び第４図に示すように、マスクラッチ回路Ｍ
のゲートＧ１がディスエーブル状態（従）よりイネーブ
ル状Ｂ（主）に、ゲートＧ２がイネーブル状態（主）よ
りケイスエーブル状態（従）に変わる（第３図、第４図
（Ｃ）〜（Ｑ）参照）以前に、スレーブラッチ回路Ｓの
ゲートＧ３がイネーブル状態（主）よりディスエーブル
状態（従）に、ゲートＧ４がディスエーブル状態（従）
よりイネーブル状態（主）に変わるように、各ゲート０
１〜Ｇ４のイネーブル状態（主）又はディスエーブル（
従）を制御するコントロール信号φ。
φのスレッショルド電圧を設定する。また、スレーブラ
ッチ回路ＳのゲートＧ３がディスエーブル状態（従）よ
りイネーブル状Ｒ（主）に、ゲートＧ４がイネーブル状
態（主）よりディスエーブル状態（従）に変わる以前に
、マスクラッチ回路ＭのゲートＧｔがイネーブル状態（
主）よりディスエーブル状態（従）に、ゲートＧ２がデ
ィスエーブル状態（従）よりイネーブル状態（主）に変
わるように、各ゲート０１〜Ｇ４のイネーブル又はディ
スエーブル状態を制御するコントロール信号φ及びφの
スレッショルド電圧を設定する。
ッチ回路ＳのゲートＧ３がディスエーブル状態（従）よ
りイネーブル状Ｒ（主）に、ゲートＧ４がイネーブル状
態（主）よりディスエーブル状態（従）に変わる以前に
、マスクラッチ回路ＭのゲートＧｔがイネーブル状態（
主）よりディスエーブル状態（従）に、ゲートＧ２がデ
ィスエーブル状態（従）よりイネーブル状態（主）に変
わるように、各ゲート０１〜Ｇ４のイネーブル又はディ
スエーブル状態を制御するコントロール信号φ及びφの
スレッショルド電圧を設定する。
このような本実施例では、ゲートＧ１及びＧ３の出力０
１及びＧ３が共に“主″として現われる状態はなく、マ
スクラッチ回路Ｍで読み込まれた入力信号がスレーブラ
ッチ回路出力Ｃに直接伝達する状態は発生しないので、
誤動作を起こすことがない。
１及びＧ３が共に“主″として現われる状態はなく、マ
スクラッチ回路Ｍで読み込まれた入力信号がスレーブラ
ッチ回路出力Ｃに直接伝達する状態は発生しないので、
誤動作を起こすことがない。
なお、上記実施例では、バッファＢｌ、Ｂ２を用いた例
について説明したが、ゲート０１〜Ｇ４の出力が充分に
大きい場合には、バッファＢｌ。
について説明したが、ゲート０１〜Ｇ４の出力が充分に
大きい場合には、バッファＢｌ。
Ｂ２を省略して第５図に示す回路構成としても同様の効
果がある。
果がある。
また、上記実施例では、マスクラッチ回路Ｍの出力Ｂを
ゲートＧ１の出力ｏ１とゲートＧ２の出力０２の接続点
に、スレーブラッチ回路Ｓの出力ＣをゲートＧ３の出力
０３とゲートＧ４の出力０４の接続点に配置したが、第
６図に示すように、ゲートＧ２の入力をマスクラッチ回
路Ｍの出力Ｂ、ゲートＧ４の入力をスレーブラッチ回路
Ｓの出力Ｃとしてもよく、また第７図に示すように、ゲ
ートＧ４の入力をスレーブラッチ回路Ｓの出力Ｃとして
もよく、さらに第８図に示すように、ゲートＧ２の入力
をマスタラッチ回路Ｍの出力Ｂとしてもよい。
ゲートＧ１の出力ｏ１とゲートＧ２の出力０２の接続点
に、スレーブラッチ回路Ｓの出力ＣをゲートＧ３の出力
０３とゲートＧ４の出力０４の接続点に配置したが、第
６図に示すように、ゲートＧ２の入力をマスクラッチ回
路Ｍの出力Ｂ、ゲートＧ４の入力をスレーブラッチ回路
Ｓの出力Ｃとしてもよく、また第７図に示すように、ゲ
ートＧ４の入力をスレーブラッチ回路Ｓの出力Ｃとして
もよく、さらに第８図に示すように、ゲートＧ２の入力
をマスタラッチ回路Ｍの出力Ｂとしてもよい。
また、上記実施例では、ゲートＧ１及びＧ４をコントロ
ール信号φで、ゲートＧ２及びＧ３をコントロール信号
ｉで制御したが、ゲートＧ１及びＧ４をコントロール信
号ｉで、ゲートＧ２及びＧ３をコントロール信号φで制
御してもよく、上記実施例と同様の効果を奏する。
ール信号φで、ゲートＧ２及びＧ３をコントロール信号
ｉで制御したが、ゲートＧ１及びＧ４をコントロール信
号ｉで、ゲートＧ２及びＧ３をコントロール信号φで制
御してもよく、上記実施例と同様の効果を奏する。
以上のようにこの発明にかかるラッチ回路によれば、コ
ントロール信号の電圧がＯｖからＶｃｃの間でゆっくり
変化する時、特にマスタラッチ回路がラッチ状態から読
み込み状態に、スレーブラッチ回路が読み込み状態から
ラッチ状態に変化する際、各ゲートのイネーブル又はデ
ィスエーブル状態を制御する各コントロール信号のスレ
ッショルド電圧を、マスタラッチ回路及びスレーブラッ
チ回路の入力側ゲートが上記変化の途中で共にオフ状態
となるような値に設定したので、入力信号がマスタラッ
チ回路を通して直接スレーブラッチ回路出力に伝達され
る等の誤動作を起こさないものが得られる効果がある。
ントロール信号の電圧がＯｖからＶｃｃの間でゆっくり
変化する時、特にマスタラッチ回路がラッチ状態から読
み込み状態に、スレーブラッチ回路が読み込み状態から
ラッチ状態に変化する際、各ゲートのイネーブル又はデ
ィスエーブル状態を制御する各コントロール信号のスレ
ッショルド電圧を、マスタラッチ回路及びスレーブラッ
チ回路の入力側ゲートが上記変化の途中で共にオフ状態
となるような値に設定したので、入力信号がマスタラッ
チ回路を通して直接スレーブラッチ回路出力に伝達され
る等の誤動作を起こさないものが得られる効果がある。
第１図はこの発明の一実施例によるマスク・スレーブラ
ッチ回路を示す回路図、第２図は該回路においてコント
ロール信号の状態による各ゲート及び出力の状態を示す
図、第３図及び第４図はそれぞれコントロール信号の状
態によるマスタラッチ回路とスレーブラッチ回路の等価
回路を示す図、第５図、第６図、第７図及び第８図はこ
の発明の他の実施例による。マスタ・スレーブラッチ回
路を示す回路図、第９図は従来の一般的なマスク・スレ
ーブラッチ回路を示す回路図、第１０図は該回路におい
てコントロール信号の状態による各ゲート及び出力の状
態を示す図である。 図において、Ａはマスタラッチ回路Ｍの入力、Ｂはマス
タラッチ回路Ｍの出力であるスレーブラッチ回路Ｓの入
力、Ｃはスレーブラッチ回路Ｓの出力、φはコントロー
ル信号、φはコントロール信号φの反転信号、Ｇ１及び
Ｇ４はコントロール信号φによりイネーブル又はディス
エーブル状態を制御されるゲート、Ｂ１はマスクラッチ
回路Ｍのバッファ、Ｂ２はスレーブラッチ回路出力Ｓの
バッファ、０１ないし０４はそれぞれＧ１ないしＧ４の
出力であり、φ０ないしφ４はそれぞれ、０くφ１くφ
０〈φ２＜Ｖｃｃ、又は、０くφ３くφ０くφ４＜Ｖｃ
ｃの関係にあるコントロール信号φの電位を表わす。 なお、図中同一符号は同一、又は相当部分を示す。
ッチ回路を示す回路図、第２図は該回路においてコント
ロール信号の状態による各ゲート及び出力の状態を示す
図、第３図及び第４図はそれぞれコントロール信号の状
態によるマスタラッチ回路とスレーブラッチ回路の等価
回路を示す図、第５図、第６図、第７図及び第８図はこ
の発明の他の実施例による。マスタ・スレーブラッチ回
路を示す回路図、第９図は従来の一般的なマスク・スレ
ーブラッチ回路を示す回路図、第１０図は該回路におい
てコントロール信号の状態による各ゲート及び出力の状
態を示す図である。 図において、Ａはマスタラッチ回路Ｍの入力、Ｂはマス
タラッチ回路Ｍの出力であるスレーブラッチ回路Ｓの入
力、Ｃはスレーブラッチ回路Ｓの出力、φはコントロー
ル信号、φはコントロール信号φの反転信号、Ｇ１及び
Ｇ４はコントロール信号φによりイネーブル又はディス
エーブル状態を制御されるゲート、Ｂ１はマスクラッチ
回路Ｍのバッファ、Ｂ２はスレーブラッチ回路出力Ｓの
バッファ、０１ないし０４はそれぞれＧ１ないしＧ４の
出力であり、φ０ないしφ４はそれぞれ、０くφ１くφ
０〈φ２＜Ｖｃｃ、又は、０くφ３くφ０くφ４＜Ｖｃ
ｃの関係にあるコントロール信号φの電位を表わす。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）コントロール信号によりイネーブル又はディスエ
ーブル状態が制御され入力信号を読み込む第１のゲート
と、該第１のゲートと相反的に上記コントロール信号の
反転信号によりイネーブル又はディスエーブル状態が制
御されラッチを行う第２のゲートとを有し、上記第１の
ゲートの出力と上記第２のゲートの出力とがアンドタイ
に接続され、上記第１のゲートがイネーブル状態で上記
第２のゲートがディスエーブル状態であるとき上記第１
のゲートによる入力信号の読み込み状態となり、上記第
１のゲートがディスエーブル状態で上記第２のゲートが
イネーブル状態であるとき上記第２のゲートによるラッ
チ状態となってラッチ出力を発生するマスタラッチ回路
と、 コントロール信号によりイネーブル又はディスエーブル
状態が制御されラッチを行う第３のゲートと、該第３の
ゲートと相反的に上記コントロール信号の反転信号によ
りイネーブル又はディスエーブル状態が制御され上記マ
スタラッチ回路のラッチ出力を入力とする第４のゲート
とを有し、上記第３のゲートの出力と上記第４のゲート
の出力とがアンドタイに接続され、上記第４のゲートが
イネーブル状態で上記第３のゲートがディスエーブル状
態であるとき上記第４のゲートによる上記ラッチ出力の
読み込み状態となり、上記第３のゲートがイネーブル状
態で上記第４のゲートがディスエーブル状態であるとき
上記第３のゲートによるラッチ状態となって上記第３の
ゲートのラッチ出力を発生するスレーブラッチ回路とを
備えたマスタ・スレーブラッチ回路において、 上記各ゲートのコントロール信号のスレッショルド電圧
は、上記マスタラッチ回路がラッチ状態より読み込み状
態に、上記スレーブラッチ回路が読み込み状態よりラッ
チ状態に変化する途中で、上記マスタラッチ回路及びス
レーブラッチ回路の入力側ゲートが共にオフ状態となる
ような電圧に設定したことを特徴とするラッチ回路。 - （２）上記各ゲートのコントロール信号のスレッショル
ド電圧は、上記マスタラッチ回路の第１のゲートがディ
スエーブル状態（従）よりイネーブル状態（主）に、上
記第２のゲートがイネーブル状態（主）よりディスエー
ブル状態（従）に変わる以前に、上記スレーブラッチ回
路の第４のゲートがイネーブル状態（主）よりディスエ
ーブル状態（従）に、上記第３のゲートがディスエーブ
ル状態（従）よりイネーブル状態（主）に変わり、また
、上記スレーブラッチ回路の第４のゲートがディスエー
ブル状態（従）よりイネーブル状態（主）に、上記第３
のゲートがイネーブル状態（主）よりディスエーブル状
態（従）に変わる以前に、上記マスタラッチ回路の第１
のゲートがイネーブル状態（主）よりディスエーブル状
態（従）に、第２のゲートがディスエーブル状態（従）
よりイネーブル状態（主）に変わるような電圧に設定し
たことを特徴とする特許請求の範囲第１項記載のラッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29636486A JPS63148318A (ja) | 1986-12-11 | 1986-12-11 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29636486A JPS63148318A (ja) | 1986-12-11 | 1986-12-11 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148318A true JPS63148318A (ja) | 1988-06-21 |
Family
ID=17832593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29636486A Pending JPS63148318A (ja) | 1986-12-11 | 1986-12-11 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148318A (ja) |
-
1986
- 1986-12-11 JP JP29636486A patent/JPS63148318A/ja active Pending
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