JPH03289717A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、半導体集積回路に係り、特に、複数の電源が
供給されて動作するシステムに用いるのに好適な半導体
集積回路に関するものである。

【従来の技術】

現在、半導体集積回路の標準動作電源電圧として５Ｖが
一般に用いられている。しがしながら、半導体集積回路
の大規模化に伴い、素子の微細化が進められる結果、素
子内の電界が強まり、素子の耐圧やホットキャリヤ等の
諸物理現象が微細化の妨げとなっている。 そこで、この問題に対しては、電源電圧を低下させ、素
子内の電界を緩和することによって解決を図ろうとする
検討が進めらており、規格標準化委員会ＪＥＤＥＣは、
６４ＭＤＲＡＭ以降の標準動作電源電圧として３．３Ｖ
を正式採用するといった動きもある。又、０．５μｍク
ラスのロジックにおいても、電源電圧として３．３Ｖが
採用されるとの動きもあり、今後、半導体集積回路の動
作電源電圧の低下は、−層拡大することが予想される。

【発明が解決しようとする課！！】

しかしながら、電源電圧を３．３Ｖに低下させたとして
も、そのハード資源が、現在主流の５Ｖ系のハード資源
程度に揃うまでには、相当の期間が必要であり、この間
は、５ｖ系と３．３Ｖ系が混用されることが予想される
。 この場合、次のような問題が生じる。即ち、例えば第４
図に示す比較例の如く、ＣＭＯ３型Ｏ３型トライステー
ト出力バツ路を有する５Ｖ系半導体集積回路Ａと、３．
３Ｖ系半導体集積回路Ｂの出力ビンＤ１、Ｄ○１を共通
のバスラインＢＬに接続した場合、高圧側の半導体集積
回路ＡがバスラインＢＬを使用する際に、低圧側の半導
体集積回路Ｂの出力バッファトランジスタＰｏｔ、Ｎ。 １のゲートには、それぞれ３．３Ｖ及び接地電圧（０■
）が与えられ、バスラインＢＬを解放しようとする。と
ころが、高圧側の半導体集積回路ＡからバスラインＢＬ
に出力される信号がハイレベルの場合には、トランジス
タＰＯＩのドレインには５Ｖが印加されてしまうため、
チャンネル及びウェル（又は基板）を介して、半導体集
積回路Ａの電源（５Ｖ〉から半導体集積回路Ｂの電源（
３゜３Ｖ）に電流が流れる。すると、この電流によって
低圧側の半導体集積回路Ｂはラッチアップを起こしたり
、あるいはトランジスタＰ０１の劣化、破壊を招くこと
がある。従って、例えば第４図に破線で示す如く、バス
ラインＢＬ上に電圧変換用インターフェイス回路Ｃを設
けて、このインターフェイス回路Ｃを介さなければ一バ
スラインＢＬを共用することができないという問題点を
有していた。 第４図において、Ｐｌ、Ｎ１は、高圧側の半導体集積回
路Ａの出力バッファトランジスタである。 本発明は、前記従来の問題点を解消するべくなされたも
のであって、インターフェイス回路を介することなく、
バスラインを直接共有することができる半導体集積回路
を提供することを目的とする。

【課題を解決するための手ｐ１１】 本発明は、電源電圧が互いに異なり、該電源電圧に応じ
た興なる振幅の出力信号を発生する複数の回路と、該回
路を接続する共通のバスラインとを有する半導体集積回
路において、電源電圧が高い方の回路に、該回路の出力
信号の振幅を電源電圧が低い方の回路に合わせて小さく
するための出力電圧選択回路を設けることにより、前記
目的を達成したものである。 本発明は、ス、第１の電源と出力端との間に接続された
第１導電型の第１のトランジスタと、接地と前記出力端
との間に接続された第２導電型の第２のトランジスタと
を有し、前記第１及び第２のトランジスタは、入力信号
に応じて相補的に導通Ｍ＃されて、出力端に前記電源又
は接地電圧を供給する半導体集積回路において、前記電
源と前記出力端との間に接続された１以上の第２導電型
の第３のトランジスタと、選択信号に基づき、前記第１
及び第３のトランジスタの一方のみを前記入力信号に応
じて前記第２のトランジスタとは相補的に導通制御し、
他のトランジスタを非樺通状態とする選択手段とを備え
ることにより、同じく前記目的を達成したものである。 本発明は、更に、前記第３のトランジスタに替えて、第
２の電源と前記出力端との間に接続された第１導電型の
第４のトランジスタを備えることにより、同じく前記目
的を達成したものである。

【作用及び効果】

本発明においては、電源電圧が互いに異なる複数の回路
を有する半導体集積回路において、電源電圧が高い方の
回路に、該回路の出力信号の振幅を電源電圧が低い方の
回路に合わせて小さくするための出力電圧選択回路を設
けている。従って、電源電圧が異なる回路を共通のバス
ラインで接続しても、電源電圧が高い方の回路から低い
方の回路に向かって電流が流れることがなく、素子の劣
化、破壊やラッチアップの発生を防止することができ、
半尋体集積回路の信頼性を向上することができる。又、
インターフェイス回路を用いる必要がない。 又、前記出力電圧選択回路を、電源と出力端との間で接
続された１以上の第２導電型の第３のトランジスタと、
選択信号に基づき、第１の電源と出力端との間に接続さ
れた第１導電型の第１のトランジスタ及び第３のトラン
ジスタの一方のみを、入力信号に応じて、接地と出力端
との間に接続された第２導電型の第２のトランジスタと
は相補的に導通制御し、他のトランジスタを非導通状態
とする選択手段とを用いて構成した場合には、前記目的
を達成すると共に、第２の電源を接続する必要がなく、
出力電圧選択回路の構成が簡略である。 又、前記出力電圧選択回路において、前記第３のトラン
ジスタに替えて、第２の電源と前記出力端との間に接続
された第１導電型の第４のトランジスタを備えた場合に
は、前記目的を達成すると共に、その出力信号の振幅を
第２の電源と確実に一致させることができる。

【実施例】

以下、図面を参照して、本発明の実施例を詳細に説明す
る。 本発明の第１実施例は、第１図に示す如く、前出第４図
に示したような高圧側の５ｖ系半導体集積回路Ａの５Ｖ
電源と出力端との間に接続された、例えばＰチャネルＭ
Ｏ３型の第１のトランジスタＰ１と、接地と前記出力端
との間に接続された、例えばＮチャネルＭＯ３型の第２
のトランジスタＮ１とを有し、前記第１及び第２のトラ
ンジスタは、入力信号りに応じて相補的に導通制御され
て出力端に前記電源又は接地電圧を供給する高圧測の５
ｖ系半導体集積回＃ＩＡにおいて、前記５ｖ電源と出力
端との間に接続された、例えばＮチャネルＭＯ３型の第
３のトランジスタＮ２と、選択信号Ｓに基づき、前記第
１及び第３のトランジスタの一方のみを前記入力信号り
に応じて前記第２のトランジスタＮ１とは相補的に導通
制御し、他のトランジスタを非導通状態とする選択回路
１０とを含む電源電圧選択回路を備えたものである。 前記選択回路１０は、例えば、選択信号Ｓと入力信号り
の論理積を前記第３のトランジスタＮ２のゲートに出力
するアンドゲートＡＮＤ１と、前記選択信号Ｓとインバ
ータＩＮＶＩによって反転された入力信号りの論理和を
前記第１のトランジスタＰ１のゲートに出力するオアゲ
ートＯＲ１から構成されている。 以下、第１実施例の作用を説明する。 まず、選択信号Ｓがローレベルの時、トランジスタＮ２
のゲートにはアンドゲートＡＮＤ１からローレベルが与
えられて、トランジスタＮ２はカットオフする。一方、
トランジスタＰ１のゲートには、オアゲートＯＲＩを介
してトランジスタＮ１のゲートと共に入力信号りを入力
とするインバータＩＮＶＩの出力が与えられ、トランジ
スタＰ１とＮ１は入力信号りに基づいて相補的に導通制
御され、入力信号りがローレベル及びハイレベルの時、
それぞれ出力信号Ｏとしてローレベル、ハイレベルを出
力する。このとき、ハイレベルとしては、電源電圧５Ｖ
が出力される。 一方、選択信号Ｓがハイレベルの時は、トランジスタＰ
１のゲートには、オアゲートＯＲＩからハイレベルが与
えられ、トランジスタＰ１はカットオフする。又、トラ
ンジスタＮ２のゲートには、アンドゲートＡＮＤ　１を
介して入力信号りが与えられ、トランジスタＮ１のゲー
トには入力信号りを入力とするインバータＩＮＶＩの出
力が与えられる。従って、入力信号りがローレベルの時
、トランジスタＮｌ、Ｎ２はそれぞれオン、オフとなり
、出力信号Ｏとしてローレベルが出力される。 一方、入力信号りがハイレベルの時、トランジスタＮｌ
、Ｎ２はそれぞれオフ、オンとなり、出力信号０にはト
ランジスタＮ２を介して電源が供給されるが〜その電圧
は、電源電圧５ＶからトランジスタＮ２のスレッショル
ド電圧ｖｔｈを差引いた値となる。 このように、選択信号Ｓによって、出力信号Ｏのハイレ
ベルの電圧として、電源電圧５Ｖ又は電源電圧からトラ
ンジスタＮ２のスレッショルド電圧ｖｔｈを差引いた値
の低い電圧のいずれかを選択することができる。又、こ
の低い電圧の値は、トランジスタＮ２のスレッショルド
電圧ｖｔｈをプロセス上変更することによって調整する
ことができる。 従って、例えば前出第４図に示した如く、３゜３ｖ系の
半導体集積回路ＢとバスラインＢＬを直接共有しても、
選択信号Ｓによって、５Ｖ系の半導体集積回路Ａの出力
ハイレベルの電圧が低くなるように設定しておけば、半
導体集積回路ＢのトランジスタＰＯＩをカットオフ状態
に保つことが可能となるため、前述したような問題を回
避することができる。 なお、前記選択信号Ｓの設定は、外部からの信号によっ
てもよく、又、内部に記憶手段を設けて、この記憶手段
にプログラムすることによってもよい。 この第１実旅例においては、トランジスタＮ２のスレッ
ショルド電圧を利用して第２の電源（例えば３，３Ｖ）
に応じた出力電圧を発生するようにしているで、構成が
簡略である。 次に、第２図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、第１実施例の出力回路を、アウトプ
ットイネーブル信号Ｅによって制御されるアンドゲート
ＡＮＤ２．３と、オアゲートＯＲ２を用いてトライステ
ート化して、バスラインを解放可能としたものである。 この第２実施例においては、アウトプットイネーブル信
号Ｅに応じて回路をアクティブとして入力信号りに応じ
た出力信号Ｏを発生させ、又は、トランジスタＰ２、Ｎ
１、Ｎ２をいずれもカットオフしてデータバスＢＬを解
放する。 他の構成及び作用については、前記第１実施例と同様で
あるので、詳細な説明は省略する。 次に、第３図を参照して、本発明の第３実施例を詳細に
説明する。 この第３実施例は、第１実施例と同様の第１のトランジ
スタＰ１と、第２のトランジスタＮ１と、インバータＩ
ＮＶＩとを備えた５Ｖ系の半導体集積回路Ａにおいて、
低圧側の電源（３，３Ｖ）を設け、この３．３■電源と
出力端０との間に接続された、例えばＰチャネルＭＯ３
型の第４のトランジスタＰ２と、選択信号Ｓに基づき、
前記第１及び第４のトランジスタの一方のみを前記入力
信号りに応じて前記第２のトランジスタＮ１とは相補的
に導通制御し、他のトランジスタを非専通状態とする選
択回路２０とを備えたものである。 前記トランジスタＰ２の基板又はウェルは、外部から５
Ｖが供給されても該トランジスタＰ２を完全にカットオ
フできるように、５Ｖ電源に接続されている。 前記選択回路２０は、例えば、選択信号Ｓを反転するイ
ンバータＩＮＶ２と、該ＩＮＶ２によって反転された選
択信号とＩＮＶＩによって反転された入力信号りの論理
和を前記第４のトランジスタＰ２のゲートに出力するオ
アゲートＯＲ３と、前記選択信号ＳとインバータＩＮＶ
Ｉによって反転された入力信号の論理和を前記第１のト
ランジスタＰ１のゲートに出力するオアゲートＯＲ４と
から構成されている。 以下、第３実施例の作用を説明する。 まず、選択信号Ｓがローレベルである時、トランジスタ
Ｐ２には、そのゲートにオアゲー）ＯＲ３からハイレベ
ル（５■）が与えられてオフする。 一方、トランジスタＰ１のゲートには、オアゲートＯＲ
４を介して、入力信号りを入力とするインバータＩＮＶ
Ｉの出力が与えられ、トランジスタＮ１のゲートにもイ
ンバータＩＮＶＩの出力が与えられている。従って、こ
の場合、入力信号りに基づいて、トランジスタＰとＮ１
が相補的に導通し、入力信号りがハイレベルの時、出力
信号ＯとしてトランジスタＰ１を介して電源電圧５ｖが
出力される。 一方、選択信号Ｓがハイレベルの時は、トランジスタＰ
１はそのゲートにオアゲートＯＲ４からハイレベル（５
Ｖ）が与えられてオフする。又、トランジスタＰ２のゲ
ートには、オアゲートＯＲ３を介して、入力信号りを入
力とするインバータＩＮＶＩの出力が与えられる。従っ
て、この場合、入力信号りに基づいてトランジスタＰ２
とＮ１とが相補的に導通し、入力信号りがハイレベルの
時、出力信号０としてトランジスタＰ２を介して電源電
圧３．３Ｖが出力される。 本実施例においては、選択信号Ｓがハイレベルとされた
時には、出力信号０として、第２の電源（３，３Ｖ）に
応じて正確な出力電圧を出力することができる。 なお、前記実施例においては、いずれも、高圧側として
５Ｖ系、低圧側として３．３Ｖ系の半導体集積回路が用
いられていたが、半導体集積回路の電源電圧及びその組
合わせはこれに限定されない。

【図面の簡単な説明】

第１図は、本発明に係る半導体集積回路の第１実施例の
構成を示す回路図、 第２図は、第２実腟例の構成を示す回路図、第３図は、
第３実施例の構成を示す回路図、第４図は、比較例の全
体構成を示す、一部回路図を含むブロック線図である。 Ａ・・・５ｖ系半導体集積回路、 Ｂ・・・３．３Ｖ系半導体集積回路、 Ｄｌ、Ｄｏｌ・・・出力ピン、 ＢＬ・・・バスライン、 Ｐｌ、Ｐ２、Ｎ１、Ｎ２、ＰＯＩ、ＮＯＩ・・・トラン
ジスタ、 Ｏ・・・出力信号、 Ｄ・・・入力信号、 １０．２０・・・選択回路。 Ｓ・・・選択信号、

Claims (3)

【特許請求の範囲】
1. （１）電源電圧が互いに異なり、該電源電圧に応じた異
   なる振幅の出力信号を発生する複数の回路と、該回路を
   接続する共通のバスラインとを有する半導体集積回路に
   おいて、 電源電圧が高い方の回路に、該回路の出力信号の振幅を
   電源電圧が低い方の回路に合わせて小さくするための出
   力電圧選択回路を設けたことを特徴とする半導体集積回
   路。
2. （２）第１の電源と出力端との間に接続された第１導電
   型の第１のトランジスタと、接地と前記出力端との間に
   接続された第２導電型の第２のトランジスタとを有し、
   前記第１及び第２のトランジスタは、入力信号に応じて
   相補的に導通制御されて、出力端に前記電源又は接地電
   圧を供給する半導体集積回路において、 前記電源と前記出力端との間に接続された１以上の第２
   導電型の第３のトランジスタと、 選択信号に基づき、前記第１及び第３のトランジスタの
   一方のみを前記入力信号に応じて前記第２のトランジス
   タとは相補的に導通制御し、他のトランジスタを非導通
   状態とする選択手段と、を備えたことを特徴とする半導
   体集積回路。
3. （３）請求項２において、前記第３のトランジスタに替
   えて、第２の電源と前記出力端との間に接続された第１
   導電型の第４のトランジスタを備えたことを特徴とする
   半導体集積回路。