JPH02214325A - フリップフロップ回路 - Google Patents

フリップフロップ回路

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Publication number
JPH02214325A
JPH02214325A JP1036528A JP3652889A JPH02214325A JP H02214325 A JPH02214325 A JP H02214325A JP 1036528 A JP1036528 A JP 1036528A JP 3652889 A JP3652889 A JP 3652889A JP H02214325 A JPH02214325 A JP H02214325A
Authority
JP
Japan
Prior art keywords
flip
flop
input
master
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1036528A
Other languages
English (en)
Inventor
Yuichi Noda
雄一 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02214325A publication Critical patent/JPH02214325A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップ回路、特に、制御装置におい
て記憶回路として使用されるフリップフロップ回路に関
する。
〔従来の技術〕
従来のフリップフロップ回路は、セット入力とリセット
入力の2つに入力を持ち、入力に従い状態の遷移・保持
を行なう。
次に従来のフリップフロップ回路について図面を参照し
て詳細に説明する。
第2図は従来のフリップフロップ回路の一例を示す回路
図である。
第2図に示すフリップフロップ回路は、セット人力1が
マスタSRフリップフロップ4をセット状態に遷移させ
、リセット人力2がマスタSRフリップフロップ4をリ
セット状態に遷移させる。
セット人力1が”1″となると、マスタSRフリップフ
ロップ4の出力3は“1nに遷移し、リセット人力2が
“1″になると出力3は“O”に遷移する。
そして、セット入力1とリセット人力2がともに“0”
のときは、出力3は変化せず前の状態を保持する。
しかし、セット人力1とリセット人力2がともに“1”
のときは、出力3は不定になる。
〔発明が解決しようとする課題〕
上述した従来のフリップフロップ回路は、セット入力と
リセット入力が同時にアクティブとなると、ロジックに
矛盾が生じ、出力が不安性になるため、このような使い
方を禁止しているので、回路設計においては、セット入
力とリセット入力が同時にアクティブにならないような
考慮が必要となるという欠点があった。
〔課題を解決するための手段〕
本発明のフリップフロップ回路は、 (A)実際に状態の遷移・保持を行なうマスタSR−フ
リップフロップ、 (B)セット入力とリセット入力を、エッジ・トリガと
して、前記マスタSRフリップフロップに入力するため
の第1と第2のスレーブSRフリップフロップ、 とを含んで構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示す回路図である。
第1図に示すフリップフロップ回路は、(A)実際に状
態の遷移・保持を行なうマスタSR−フリップフロップ
4、 (B)セット人力1とリセット人力2を、エッジ・トリ
ガとして、マスタSRフリップフロップ4に入力するた
めの第1と第2のスレーブSRフリップフロップ5,6
、 とを含んで構成される。
セットスレーブSRフリップフロップ5は、セット入力
1が“Oo“のときはセット状態になっている。この状
態ではセット人力1が1°°になると、マスタSRフリ
ップフロップ4はセット状態となり、セットスレーブS
Rフリップフロップラリセット状態となる。
すると、マスタSRフリップフロップ4の入力はセット
ゲート7により閉され、セット人力1が“1′°のまま
であるところのリセット入力2が“I IIとなっても
、マスタSRフリップフロップ4が再入力とも“1″と
なることはない。
また、セット人力1とリセット人力2は対称であるので
、マスタSRフリップフロップ4をリセット状態にする
場合でも同様に、マスタSRフリップフロップ4では再
入力がとも1”となることはない。
〔発明の効果〕
本発明の79717071回路は、フリップフロップの
セット/リセットをエッジ・トリガにより動作させるこ
とにより、フリップフロップの出力が不定となることは
ないという効果がある。
・・・セットゲート、8・・・・・・リセットゲート。

Claims (1)

  1. 【特許請求の範囲】 (A)実際に状態の遷移・保持を行なうマスタSR−フ
    リップフロップ、 (B)セット入力とリセット入力を、エッジ・トリガと
    して、前記マスタSRフリップフロップに入力するため
    の第1と第2のスレーブSRフリップフロップ、 とを含むことを特徴とするフリップフロップ回路。
JP1036528A 1989-02-15 1989-02-15 フリップフロップ回路 Pending JPH02214325A (ja)

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JP1036528A JPH02214325A (ja) 1989-02-15 1989-02-15 フリップフロップ回路

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JPH02214325A true JPH02214325A (ja) 1990-08-27

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ID=12472295

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018054628A (ja) * 2012-03-28 2018-04-05 テラダイン・インコーポレーテッドTeradyne Incorporated エッジトリガ較正

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018054628A (ja) * 2012-03-28 2018-04-05 テラダイン・インコーポレーテッドTeradyne Incorporated エッジトリガ較正

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