JPS6218950B2 - - Google Patents
Info
- Publication number
- JPS6218950B2 JPS6218950B2 JP53136569A JP13656978A JPS6218950B2 JP S6218950 B2 JPS6218950 B2 JP S6218950B2 JP 53136569 A JP53136569 A JP 53136569A JP 13656978 A JP13656978 A JP 13656978A JP S6218950 B2 JPS6218950 B2 JP S6218950B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- circuit
- switch
- signal
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000003068 static effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
この発明は電子回路の電子的パワースイツチに
関するものである。
関するものである。
最近のマイクロプロセサ、電卓等の大きな特徴
はCMOS化による消費電力の低減である。特に乾
電池を電源として用いるシステムでは消費電力の
多少は非常に重要なポイントである。動作時にお
ける消費電力はもちろん、非動作時における消費
電力をも考慮しなければならない場合も多い。こ
れは内部のRAMにあるデータを保持する必要の
あるとき等の場合である。不揮発性のRAMが使
えれば問題ないが一般には通常のCMOSスタテイ
ツクRAMが使用されることが多い。この場合に
は少なくともRAM部の電源だけは印加しておか
ねばならない。この方法として、RAM部分の電
源を独立させることなどが考えられる。これは最
も簡単な方法であるが、電源及び電源端子がそれ
ぞれ2系統必要であり、コスト的に不利となりや
すい。第1図にこの場合の一例を示す。RAM2
4を内蔵するマイクロプロセサ21は電源端子2
2、内蔵RAM専用電源端子23、GND端子2
5、外部に設けられた電源スイツチ26、プロセ
サ用電源27、内蔵RAM専用電源28を有して
構成されており、使用に際しRAM専用電源28
を省略して端子23を電源27に接続する場合も
あろう。この場合には電源は1つで済むが、プロ
セサの入力端子は依然として2つの電源専用端子
を要する。しかしこの場合の最大の欠点はプロセ
サ内の処理状態に関係なく電源が切れてしまうこ
とである。RAM内のデータ処理中に電源が切れ
て処理が止まつてしまうとRAM内には不完全な
データが保持されてしまう可能性がある。
はCMOS化による消費電力の低減である。特に乾
電池を電源として用いるシステムでは消費電力の
多少は非常に重要なポイントである。動作時にお
ける消費電力はもちろん、非動作時における消費
電力をも考慮しなければならない場合も多い。こ
れは内部のRAMにあるデータを保持する必要の
あるとき等の場合である。不揮発性のRAMが使
えれば問題ないが一般には通常のCMOSスタテイ
ツクRAMが使用されることが多い。この場合に
は少なくともRAM部の電源だけは印加しておか
ねばならない。この方法として、RAM部分の電
源を独立させることなどが考えられる。これは最
も簡単な方法であるが、電源及び電源端子がそれ
ぞれ2系統必要であり、コスト的に不利となりや
すい。第1図にこの場合の一例を示す。RAM2
4を内蔵するマイクロプロセサ21は電源端子2
2、内蔵RAM専用電源端子23、GND端子2
5、外部に設けられた電源スイツチ26、プロセ
サ用電源27、内蔵RAM専用電源28を有して
構成されており、使用に際しRAM専用電源28
を省略して端子23を電源27に接続する場合も
あろう。この場合には電源は1つで済むが、プロ
セサの入力端子は依然として2つの電源専用端子
を要する。しかしこの場合の最大の欠点はプロセ
サ内の処理状態に関係なく電源が切れてしまうこ
とである。RAM内のデータ処理中に電源が切れ
て処理が止まつてしまうとRAM内には不完全な
データが保持されてしまう可能性がある。
本発明の目的はプロセサの演算処理中の適当な
時期にスイツチの状態を検出することにより停止
(HALT)指令信号を出力する回路を提供するこ
とである。
時期にスイツチの状態を検出することにより停止
(HALT)指令信号を出力する回路を提供するこ
とである。
更に具体的な目的は、マイクロオーダを適当な
時期に発生させることによりスイツチの状態を検
出し、その結果により停止(HALT)信号を発生
させてRAM以外のゲート回路の動作を止めてし
まうとともにRAM内に不完全なデータが保持さ
れる可能性を無くす、そのような回路を提供する
ことである。なお、本発明で用いるマイクロオー
ダとは、所謂マイクロインストラクシヨンであ
り、ROMの中に予め記憶されてる制御情報を意
味する。
時期に発生させることによりスイツチの状態を検
出し、その結果により停止(HALT)信号を発生
させてRAM以外のゲート回路の動作を止めてし
まうとともにRAM内に不完全なデータが保持さ
れる可能性を無くす、そのような回路を提供する
ことである。なお、本発明で用いるマイクロオー
ダとは、所謂マイクロインストラクシヨンであ
り、ROMの中に予め記憶されてる制御情報を意
味する。
本発明の更に他の目的はRAM専用の電源端子
を必要としないRAMデータ保持回路を提供する
ことにある。
を必要としないRAMデータ保持回路を提供する
ことにある。
本発明によれば基本的には、外部スイツチの信
号をとりこむ入力手段、マイクロオーダの発生手
段、この両手段からの出力信号の論理積をとる手
段、この論理積手段の出力信号によりセツトされ
て停止(HALT)信号を発生するラツチ回路から
構成される。
号をとりこむ入力手段、マイクロオーダの発生手
段、この両手段からの出力信号の論理積をとる手
段、この論理積手段の出力信号によりセツトされ
て停止(HALT)信号を発生するラツチ回路から
構成される。
この停止信号は例えば演算に必要な回路動作を
全て止めてしまう作用を行なう。従つて本発明に
よれば演算処理中の最も都合のよい時期にマイク
ロオーダを発生させることによつてスイツチの状
態を検出してRAM以外のゲート回路の動作を止
めてしまうことができるのでRAMには不完全な
データが保持されることは無く、かつ電源をかけ
たままにしておけるのでRAMの内容は完全に保
持される。もちろんRAM専用電源を用いる必要
もない。RAMをスタテイツクCMOSでつくれば
スイツチを切つた後の消費電力は極めて小さくお
さえることができる。つまり前記ラツチ出力にき
わめて効果的な電子スイツチの機能をもたせるこ
とができるわけである。
全て止めてしまう作用を行なう。従つて本発明に
よれば演算処理中の最も都合のよい時期にマイク
ロオーダを発生させることによつてスイツチの状
態を検出してRAM以外のゲート回路の動作を止
めてしまうことができるのでRAMには不完全な
データが保持されることは無く、かつ電源をかけ
たままにしておけるのでRAMの内容は完全に保
持される。もちろんRAM専用電源を用いる必要
もない。RAMをスタテイツクCMOSでつくれば
スイツチを切つた後の消費電力は極めて小さくお
さえることができる。つまり前記ラツチ出力にき
わめて効果的な電子スイツチの機能をもたせるこ
とができるわけである。
本発明によれば少なくともリードオンリメモリ
(以下RAMと記す)及び、該RAM内のデータに
対して演算制御を行なうゲート回路群を含む電子
回路において、外部からのスイツチ信号をとり込
む入力手段と、該スイツチ信号を試験すべくあら
かじめ定められたタイミングに発生されるように
プログラムされたマイクロオーダ発生手段と、前
記入力手段の出力信号と前記マイクロオーダーの
論理積手段と、該論理積手段の出力信号によりセ
ツトされて停止(HALT)信号を発生するラツチ
手段とから構成されて、前記スイツチ信号を前記
マイクロオーダで試験してその結果により停止
(HALT)信号を発生することを特徴とする停止
(HALT)信号発生回路が得られる。
(以下RAMと記す)及び、該RAM内のデータに
対して演算制御を行なうゲート回路群を含む電子
回路において、外部からのスイツチ信号をとり込
む入力手段と、該スイツチ信号を試験すべくあら
かじめ定められたタイミングに発生されるように
プログラムされたマイクロオーダ発生手段と、前
記入力手段の出力信号と前記マイクロオーダーの
論理積手段と、該論理積手段の出力信号によりセ
ツトされて停止(HALT)信号を発生するラツチ
手段とから構成されて、前記スイツチ信号を前記
マイクロオーダで試験してその結果により停止
(HALT)信号を発生することを特徴とする停止
(HALT)信号発生回路が得られる。
以下本発明を図面とともにより詳細に説明す
る。
る。
第2図a,bを参照して本発明の一実施例を説
明する。
明する。
第2図aにおいてマイクロプロセツサチツプ1
には電源スイツチ手段2でON端子はGNDに、
OFF端子は+Vに接続されるスイツチ入力端子
3に付加され、この端子3は入力バツフア4に導
入される。入力バツフア4の出力は全体の演算命
令を発生するマイクロオーダ発生回路7からのあ
るマイクロオーダ8を入力とする論理積ゲートに
入力されると共に否定回路4にも入力される。ラ
ツチ手段9は論理積ゲート5の出力によりセツ
ト、否定回路6の出力によりリセツトされる。基
本同期信号発生回路10はチツプ1の動作を制御
し、論理ゲート11,12によりφ1,φ2とい
う2相の同期信号を発生し、これはラツチ手段9
のバー出力により非能動とされる。このが本
発明にかかる停止(HALT)信号である。さらに
チツプ1は内蔵スタテイツクRAM13、電源供
給端子14を有している。
には電源スイツチ手段2でON端子はGNDに、
OFF端子は+Vに接続されるスイツチ入力端子
3に付加され、この端子3は入力バツフア4に導
入される。入力バツフア4の出力は全体の演算命
令を発生するマイクロオーダ発生回路7からのあ
るマイクロオーダ8を入力とする論理積ゲートに
入力されると共に否定回路4にも入力される。ラ
ツチ手段9は論理積ゲート5の出力によりセツ
ト、否定回路6の出力によりリセツトされる。基
本同期信号発生回路10はチツプ1の動作を制御
し、論理ゲート11,12によりφ1,φ2とい
う2相の同期信号を発生し、これはラツチ手段9
のバー出力により非能動とされる。このが本
発明にかかる停止(HALT)信号である。さらに
チツプ1は内蔵スタテイツクRAM13、電源供
給端子14を有している。
第2図bは第2図aにおけるφ1,φ2を用い
たスタテイツクデイレイドフリツプフリツプの一
例であり、入力Iはφ1で書き込まれφ2で出力
を得る。以上のゲートは全てCMOSで組まれ、
全部スタテイツクな回路構成とする。
たスタテイツクデイレイドフリツプフリツプの一
例であり、入力Iはφ1で書き込まれφ2で出力
を得る。以上のゲートは全てCMOSで組まれ、
全部スタテイツクな回路構成とする。
以下の説明では便宜上+Vのレベルを“1”と
する。すなわち正論理とする。第2図aにおいて
まずスイツチ2がONあるいはOFFからONに変
化した場合には端子3にはGNDレベルが印加さ
れ、したがつて入力バツフア4の出力は0とな
る。このときゲート5に常に“0”、否定回路6
は常に“1”となつてラツチ手段9はリセツトが
かかつた状態を保つ。このときマイクロオーダ発
生回路7からマイクロオーダ8が出されてもゲー
ト5は常に非能動であるからラツチ手段9の状態
は変化せず、停止(HALT)信号は出力されな
い。次にスイツチ2がONからOFFに移ると端子
3には+Vレベルが印加され、したがつてバツフ
ア4の出力は“1”となる。このとき否定回路6
が常に“0”となつてラツチ手段9へのリセツト
信号は解除される。この状態でマイクロオーダ8
が出力される、すなわちマイクロオーダ8が
“1”となるとゲート5が“1”となるのでラツ
チ手段9がセツトされ、この出力は“0”、つ
まり停止(HALT)信号が能動となり、基本同期
信号発生回路10においてゲート11,12を非
動動化してφ1,φ2の同期信号が発生されなく
なる。φ1,φ2が発生されなくなれば、第2図
bを参照してあきらかなようにもはやチツプ1の
内部にはダイナミツクなゲートは無くなるので電
力を消費しない。このとき端子14には常に電源
がつながつているのでRAM13の内容は完全に
保持される。このように例えばプログラム(図示
せず)により発生回路7からマイクロオーダ8を
適当なタイミングで発生させればラツチ手段9の
出力が電子スイツチのコントロール信号として
働く、オーダ8はプログラムにより制御されるか
らRAMデータの処理中に電源そのものが切断さ
れてしまうことは確実に防げる。更にRAM専用
電源の不要なことも明らかである。
する。すなわち正論理とする。第2図aにおいて
まずスイツチ2がONあるいはOFFからONに変
化した場合には端子3にはGNDレベルが印加さ
れ、したがつて入力バツフア4の出力は0とな
る。このときゲート5に常に“0”、否定回路6
は常に“1”となつてラツチ手段9はリセツトが
かかつた状態を保つ。このときマイクロオーダ発
生回路7からマイクロオーダ8が出されてもゲー
ト5は常に非能動であるからラツチ手段9の状態
は変化せず、停止(HALT)信号は出力されな
い。次にスイツチ2がONからOFFに移ると端子
3には+Vレベルが印加され、したがつてバツフ
ア4の出力は“1”となる。このとき否定回路6
が常に“0”となつてラツチ手段9へのリセツト
信号は解除される。この状態でマイクロオーダ8
が出力される、すなわちマイクロオーダ8が
“1”となるとゲート5が“1”となるのでラツ
チ手段9がセツトされ、この出力は“0”、つ
まり停止(HALT)信号が能動となり、基本同期
信号発生回路10においてゲート11,12を非
動動化してφ1,φ2の同期信号が発生されなく
なる。φ1,φ2が発生されなくなれば、第2図
bを参照してあきらかなようにもはやチツプ1の
内部にはダイナミツクなゲートは無くなるので電
力を消費しない。このとき端子14には常に電源
がつながつているのでRAM13の内容は完全に
保持される。このように例えばプログラム(図示
せず)により発生回路7からマイクロオーダ8を
適当なタイミングで発生させればラツチ手段9の
出力が電子スイツチのコントロール信号として
働く、オーダ8はプログラムにより制御されるか
らRAMデータの処理中に電源そのものが切断さ
れてしまうことは確実に防げる。更にRAM専用
電源の不要なことも明らかである。
ここでは停止(HALT)信号を同期信号を止
めるということに用いて電子スイツチ作用をもた
せたが、他の方法例えば、第2図aにおけるのチ
ツプ1における所定のゲート(図示していない回
路を含む)信号により電源ラインから切りはな
してしまうことでスイツチ作用を完成させること
ができることは、したがつて特にCMOSあるいは
スタテイツク回路構成にかぎらないことはあきら
かである。
めるということに用いて電子スイツチ作用をもた
せたが、他の方法例えば、第2図aにおけるのチ
ツプ1における所定のゲート(図示していない回
路を含む)信号により電源ラインから切りはな
してしまうことでスイツチ作用を完成させること
ができることは、したがつて特にCMOSあるいは
スタテイツク回路構成にかぎらないことはあきら
かである。
以上説明してきたように本発明によれば電源ス
イツチ信号をプログラムにより検出して電子スイ
ツチを働かせることができるので電源スイツチの
ON,OFFによりRAMデータに悪影響を及ぼす
ことが防止できるとともにRAM専用電源の必要
がない等、その効果は顕著である。また発明は広
範囲な電子装置へも適用しうることは言うまでも
ない。
イツチ信号をプログラムにより検出して電子スイ
ツチを働かせることができるので電源スイツチの
ON,OFFによりRAMデータに悪影響を及ぼす
ことが防止できるとともにRAM専用電源の必要
がない等、その効果は顕著である。また発明は広
範囲な電子装置へも適用しうることは言うまでも
ない。
第1図は従来のRAMデータ保持回路例を示す
ブロツク図である。第2図aは本発明の一実施例
を示すブロツク図であり、第2図bはチツプに含
まれるラツチ回路例を示すブロツク図である。 1,21……マイクロプロセサ、2,26……
電源スイツチ、7……マイクロオーダ発生回路、
9……停止信号発生回路、13,24……内蔵
RAMである。
ブロツク図である。第2図aは本発明の一実施例
を示すブロツク図であり、第2図bはチツプに含
まれるラツチ回路例を示すブロツク図である。 1,21……マイクロプロセサ、2,26……
電源スイツチ、7……マイクロオーダ発生回路、
9……停止信号発生回路、13,24……内蔵
RAMである。
Claims (1)
- 1 RAMを有するマイクロプロセツサチツプに
設けられた停止信号発生回路であつて、予め定め
られたタイミングでマイクロオーダを発生する回
路と、スイツチ状態を指示する信号を前記マイク
ロプロセツサの外部から入力する回路と、スイツ
チが一方の状態にある時には前記マイクロオーダ
の発生に関らずリセツト状態が保持され、スイツ
チが他方の状態の時であつてかつ前記マイクロオ
ーダが発生された時のみセツトされる状態設定回
路と、該状態設定回路がセツトされた時に停止信
号を出力する回路とを有し、該停止信号によつて
前記RAM以外の動作を停止せしめることを特徴
とする停止信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13656978A JPS5564691A (en) | 1978-11-06 | 1978-11-06 | Halt signal generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13656978A JPS5564691A (en) | 1978-11-06 | 1978-11-06 | Halt signal generating circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5564691A JPS5564691A (en) | 1980-05-15 |
JPS6218950B2 true JPS6218950B2 (ja) | 1987-04-25 |
Family
ID=15178311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13656978A Granted JPS5564691A (en) | 1978-11-06 | 1978-11-06 | Halt signal generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5564691A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51124332A (en) * | 1975-04-23 | 1976-10-29 | Omron Tateisi Electronics Co | Memory protection device |
-
1978
- 1978-11-06 JP JP13656978A patent/JPS5564691A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51124332A (en) * | 1975-04-23 | 1976-10-29 | Omron Tateisi Electronics Co | Memory protection device |
Also Published As
Publication number | Publication date |
---|---|
JPS5564691A (en) | 1980-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920004288B1 (ko) | 파워-다운명령을 선택적으로 실행불능케 하는 데이터프로세서와 그 방법 | |
GB1097449A (en) | A digital electronic computer system | |
US5361348A (en) | Debug circuit of a signal processor | |
US5848014A (en) | Semiconductor device such as a static random access memory (SRAM) having a low power mode using a clock disable circuit | |
US4897807A (en) | Switch data input device | |
JPS6218950B2 (ja) | ||
JP3082103B2 (ja) | プロセッサ | |
JPH0756774A (ja) | ウォッチドッグタイマ | |
JPS6022774B2 (ja) | 入出力端子制御方式 | |
US7149912B2 (en) | Control method and circuit for stopping clock signal | |
IE41472L (en) | Electrical data processor | |
JPS5932807B2 (ja) | クロツク切換方式 | |
KR930007015B1 (ko) | 3단계 파이프 라인을 사용한 마이크로 프로세서에서 데이타의 상관성 충돌방지회로 | |
JP3048762B2 (ja) | 半導体集積回路装置 | |
JPS5850409Y2 (ja) | 情報処理装置 | |
JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
JPH05342037A (ja) | プログラム開発用マイクロコンピュータ | |
JPS595304A (ja) | シ−ケンス制御における外部メモリ書き込み確認方法 | |
JPH0140433B2 (ja) | ||
JPH0731607B2 (ja) | 割り込み入力回路 | |
JPS63257995A (ja) | リフレツシユ制御回路 | |
JPH01296487A (ja) | アドレス信号のノイズ検出回路 | |
JPH04167113A (ja) | 情報処理装置 | |
KR860002760A (ko) | Z 80 cpu의 시스템 프로그램 보호회로 | |
JPH0434612A (ja) | スタンバイ回路 |