JPS6218950B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は電子回路の電子的パワースイツチに
関するものである。

最近のマイクロプロセサ、電卓等の大きな特徴
はCMOS化による消費電力の低減である。特に乾
電池を電源として用いるシステムでは消費電力の
多少は非常に重要なポイントである。動作時にお
ける消費電力はもちろん、非動作時における消費
電力をも考慮しなければならない場合も多い。こ
れは内部のRAMにあるデータを保持する必要の
あるとき等の場合である。不揮発性のRAMが使
えれば問題ないが一般には通常のCMOSスタテイ
ツクRAMが使用されることが多い。この場合に
は少なくともRAM部の電源だけは印加しておか
ねばならない。この方法として、RAM部分の電
源を独立させることなどが考えられる。これは最
も簡単な方法であるが、電源及び電源端子がそれ
ぞれ２系統必要であり、コスト的に不利となりや
すい。第１図にこの場合の一例を示す。RAM２
４を内蔵するマイクロプロセサ２１は電源端子２
２、内蔵RAM専用電源端子２３、GND端子２
５、外部に設けられた電源スイツチ２６、プロセ
サ用電源２７、内蔵RAM専用電源２８を有して
構成されており、使用に際しRAM専用電源２８
を省略して端子２３を電源２７に接続する場合も
あろう。この場合には電源は１つで済むが、プロ
セサの入力端子は依然として２つの電源専用端子
を要する。しかしこの場合の最大の欠点はプロセ
サ内の処理状態に関係なく電源が切れてしまうこ
とである。RAM内のデータ処理中に電源が切れ
て処理が止まつてしまうとRAM内には不完全な
データが保持されてしまう可能性がある。

本発明の目的はプロセサの演算処理中の適当な
時期にスイツチの状態を検出することにより停止
（HALT）指令信号を出力する回路を提供するこ
とである。

更に具体的な目的は、マイクロオーダを適当な
時期に発生させることによりスイツチの状態を検
出し、その結果により停止（HALT）信号を発生
させてRAM以外のゲート回路の動作を止めてし
まうとともにRAM内に不完全なデータが保持さ
れる可能性を無くす、そのような回路を提供する
ことである。なお、本発明で用いるマイクロオー
ダとは、所謂マイクロインストラクシヨンであ
り、ROMの中に予め記憶されてる制御情報を意
味する。

本発明の更に他の目的はRAM専用の電源端子
を必要としないRAMデータ保持回路を提供する
ことにある。

本発明によれば基本的には、外部スイツチの信
号をとりこむ入力手段、マイクロオーダの発生手
段、この両手段からの出力信号の論理積をとる手
段、この論理積手段の出力信号によりセツトされ
て停止（HALT）信号を発生するラツチ回路から
構成される。

この停止信号は例えば演算に必要な回路動作を
全て止めてしまう作用を行なう。従つて本発明に
よれば演算処理中の最も都合のよい時期にマイク
ロオーダを発生させることによつてスイツチの状
態を検出してRAM以外のゲート回路の動作を止
めてしまうことができるのでRAMには不完全な
データが保持されることは無く、かつ電源をかけ
たままにしておけるのでRAMの内容は完全に保
持される。もちろんRAM専用電源を用いる必要
もない。RAMをスタテイツクCMOSでつくれば
スイツチを切つた後の消費電力は極めて小さくお
さえることができる。つまり前記ラツチ出力にき
わめて効果的な電子スイツチの機能をもたせるこ
とができるわけである。

本発明によれば少なくともリードオンリメモリ
（以下RAMと記す）及び、該RAM内のデータに
対して演算制御を行なうゲート回路群を含む電子
回路において、外部からのスイツチ信号をとり込
む入力手段と、該スイツチ信号を試験すべくあら
かじめ定められたタイミングに発生されるように
プログラムされたマイクロオーダ発生手段と、前
記入力手段の出力信号と前記マイクロオーダーの
論理積手段と、該論理積手段の出力信号によりセ
ツトされて停止（HALT）信号を発生するラツチ
手段とから構成されて、前記スイツチ信号を前記
マイクロオーダで試験してその結果により停止
（HALT）信号を発生することを特徴とする停止
（HALT）信号発生回路が得られる。

以下本発明を図面とともにより詳細に説明す
る。

第２図ａ，ｂを参照して本発明の一実施例を説
明する。

第２図ａにおいてマイクロプロセツサチツプ１
には電源スイツチ手段２でON端子はGNDに、
OFF端子は＋Ｖに接続されるスイツチ入力端子
３に付加され、この端子３は入力バツフア４に導
入される。入力バツフア４の出力は全体の演算命
令を発生するマイクロオーダ発生回路７からのあ
るマイクロオーダ８を入力とする論理積ゲートに
入力されると共に否定回路４にも入力される。ラ
ツチ手段９は論理積ゲート５の出力によりセツ
ト、否定回路６の出力によりリセツトされる。基
本同期信号発生回路１０はチツプ１の動作を制御
し、論理ゲート１１，１２によりφ１，φ２とい
う２相の同期信号を発生し、これはラツチ手段９
のバー出力により非能動とされる。このが本
発明にかかる停止（HALT）信号である。さらに
チツプ１は内蔵スタテイツクRAM１３、電源供
給端子１４を有している。

第２図ｂは第２図ａにおけるφ１，φ２を用い
たスタテイツクデイレイドフリツプフリツプの一
例であり、入力Ｉはφ１で書き込まれφ２で出力
を得る。以上のゲートは全てCMOSで組まれ、
全部スタテイツクな回路構成とする。

以下の説明では便宜上＋Ｖのレベルを“１”と
する。すなわち正論理とする。第２図ａにおいて
まずスイツチ２がONあるいはOFFからONに変
化した場合には端子３にはGNDレベルが印加さ
れ、したがつて入力バツフア４の出力は０とな
る。このときゲート５に常に“０”、否定回路６
は常に“１”となつてラツチ手段９はリセツトが
かかつた状態を保つ。このときマイクロオーダ発
生回路７からマイクロオーダ８が出されてもゲー
ト５は常に非能動であるからラツチ手段９の状態
は変化せず、停止（HALT）信号は出力されな
い。次にスイツチ２がONからOFFに移ると端子
３には＋Ｖレベルが印加され、したがつてバツフ
ア４の出力は“１”となる。このとき否定回路６
が常に“０”となつてラツチ手段９へのリセツト
信号は解除される。この状態でマイクロオーダ８
が出力される、すなわちマイクロオーダ８が
“１”となるとゲート５が“１”となるのでラツ
チ手段９がセツトされ、この出力は“０”、つ
まり停止（HALT）信号が能動となり、基本同期
信号発生回路１０においてゲート１１，１２を非
動動化してφ１，φ２の同期信号が発生されなく
なる。φ１，φ２が発生されなくなれば、第２図
ｂを参照してあきらかなようにもはやチツプ１の
内部にはダイナミツクなゲートは無くなるので電
力を消費しない。このとき端子１４には常に電源
がつながつているのでRAM１３の内容は完全に
保持される。このように例えばプログラム（図示
せず）により発生回路７からマイクロオーダ８を
適当なタイミングで発生させればラツチ手段９の
出力が電子スイツチのコントロール信号として
働く、オーダ８はプログラムにより制御されるか
らRAMデータの処理中に電源そのものが切断さ
れてしまうことは確実に防げる。更にRAM専用
電源の不要なことも明らかである。

ここでは停止（HALT）信号を同期信号を止
めるということに用いて電子スイツチ作用をもた
せたが、他の方法例えば、第２図ａにおけるのチ
ツプ１における所定のゲート（図示していない回
路を含む）信号により電源ラインから切りはな
してしまうことでスイツチ作用を完成させること
ができることは、したがつて特にCMOSあるいは
スタテイツク回路構成にかぎらないことはあきら
かである。

以上説明してきたように本発明によれば電源ス
イツチ信号をプログラムにより検出して電子スイ
ツチを働かせることができるので電源スイツチの
ON，OFFによりRAMデータに悪影響を及ぼす
ことが防止できるとともにRAM専用電源の必要
がない等、その効果は顕著である。また発明は広
範囲な電子装置へも適用しうることは言うまでも
ない。

【図面の簡単な説明】

第１図は従来のRAMデータ保持回路例を示す
ブロツク図である。第２図ａは本発明の一実施例
を示すブロツク図であり、第２図ｂはチツプに含
まれるラツチ回路例を示すブロツク図である。 １，２１……マイクロプロセサ、２，２６……
電源スイツチ、７……マイクロオーダ発生回路、
９……停止信号発生回路、１３，２４……内蔵
RAMである。

Claims (1)

【特許請求の範囲】
1. １ RAMを有するマイクロプロセツサチツプに
   設けられた停止信号発生回路であつて、予め定め
   られたタイミングでマイクロオーダを発生する回
   路と、スイツチ状態を指示する信号を前記マイク
   ロプロセツサの外部から入力する回路と、スイツ
   チが一方の状態にある時には前記マイクロオーダ
   の発生に関らずリセツト状態が保持され、スイツ
   チが他方の状態の時であつてかつ前記マイクロオ
   ーダが発生された時のみセツトされる状態設定回
   路と、該状態設定回路がセツトされた時に停止信
   号を出力する回路とを有し、該停止信号によつて
   前記RAM以外の動作を停止せしめることを特徴
   とする停止信号発生回路。