KR860002760A - Z 80 cpu의 시스템 프로그램 보호회로 - Google Patents

Z 80 cpu의 시스템 프로그램 보호회로 Download PDF

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KR860002760A
KR860002760A KR1019840006037A KR840006037A KR860002760A KR 860002760 A KR860002760 A KR 860002760A KR 1019840006037 A KR1019840006037 A KR 1019840006037A KR 840006037 A KR840006037 A KR 840006037A KR 860002760 A KR860002760 A KR 860002760A
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이덕연
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허신구
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Abstract

내용 없음

Description

Z 80 CPU의 시스템 프로그램 보호회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 통상의 Z 80 CPU의 핀 구성도.
제2도는 본 발명의 회로도.
제3도는 본 발명의 입, 출력명령 실행 사이클에 대한 타이밍 챠트.
도면의 주요 부분에 대한 부호설명
1은 클럭펄스 발생기, 2는 클럭 래치부, 11은 래치세트부, 3은 입, 출력 제어부, N3, N6는 앤드게이트, 4는 데코더, 5는 컨트롤 신호 래치부, 6은 어드레스 래치부, 7은 데이타 래치부이다.

Claims (2)

  1. Z 80 CPU를 사용한 컴위터 시스템에 있어서, 외부로 부터의 인터럼트 요청, 또는 사용자 모드에서의 i/O 명령시 등에 듀얼 멥 메모리형 하드웨어의 논리 구성으로써 사용자 모드와 시스템 모드를 선택적으로 제어 하도록 하여서 사용자 모드시 시스템 모드용 특정 메모리사용 또는 i/O 명령등으로 인한 시스템 파괴를 보호 하도록 함을 특징으로 하는 Z 80 CPU의 시스템프로그램 보호 회로.
  2. 제1항에 있어서, 듀얼 멥 메모리형 하드웨어의 논리 구성을 지연조작 및 타임펄스 발생용 클럭펄스 발생기(1), 모드 조작용 클럭 래치부(2), 래치 세트부(11). 입, 출력 스윙용 입출력 제어부(3), 입출력 내용 저장 제어용 데코더(De), 컨트롤 신호 래치부(5), 데이타 및 어드레스 래치부(6,7)로 구성 하여서 된 보호회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840006037A 1984-09-29 1984-09-29 Z 80 cpu의 시스템 프로그램 보호회로 KR860001785B1 (ko)

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