JPH0434612A - スタンバイ回路 - Google Patents
スタンバイ回路Info
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- JPH0434612A JPH0434612A JP2141924A JP14192490A JPH0434612A JP H0434612 A JPH0434612 A JP H0434612A JP 2141924 A JP2141924 A JP 2141924A JP 14192490 A JP14192490 A JP 14192490A JP H0434612 A JPH0434612 A JP H0434612A
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はマイクロコンピュータ等に内蔵されるスタンバ
イ回路に関する。
イ回路に関する。
［従来の技術］
第５図は従来のスタンバイ回路を示す回路図である。
ＲＳフリップフロップ１３は、ＣＰＵ（図示せず）から
供給されるスタンバイフラグのセット命令（ＳＢＦ−８
ＥＴ命令）によりセットされ、電源電圧ｖＤＤが立ち上
がるときのエツジ信号ＶＤＤＨによりリセットされる。
供給されるスタンバイフラグのセット命令（ＳＢＦ−８
ＥＴ命令）によりセットされ、電源電圧ｖＤＤが立ち上
がるときのエツジ信号ＶＤＤＨによりリセットされる。
ＲＳフリップフロップ１３のＱ出力はスタンバイフラグ
ＳＢＦとして内部回路に供給されている。一方、リセッ
ト信号ＲＥＳはリセット端子２を介して内部リセット信
号ＲＥＳＩとして前記ＣＰＵに供給されている。
ＳＢＦとして内部回路に供給されている。一方、リセッ
ト信号ＲＥＳはリセット端子２を介して内部リセット信
号ＲＥＳＩとして前記ＣＰＵに供給されている。
［発明が解決しようとする課題］
しかしながら、上述した従来のスタンバイ回路において
は、リセット信号ＲＥＳとスタンバイフラグＳＢＦとが
無関係であるため、スタンバイ状態でもリセット信号Ｒ
ＥＳによりリセットをがけると、ＣＰＵはイニシャライ
ズされる。このため、スタンバイ解除時にスタンバイ以
前のプログラムを継続して実行することができないとい
う欠点がある。そこで、従来はプログラム上でこのよう
な欠点を解消している。即ち、スタンバイ状態において
リセットがかかると、イニシャライズルーチン上でスタ
ンバイフラグＳＢＦをチエツクし、スタンバイフラグＳ
ＢＦが“１″レベルならばスタンバイ状態の解除ルーチ
ンへ飛び、またスタンバイフラグＳＢＦが“０”レベル
ならば本来のイニシャライズルーチンへ飛ぶようになっ
ている。このように、リセットをかけても、スタンバイ
状態を解除するだけで、ＣＰＵをイニシャライズしない
ようにするためには、従来、そのためのプログラムを作
成する必要があり、煩雑である。また、このプログラム
を走らせるために、余分な時間がかかってしまうという
問題点がある。
は、リセット信号ＲＥＳとスタンバイフラグＳＢＦとが
無関係であるため、スタンバイ状態でもリセット信号Ｒ
ＥＳによりリセットをがけると、ＣＰＵはイニシャライ
ズされる。このため、スタンバイ解除時にスタンバイ以
前のプログラムを継続して実行することができないとい
う欠点がある。そこで、従来はプログラム上でこのよう
な欠点を解消している。即ち、スタンバイ状態において
リセットがかかると、イニシャライズルーチン上でスタ
ンバイフラグＳＢＦをチエツクし、スタンバイフラグＳ
ＢＦが“１″レベルならばスタンバイ状態の解除ルーチ
ンへ飛び、またスタンバイフラグＳＢＦが“０”レベル
ならば本来のイニシャライズルーチンへ飛ぶようになっ
ている。このように、リセットをかけても、スタンバイ
状態を解除するだけで、ＣＰＵをイニシャライズしない
ようにするためには、従来、そのためのプログラムを作
成する必要があり、煩雑である。また、このプログラム
を走らせるために、余分な時間がかかってしまうという
問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
プログラム上の対応をとることなく、スタンバイ状態に
おいてリセットをかけた場合に、マイクロコンピュータ
の内部回路がイニシャライズされることを防止でき、マ
イクロコンビ二一夕等における本来の機能を有効に発揮
させることができるスタンバイ回路を提供することを目
的とする。
プログラム上の対応をとることなく、スタンバイ状態に
おいてリセットをかけた場合に、マイクロコンピュータ
の内部回路がイニシャライズされることを防止でき、マ
イクロコンビ二一夕等における本来の機能を有効に発揮
させることができるスタンバイ回路を提供することを目
的とする。
［課題を解決するための手段］
本発明に係るスタンバイ回路は、ストップ信号によりス
タンバイ状態を設定しリセット信号により前記スタンバ
イ状態を解除する状態設定回路と、この状態設定回路の
出力を所定時間遅延させる遅延回路と、この遅延回路の
出力とスタンバイフラグとの論理積を検出する論理積検
出回路と、この論理積検出回路の出力により内部リセッ
ト信号を制御するリセット制御回路と、前記状態設定回
路の出力により内部クロック信号を制御するクロック制
御回路とを有することを特徴とする。
タンバイ状態を設定しリセット信号により前記スタンバ
イ状態を解除する状態設定回路と、この状態設定回路の
出力を所定時間遅延させる遅延回路と、この遅延回路の
出力とスタンバイフラグとの論理積を検出する論理積検
出回路と、この論理積検出回路の出力により内部リセッ
ト信号を制御するリセット制御回路と、前記状態設定回
路の出力により内部クロック信号を制御するクロック制
御回路とを有することを特徴とする。
［作用］
本発明においては、状態設定回路がストップ信号により
スタンバイ状態を設定し、リセット信号によりスタンバ
イ状態を解除する。このスタンバイ状態においては、ク
ロック制御回路は状態設定回路の出力により内部回路へ
の内部クロック信号の供給を禁止する。また、前記状態
設定回路の出力は遅延回路により所定時間遅延され、論
理積検出回路において前記遅延回路の遅延出力とスタン
バイフラグとの論理積が検出される。リセット制御回路
は、前記遅延出力及び前記スタンバイフラグの双方がア
クティブである場合、前記論理積検出回路の出力により
、内部回路への内部リセット信号の供給を禁止する。こ
のように、前記リセット信号によりスタンバイ状態が解
除されても、前記論理積検出回路には前記遅延回路から
遅延出力が所定時間供給されるため、前記スタンバイフ
ラグがアクティブであれば、前記遅延回路の遅延時間内
においては内部リセット信号の供給を禁止することがで
きる。従って、スタンバイ状態においてリセット信号に
よりリセットをかけても、スタンバイ状態が解除される
だけで、マイクロコンピュータの内部回路がイニシャラ
イズされることはない。これにより、スタンバイ状態以
前のプログラムを継続して実行することができる。
スタンバイ状態を設定し、リセット信号によりスタンバ
イ状態を解除する。このスタンバイ状態においては、ク
ロック制御回路は状態設定回路の出力により内部回路へ
の内部クロック信号の供給を禁止する。また、前記状態
設定回路の出力は遅延回路により所定時間遅延され、論
理積検出回路において前記遅延回路の遅延出力とスタン
バイフラグとの論理積が検出される。リセット制御回路
は、前記遅延出力及び前記スタンバイフラグの双方がア
クティブである場合、前記論理積検出回路の出力により
、内部回路への内部リセット信号の供給を禁止する。こ
のように、前記リセット信号によりスタンバイ状態が解
除されても、前記論理積検出回路には前記遅延回路から
遅延出力が所定時間供給されるため、前記スタンバイフ
ラグがアクティブであれば、前記遅延回路の遅延時間内
においては内部リセット信号の供給を禁止することがで
きる。従って、スタンバイ状態においてリセット信号に
よりリセットをかけても、スタンバイ状態が解除される
だけで、マイクロコンピュータの内部回路がイニシャラ
イズされることはない。これにより、スタンバイ状態以
前のプログラムを継続して実行することができる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係るスタンバイ回路を
示す回路図である。
示す回路図である。
ＲＳフリップフロップ（以下、Ｒ８−ＦＦともいう）３
は、ＣＰＵ（図示せず）から供給されるストップ信号５
ＴＯＰによりセットされ、リセット端子２から入力され
る外部リセット信号ＲＥＳによりリセットされる。Ｒ８
−ＦＦ３のＱ出力は遅延回路４及びアンドゲート９に供
給されている。
は、ＣＰＵ（図示せず）から供給されるストップ信号５
ＴＯＰによりセットされ、リセット端子２から入力され
る外部リセット信号ＲＥＳによりリセットされる。Ｒ８
−ＦＦ３のＱ出力は遅延回路４及びアンドゲート９に供
給されている。
遅延回路４はＲ８−ＦＦ３のＱ出力を入力し、この信号
を所定時間遅延させて出力する。アンドゲート６はＣＰ
Ｕ（図示せず）から供給されるスタンバイフラグＳＢＦ
と遅延回路４の出力とを入力し、双方のアンドをとって
出力する。アンドゲート７はアンドゲート６の出力の逆
相信号と外部リセット信号ＲＥＳとを入力し、アンドゲ
ート６の出力に応じて外部リセット信号ＲＥＳを制御し
、内部リセット信号ＲＥＳＩを出力する。この内部リセ
ット信号ＲＥＳＩはＣＰＵに供給される。アンドゲート
８はＲ８−ＦＦ３のＱ出力の逆相信号とクロック端子８
から供給される外部クロック信号ＣＬＫとを入力し、Ｒ
８−ＦＦ３のＱ出力に応じて外部クロック信号ＣＬＫを
制御して内部クロック信号ＣＬＫＩを出力する。この内
部クロック信号ＣＬＫＩはＣＰＵに供給される。
を所定時間遅延させて出力する。アンドゲート６はＣＰ
Ｕ（図示せず）から供給されるスタンバイフラグＳＢＦ
と遅延回路４の出力とを入力し、双方のアンドをとって
出力する。アンドゲート７はアンドゲート６の出力の逆
相信号と外部リセット信号ＲＥＳとを入力し、アンドゲ
ート６の出力に応じて外部リセット信号ＲＥＳを制御し
、内部リセット信号ＲＥＳＩを出力する。この内部リセ
ット信号ＲＥＳＩはＣＰＵに供給される。アンドゲート
８はＲ８−ＦＦ３のＱ出力の逆相信号とクロック端子８
から供給される外部クロック信号ＣＬＫとを入力し、Ｒ
８−ＦＦ３のＱ出力に応じて外部クロック信号ＣＬＫを
制御して内部クロック信号ＣＬＫＩを出力する。この内
部クロック信号ＣＬＫＩはＣＰＵに供給される。
次に、このように構成された本実施例に係るスタンバイ
回路の動作について説明する。
回路の動作について説明する。
第２図は第１図に示すスタンバイ回路の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
先ス、スタンバイフラグＳＢＦが“１”レベルである場
合、遅延回路４の出力が“０”レベルであると、アンド
ゲート６の出力は“０”レベルであるため、時刻ｔｌ乃
至ｔ＋ｚで外部リセット信号ＲＥＳが“１”レベルにな
ると、内部リセット信号ＲＥＳＩが“１”レベルになり
、ＣＰＵはイニシャライズされる。スタンバイフラグＳ
ＢＦが“１”レベルである時刻ｔ３乃至ｔ１５において
、ストップ信号５ＴＯＰが“１”レベルになると、Ｒ８
−ＦＦ３の出力は“１”レベルになり、遅延回路４の出
力は時刻ｔ４乃至ｔ７で“１”レベルになる。そして、
時刻ｔ５乃至ｔ８の間で外部リセッ）信号ＲＥＳが“１
”レベルになると、Ｒ８−ＦＦ３はリセットされるもの
の、遅延回路４によりアンドゲート６の出力は“１”レ
ベルのままであるため、内部リセット信号ＲＥＳＩは“
０”レベルのままであって、ＣＰＵはイニシャライズさ
れない。スタンバイフラグＳＢＦが“１”レベルであり
、Ｒ８−ＦＦ３の出力が時刻ｔ８乃至ｔ１゜で“１”レ
ベルのとき、遅延回路゛４の出力は時刻ｔｌ乃至ｔ！１
で“１”レベルとなる。このため、時刻ｔ１゜乃至ｔ□
、においては、外部リセット信号ＲＥＳが“１”レベル
になっても、この外部リセット信号ＲＥＳがアンドゲー
ト６の出力により抑えられるため、内部リセット信号Ｒ
ＥＳＩは“０”レベルになる。しかしながら、遅延回路
４の出力が“０”レベルになる時刻ｔｘｔ以降は、アン
ドゲート６の出力が“Ｏ”レベルになってアンドゲート
７がその逆相信号を入力するため、内部リセット信号Ｒ
ＥＳＩが“１”レベルになり、ＣＰＵはイニシャライズ
される。
合、遅延回路４の出力が“０”レベルであると、アンド
ゲート６の出力は“０”レベルであるため、時刻ｔｌ乃
至ｔ＋ｚで外部リセット信号ＲＥＳが“１”レベルにな
ると、内部リセット信号ＲＥＳＩが“１”レベルになり
、ＣＰＵはイニシャライズされる。スタンバイフラグＳ
ＢＦが“１”レベルである時刻ｔ３乃至ｔ１５において
、ストップ信号５ＴＯＰが“１”レベルになると、Ｒ８
−ＦＦ３の出力は“１”レベルになり、遅延回路４の出
力は時刻ｔ４乃至ｔ７で“１”レベルになる。そして、
時刻ｔ５乃至ｔ８の間で外部リセッ）信号ＲＥＳが“１
”レベルになると、Ｒ８−ＦＦ３はリセットされるもの
の、遅延回路４によりアンドゲート６の出力は“１”レ
ベルのままであるため、内部リセット信号ＲＥＳＩは“
０”レベルのままであって、ＣＰＵはイニシャライズさ
れない。スタンバイフラグＳＢＦが“１”レベルであり
、Ｒ８−ＦＦ３の出力が時刻ｔ８乃至ｔ１゜で“１”レ
ベルのとき、遅延回路゛４の出力は時刻ｔｌ乃至ｔ！１
で“１”レベルとなる。このため、時刻ｔ１゜乃至ｔ□
、においては、外部リセット信号ＲＥＳが“１”レベル
になっても、この外部リセット信号ＲＥＳがアンドゲー
ト６の出力により抑えられるため、内部リセット信号Ｒ
ＥＳＩは“０”レベルになる。しかしながら、遅延回路
４の出力が“０”レベルになる時刻ｔｘｔ以降は、アン
ドゲート６の出力が“Ｏ”レベルになってアンドゲート
７がその逆相信号を入力するため、内部リセット信号Ｒ
ＥＳＩが“１”レベルになり、ＣＰＵはイニシャライズ
される。
一方、スタンバイフラグＳＢＦが時刻ｔ１３で“０”レ
ベルになった後は、アンドゲート６の出力が常に“０”
レベルであるため、外部リセット信号ＲＥＳが時刻ｔｔ
Ｉｓで“１”レベルになると、これに対応して内部リセ
ット信号ＲＥＳＩが“１”レベルになり、ＣＰＵはイニ
シャライズされる。
ベルになった後は、アンドゲート６の出力が常に“０”
レベルであるため、外部リセット信号ＲＥＳが時刻ｔｔ
Ｉｓで“１”レベルになると、これに対応して内部リセ
ット信号ＲＥＳＩが“１”レベルになり、ＣＰＵはイニ
シャライズされる。
また、アンドゲートθは、Ｒ８−ＦＦ３の出力が“０”
レベルのとき、内部クロック信号ＣＬＫＩを出力し、Ｒ
８−ＦＦ３の出力が“１”レベルのとき曵即ちストップ
状態（時刻ｔａ乃至ｔ５、時刻ｔ８乃至ｔｓｏ及び時刻
ｔｓａ乃至ｔ１！ｌ）においては内部クロック信号ＣＬ
ＫＩを出力しない。従って、このストップ状態において
は、ＣＰＵに内部クロック信号ＣＬＫＩが供給されない
。
レベルのとき、内部クロック信号ＣＬＫＩを出力し、Ｒ
８−ＦＦ３の出力が“１”レベルのとき曵即ちストップ
状態（時刻ｔａ乃至ｔ５、時刻ｔ８乃至ｔｓｏ及び時刻
ｔｓａ乃至ｔ１！ｌ）においては内部クロック信号ＣＬ
ＫＩを出力しない。従って、このストップ状態において
は、ＣＰＵに内部クロック信号ＣＬＫＩが供給されない
。
このように、本実施例によれば、スタンバイフラグＳＢ
Ｆがアクティブである場合、ストップ信号５ＴＯＰによ
って設定されるストップ状態（スタンバイ状態）におい
て、リセット信号ＲＥＳによりストップ状態を解除して
も、遅延回路４の遅延出力により所定時間内は内部リセ
ット信号ＲＥＳＩが出力されない。従って、リセットを
かけても、ＣＰＵがイニシャライズされることはない。
Ｆがアクティブである場合、ストップ信号５ＴＯＰによ
って設定されるストップ状態（スタンバイ状態）におい
て、リセット信号ＲＥＳによりストップ状態を解除して
も、遅延回路４の遅延出力により所定時間内は内部リセ
ット信号ＲＥＳＩが出力されない。従って、リセットを
かけても、ＣＰＵがイニシャライズされることはない。
第３図は本発明の第２の実施例に係るスタンバイ回路を
示す回路図である。本実施例は遅延回路４の替わりにフ
リップフロップを使用したものであるので、第３図にお
いて第１図と同一物には同一符号を付してその部分の詳
細な説明は省略する。
示す回路図である。本実施例は遅延回路４の替わりにフ
リップフロップを使用したものであるので、第３図にお
いて第１図と同一物には同一符号を付してその部分の詳
細な説明は省略する。
第３図に示すように、フリップフロップ１１は、そのＤ
端子にＲＳフリップフロップ（Ｒ８−ＦＦ）３のＱ出力
を入力し、そのＣ端子に外部クロック信号ＣＬＫを入力
して、外部クロック信号ＣＬＫが“１”レベルのとき、
Ｒ８−ＦＦ３のＱ出力をラッチするようになっている。
端子にＲＳフリップフロップ（Ｒ８−ＦＦ）３のＱ出力
を入力し、そのＣ端子に外部クロック信号ＣＬＫを入力
して、外部クロック信号ＣＬＫが“１”レベルのとき、
Ｒ８−ＦＦ３のＱ出力をラッチするようになっている。
第４図は第３図に示すスタンバイ回路の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
この第４図に示すように、スタンバイフラグＳＢＦが“
１”レベルであり、Ｒ８−ＦＦ３の出力が“１”レベル
である場合、外部クロック信号ＣＬＫが“０″レベルで
ある時刻ｔｌ８乃至ｔ１９の間において外部リセット信
号ＲＥＳを“１”レベルにすると、フリップフロップ１
１の出力は外部クロック信号ＣＬＫが“１”レベルにな
るまで“１”レベルのままである。従って、この期間、
アンドゲート６の出力は“１”レベルであり、アンドゲ
ート７は内部リセット信号ＲＥＳＩを出力しないので、
内部リセット信号ＲＥＳＩによりＣＰＵがイニシャライ
ズされることはない。また、他の動作については第１の
実施例と同様である。
１”レベルであり、Ｒ８−ＦＦ３の出力が“１”レベル
である場合、外部クロック信号ＣＬＫが“０″レベルで
ある時刻ｔｌ８乃至ｔ１９の間において外部リセット信
号ＲＥＳを“１”レベルにすると、フリップフロップ１
１の出力は外部クロック信号ＣＬＫが“１”レベルにな
るまで“１”レベルのままである。従って、この期間、
アンドゲート６の出力は“１”レベルであり、アンドゲ
ート７は内部リセット信号ＲＥＳＩを出力しないので、
内部リセット信号ＲＥＳＩによりＣＰＵがイニシャライ
ズされることはない。また、他の動作については第１の
実施例と同様である。
［発明の効果コ
以上説明したように本発明によれば、リセット信号によ
りスタンバイ状態を解除しても、スタンバイフラグがア
クティブであれば、遅延回路の遅延時間内においては内
部リセット信号の供給を禁止することができる。このた
め、スタンバイ状態においてリセットをかけても、マイ
クロコンピュータの内部回路がイニシャライズされるこ
とはない。従って、このような動作をさせるためのプロ
グラムを作成し、走らせることなく、スタンバイ状態以
前のプログラムを継続して実行することができる。
りスタンバイ状態を解除しても、スタンバイフラグがア
クティブであれば、遅延回路の遅延時間内においては内
部リセット信号の供給を禁止することができる。このた
め、スタンバイ状態においてリセットをかけても、マイ
クロコンピュータの内部回路がイニシャライズされるこ
とはない。従って、このような動作をさせるためのプロ
グラムを作成し、走らせることなく、スタンバイ状態以
前のプログラムを継続して実行することができる。
第１図は本発明の第１の実施例に係るスタンバイ回路を
示す回路図、第２図はそのタイミングチャート図、第３
図は本発明の第２の実施例に係るスタンバイ回路を示す
回路図、第４図はそのタイミングチャート図、第５図は
従来のスタンバイ回路を示す回路図である。
示す回路図、第２図はそのタイミングチャート図、第３
図は本発明の第２の実施例に係るスタンバイ回路を示す
回路図、第４図はそのタイミングチャート図、第５図は
従来のスタンバイ回路を示す回路図である。
Claims (1)
- （１）ストップ信号によりスタンバイ状態を設定しリセ
ット信号により前記スタンバイ状態を解除する状態設定
回路と、この状態設定回路の出力を所定時間遅延させる
遅延回路と、この遅延回路の出力とスタンバイフラグと
の論理積を検出する論理積検出回路と、この論理積検出
回路の出力により内部リセット信号を制御するリセット
制御回路と、前記状態設定回路の出力により内部クロッ
ク信号を制御するクロック制御回路とを有することを特
徴とするスタンバイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141924A JP2867617B2 (ja) | 1990-05-31 | 1990-05-31 | スタンバイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141924A JP2867617B2 (ja) | 1990-05-31 | 1990-05-31 | スタンバイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434612A true JPH0434612A (ja) | 1992-02-05 |
| JP2867617B2 JP2867617B2 (ja) | 1999-03-08 |
Family
ID=15303324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141924A Expired - Lifetime JP2867617B2 (ja) | 1990-05-31 | 1990-05-31 | スタンバイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867617B2 (ja) |
-
1990
- 1990-05-31 JP JP2141924A patent/JP2867617B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867617B2 (ja) | 1999-03-08 |
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