JPS63139424A - 半導体集積回路装置のためのタイミング生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体集積回路装置に適用されるタイミン
グ生成回路に関するものである。

［従来の技術］ この発明の従来技術として、半導体記憶装置のアドレッ
シングを例にとって説明する。通常、半導体記憶装置の
アドレッシングを行なう場合において、アドレス信号は
成る時刻で一斉に瞬時に変化するのではなく、ごく短時
間ではあるがアドレス信号が一定に定まらない状態を経
て、やがて一定の値に落ち着くことが知られている。そ
こで、このようなアドレス信号が不定な期間は、メモリ
セル内にアドレス信号が取り込まれるのを禁止し、適当
な時間遅れてメモリセルアレイ内にアドレス信号が取り
込まれるようにしなければならない。

このような従来装置の一例を、第３図に示す。

第３図において、１はこのシステムのクロック入力端子
であり、２はアドレス信号発生源であり、３はタイミン
グ生成回路である。また、４は半導体記憶装置（メモリ
）、４１はメモリの一部を構成するデコーダ回路、４２
はメモリセルアレイである。アドレス信号発生源２は、
たとえばマイクロプロセッサを例にとると、命令デコー
ダや各種の演算装置に相当するものである。このような
アドレス信号発生源２では、クロック入力端子１から与
えられるクロック信号に同期して演算やデコードが開始
されるため、演算やデコードした結果としてのアドレス
信号が確定するのは、クロック信号入力に対して、ごく
わずかではあるが時間遅れが生じる。そこで、第３図の
システムでは、タイミング生成回路３を用いて、アドレ
ス信号発生源２から出力されるアドレス信号が確定する
までの間は、イネーブル信号５をローにしてデコーダ回
路４１をディスエーブル状態にしておき、一定時間経過
した後にイネーブル信号５をハイにして、正しいアドレ
ス信号でメモリ４を動作させている。

［発明が解決しようとする問題点］ タイミング生成回路３は、ＣＲ回路の時定数をもとにタ
イマ動作をさせるものと、システムが多相クロックを用
いる場合には、多相クロックをもとにタイミングを生成
するものとに大別される。

ＣＲ回路の時定数を用いる場合は、メモリ４の基板上に
ＣＲ回路を設けるため、製造時のプロセス変動等の影響
を受けて、ＣＲ回路の時定数が設計値通りにならない場
合がある。また、多相クロックをもとにタイミングを生
成する場合は、最少の時間単位がクロック信号の幅単位
以下にできないため、適切なタイミングを得ることが困
難である。

以上のように、従来の半導体集積回路装置におけるタイ
ミング生成回路は、製造時のプロセス変動等の影響を受
けやすく、または、最適なタイミングを得にくいなどの
間層点があり、特に、半導体集積回路装置を高速動作さ
せる場合に障害が大きくなる。

それゆえに、この発明は、上記のような問題点を解消す
るためになされたもので、製造時のプロセス変動等の影
響を受けにくく、かつ、最適なタイミングを得ることの
できる半導体集積回路装置のためのタイミング生成回路
を得ることを目的とする。

［問題点を解決するための手段］ この発明に係るタイミング生成回路は、信号発生手段に
対してクリティカル・パスに相当する回路を含み、入力
クロック信号に対して所定時間の遅れを有するイネーブ
ル信号出力手段と、イネーブル信号出力時にのみ信号発
生手段の発生信号を目的回路へ与える信号制御手段とを
含むものである。

［作用］ この発明におけるイネーブル信号出力手段は、信号発生
手段のクリティカル・パスに相当する回路を含む構成で
あり、信号発生手段の最大遅延時間に等しい遅延時間で
イネーブル信号を発生する。

［発明の実施例コ 以下、この発明の一実施例を図について説明する。第１
図において、２は信号発生源であり、この実施例の場合
は、Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏｇｌｃ　Ａｒｒａｙ
（ＰＬＡ）によって構成されている。ＰＬＡ２にはクロ
ック入力端子１と、信号入力端子２ａ、２ｂ、２ｃとが
備えられている。ＰＬＡ２の出力信号は目的回路である
メモリ４へ与えられる。メモリ４にはアドレス信号を受
けるアドレス信号入力端子６ａ、６ｂ、６ｃと、後述す
るイネーブル信号を受けるイネーブル信号入力端子５と
が備えられている。

この実施例の特徴は、図示のようなタイミング生成回路
３を設けたことであり、図において、３１はタイミング
生成回路３の遅延回路部、３２はタイミング生成回路３
の制御回路部である。タイミング生成回路３にはクロッ
ク信号が与えられるクロック入力端子３ａと、リセット
信号が与えられるリセット入力端子３ｂと、イネーブル
信号出力端子３ｃとが備えられている。また、遅延回路
部３１と制御回路部３２との間には、遅延回路３１の入
力端子３ｄと、遅延回路３１の出力端子３ｅとが設けら
れている。

第２図は、この発明の一実施例の動作を説明するための
タイミングチャートである。第２図において、φ０は、
このシステムに与えられるクロック信号であり、これを
もとに、クロックφ、およびφ２の２相クロツクが作ら
れているものとする。

また、信号発生源としてのＰＬＡ２は、クロックφ、に
同期して信号を発生するものとし、ＰＬＡ２の出力信号
は、目的回路であるメモリ４のアドレスとして用いられ
るものとする。また、メモリ４は、クロックφ２が与え
られるまでに動作が完了する構成であるとして、以下説
明をする。

このシステムにおいては、アドレス信号（ＰＬＡ２の出
力信号）が発生するのは、クロックφ。

よりごくわずか遅れてである。一方、メモリ４の動作速
度は、クロック信号等の出力周期等に比べて遅いため、
ＰＬＡ２から出力されるアドレス信号が確定した後は、
少しでも早くメモリ４に与える必要がある。このアドレ
ス信号をメモリ４に与えるタイミングを決めるに際し、
既に説明した従来装置のように、クロックφ、をもとに
タイミングを生成する場合は、クロックφ、からクロッ
クφ２の間に得られるタイミングとしては、クロックφ
、の立下がりしかなく、このタイミングでは最適とは言
えない。また、かかる場合は、クロックφ、の立下がり
までにアドレス信号が確定していないと、１マシンサイ
クル前のアドレス信号に基づいてメモリ４が動作を行な
うことになる。

そこで、この実施例では、アドレス信号をメモリ４に与
えるためのイネーブル信号出力回路は、次のように構成
されている。遅延回路３１は、ＰＬＡ２の構成と同じ回
路構成がとられており、遅延回路３１においては、ＰＬ
Ａ２と等しい遅延時間ｔｄが生じるようになっている。

また、ＰＬＡ２を動作させるのと同じクロックφ１によ
弓て、制御回路３２のＲＳフリップフロップ３２ａがセ
ットされるため、遅延回路３１もまたクロックφ、によ
って動作を開始する。よって、クロックφ、から遅延時
間ｔｄだけ遅れて、遅延回路３１の出力は出力端子３ｅ
に表われる。よって、ＲＳフリップフロップ３２ａの出
力（遅延回路３１の動作開始タイミング信号）と遅延回
路３１の出力との論理積をとることにより、出力端子３
Ｃに適切なタイミングのイネーブル信号が表われる。

なお、クロックφ２によって、ＲＳフリップフロップ３
２ａはリセットされ、遅延回路３１の入力端子３ｄおよ
びアンドゲート３２ｂの一方入力はオフとなり、イネー
ブル信号もまたオフになる。

この場合において、メモリ４は、前述したように、クロ
ックφ２が与えられるまでにはその動作を完了している
ので、イネーブル信号がこのタイミングでオフされても
別設支障はない。このように、クロックφ２をリセット
信号として用いるのは、タイミング生成回路３を次のマ
シンサイクルに備えてリセットする必要上である。

以上のように、この実施例の構成によれば、遅延回路３
１は、ＰＬＡ２とほぼ等しい回路によって信号の遅延を
行なうので、装置製造時のプロセス変動等によって、た
とえばトランジスタの性能が悪化したとしても、トラン
ジスタの性能悪化によって信号発生源２の動作速度が遅
くなった分だけ遅延回路３１の出力も遅くなり、遅延回
路３１の出力タイミングとしては、トランジスタの性能
の悪化分に見合った最適の値を得ることができる。

なお、参考までに述べれば、もしＣＲ回路の時定数を使
ったり、多相クロックから得られるタイミングによって
遅延出力を得る場合には、上述のようなトランジスタの
性能悪化等が生じると、誤動作のもとになりかねない。

また、誤動作を回避するためには、ＣＲ回路の時定数を
用いる場合であれば、必ずいくらかのマージンを見てタ
イミングを決める必要があるが、本実施例では、そのよ
うなマージンを見ておく必要はない。

本実施例においては、第１図に示す遅延回路３１は、ア
ートワーク上においても、あたもＰＬＡ２の一部である
かのごと＜ＰＬＡ２近くに配置し、各トランジスタのサ
イズは同一に、かつ、遅延時間ｔｄがＰＬＡ２のクリテ
ィカル・バスと等しくなるように、アンドゲートやオア
ゲートの入力を決めることが好ましい。

さらにまた、ＰＬＡ２からメモリ４までの配線長に等し
い配線をタイミング生成回路３のイネーブル信号出力端
子３Ｃに付けて、該配線を介してメモリ４ヘイネーブル
信号が与えられるようにすることが、遅延時間ｔｄをよ
り最適に規定する上で好ましい。

上記実施例の説明では、−例として、信号発生源がＰＬ
Ａ２の場合を述べたが、信号発生源はいかなる回路であ
れ、そのクリティカル・パスに相当する遅延回路を容易
できるものである限り、゛この発明を適用することが可
能である。

また、第１図の実施例では、制御回路３２は、ＲＳフリ
ップフロップ３２ａとアンドゲート３２ｂとの組合せで
構成されているが、同じ論理結果を生じる他のゲート回
路の組合わせによって構成できることを念のために指摘
しておく。

［発明の効果］ 以上のように、この発明によれば、同期式の半導体集積
回路装置において、最適なタイミングを生成することの
できるタイミング生成回路を提供することができる。そ
の結果、最適なタイミングで、目的とする回路をイネー
ブルすることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例に係るタイミング生成回
路を示す回路図で、メモリのアドレッシング回路に組込
まれた例を示す図である。 第２図は、第１図の回路の動作を説明するためのタイミ
ングチャートである。 第３図は、従来の半導体記憶装置におけるタイミング生
成回路を説明するための回路図である。 図中、１は基準クロックが与えられるクロック入力端子
、２は信号発生源、３はタイミング生成回路、３１は遅
延回路、３２は制御回路、４は目的回路を示す。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　クロック信号を受け、該基準クロック信号に基づいて
   所定の信号を発生する信号発生手段、該信号発生手段の
   発生する信号は、信号の発生時において、信号のレベル
   が所定の値に落ち着くのに一定の時間を要するものであ
   り、 前記信号発生手段の発生する信号が与えられ、該信号に
   基づいて予め定める動作をする目的回路とを含む同期式
   半導体集積回路装置に適用可能なタイミング生成回路で
   あって、 前記クロック信号に応答し、該クロック信号に対して特
   定の時間遅延したイネーブル信号を出力するイネーブル
   信号出力手段、該イネーブル信号出力手段は、前記信号
   発生手段のクリティカル・パスに相当する回路を含む構
   成であって、 さらに、前記イネーブル信号出力時にのみ、前記信号発
   生手段の発生信号を前記目的回路へ与える信号制御手段
   、を含む半導体集積回路装置のタイミング生成回路。