JPS6295021A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特に順序回路の入力信号の制
御に適したものに関するものである。

〔従来の技術〕

従来、遅延回路として様々なものが知られているが、最
も簡単な遅延回路は第３図に示すようにＤフリップフロ
ップ（以下ＤＦＦと称す）単体で実現できる。図におい
て、ｌはＤＦＦであり、２はＤ入力、３はＴ入力、４，
４°はそれぞれＱ出力、π出力である。このＤＦＦＩが
Ｔ入力３の立下りエツジで動作する場合のタイミング図
を第４図に示す。

次に動作について第４図のタイミング図を用いて説明す
る。

ＤＦＦ　１のＴ入力３がハイからロウに変化するとＤＦ
Ｆ　１はその時のＤ入力２を記憶すると共に該記ｊｌレ
ベルと同レベル及びその反転レベルをＱ出力４．Ｑ出力
４”にそれぞれ出力する。この状態は次にＴ入力３がハ
イからロウに変化するまで保持される。つまりＴ入カフ
３と同期した形でＤ入力２が遅延され、このＤ入力２の
遅延信号はＱ出力４より得ることができる。

なお第４図のＱ出力４において、斜線部は以前の状態を
保持しており、ハイ又はロウのいずれかであることを示
している。

従来の遅延回路は以上のように構成されており、入力信
号を単に遅延させるだけのものであるため、次に述べる
ような順序回路の入力信号制御には応用できないもので
あった。

即ち、ある順序回路が入力信号を受けてそれに対する命
令を実行しているときに新たな入力信号が加えられると
、この入力信号はその時実行中の命令の実行完了後まで
遅延させる必要がある。この遅延された入力信号は順序
回路が命令の実行完了後、即座に順序回路に与えられ、
順序回路はこの入力に対する命令実行に移る。一方順序
回路が既に命令の実行を完了しているとき、順序回路は
入力待ちの状態にあり、この時に入力信号があった場合
、順序回路はすぐにその入力信号に対する命令を実行す
る必要がある。但し、順序回路がある命令を実行してい
る間は、制御信号としてロウを出力し、既に命令の実行
を終え、入力待ちの時は制御信号としてハイを出力する
ものとする。

従来の遅延回路を上記のような順序回路の入力信号制御
に用いる場合、第５図のような接続が考えられる。この
第５図の動作タイミングを第６図に示す。図において、
１はＤＦＦ、２．　３．　４はそれぞれＤＦＦＩのＤ入
力、Ｔ入力、Ｑ出力である。また６は順序回路、７，８
はそれぞれ順序回路６の入力端子、制御信号であり、９
はＤ　Ｉ？Ｆ　１の入力信号、１４はインバータゲート
である。

第６図に示す時刻ｔｌ、において順序回路６は命令実行
中のため制御信号８はロウであり、従ってＴ入力３はハ
イである。次に時刻ｔ“１においてＤＦＦ　１の入力信
号９がロウからハイへと変化した場合、ＤＦＦ　１によ
り、入力信号９は時刻ｔ′ｚ、即ち順序回路が命令実行
を完了するまで、換言すれば制御信号８がロウがらハイ
に変化するまで、遅延されて順序回路６０入力端子７に
加えられる。順序回路６はこれに対応する命令の実行を
開始し、制御信号８はハイからロウへと変化する。

ところが、この命令の実行完了後、順序回路６は入力待
ちの状態、即ち制御信号８がハイの一定となる。このた
めＤＦＦＩのＴ入力３が変化しなくなり、時刻ｔＴ３以
後の入力信号９は順序回路６の入力端子７に現われなく
なり、順序回路６は動作できな（なってしまう。

〔発明が解決しようとする問題点〕

以上のように、従来の遅延回路は単に入力信号を遅延さ
せるだけのものであり、順序回路の入力信号制御に使用
される場合、該入力信号制御に必要な遅延特性を完全に
実現できないばかりか、順序回路が入力待ちの状態にな
ると順序回路を動作不能状態にしてしまうという問題点
があった。

本発明は上記のような問題点を解消するためになされた
もので、順序回路６が入力待ちの状態に入力信号がある
とこれを直ちに順序回路の入力端子に加えることができ
、１１浪序回路が命令実行中の入力信号についてはこれ
を命令実行完了まで遅延させることのできる遅延回路を
得ることを口約とする。

〔問題点を解決するための手段〕

本発明に係る遅延回路は、入力信号及び制御信号の微分
信号を作成する第１．第２の微分回路と、入力信号がＤ
入力に加えられＱ出力又は−ｄ−出力を該入力信号の遅
延信号として順序回路に出力するＤフリップフロップと
、順序回路の命令実行中には上記ＤＦＦのＴ入力に印加
される第１の微分回路出力を禁止し上記順序回路の入力
待ちの期間及び命令実行後の制御信号出力時には上記第
１及び第２の微分回路の出力をそれぞれ上記ＤＦＦのＴ
入力に伝達する禁止回路とを設けるようにしたものであ
る。

〔作用〕

本発明においては、順序回路が入力待ちの時に入力信号
が変化した時第１の微分回路が該入力信号を微分するか
ら入力信号口らの微分信号によりＤＦＦが動作する。ま
た順序回路が命令実行中に入力信号が変化した時、禁止
回路はその微分信号を禁止するからＤＦＦは以前の状態
を保持する。

そして命令実行完了後に制御信号が変化することにより
第２の微分回路が該制御信号を微分するから、微分信号
が発生し、これによりＤＦＦの状態が変化する。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図は本発明の一実施例による遅延回路を示し、図に
おいて、１はＤＦＦ、２，３．４はそれぞれＤＦＦＩの
Ｄ入力、Ｔ入力、Ｑ出力であり、ＤＦＦＩはＴ入力３の
立下りエツジで動作する。

６は順序回路であり、これはその入力端子７に与えられ
る信号により動作する。８は制御信号であり、順序回路
６が命令実行中ばロウ、入力待ちの状態でハイとなる。

９は入力信号でありＤＦＦ　１のＤ入力２及び微分回路
１０に加えられる。１０は第１の微分回路であり入力信
号９がロウからノＡイ、ハイからロウと変化するごとに
微分信号をその出力１０“より出力する。１１は第２の
微分回路であり、制御信号８がロウからハイに変化する
と微分信号をその出力１１°より出力する。５は禁止回
路であり、これはＮＡＮＤゲート１２．ＮＡＮＤゲート
１３で構成され、順序回路６の入力待ちの期間には微分
回路１０出力をＤＦＦＩのＴ入力３に伝達し順序回路６
の命令実行終了後の制御信号の出力時には微分回路１１
出力をＤＦＦ　１のＴ入力３に伝達し、順序回路６の命
令実行中には微分回路１０出力のＴ入力３への伝達を禁
止するものである。なお１２’、１３’は各ＮＡＮＤゲ
ート１２．１３の出力である。

第２図は第１図の動作をタイミング図として表わしたも
のである。

次に動作について説明する。時刻ｔ０において順序回路
６は入力待ちの状態であり、制御信号８はハイである。

時刻ｔ、において入力信号９がロウかハイに変化すると
微分回路１０によりその微分信号が出力１０′に発生し
、これがＮＡＮＤゲート１２．ＮＡ’ＮＤゲート１３を
経てＤＦＦＩの′Ｆ入力３に与えられるため、該ＤＦＦ
ＩのＱ出力４はロウからハイに変化し、これにより順序
回路６がこの入力に対応する命令の実行を開始し、制御
信号８をハイからロウに変化させる。

次に時刻Ｌ２において入力信号９がハイからロウに変化
すると、これにより微分回路１０の出力１０“に微分信
号が発生するが、順序回路６が命令実行中、即ち制御信
号８がロウであるため微分回路１０出力１０“の微分信
号は禁止回路５により禁止され、ＤＦＦＩは以前の状態
を保持する。

更に時刻ｔ３において順序回路６は命令の実行を完了し
、制御信号８をロウからハイへと変化させる。これによ
り微分回路１１の出力１１′に微分信号が発生し、これ
はＮＡＮＤゲート１３を経てｌ）　Ｆ　Ｆ　１のＴ入力
３に与えられる。この時入力信号９はロウであるためＤ
ＦＦＩのＱ出力４がハイからロウへと変化し、順序回路
６はこれに対応する命令の実行を開始し、制御信号８を
ハイからロウに変化させる。順序回路６は時刻ｔ４にお
いて命令の実行を完了し、制御信号８をロウからハイと
する。これにより微分回路１１の出力１１１に微分信号
が発生し、ＮＡＮＤゲート１３を経てＤＦＦＩのＴ入力
３に加えられるが、入力信号９がロウであるためＤＦＦ
　１のＱ出力４はロウのまま一定で変化せず、従って順
序回路６はこれ以後、入力待ちの状態となる。

なお、上記実施例では順序回路６が命令実行中の間に入
力信号が変化した時、これによって生じる微分信号がＤ
ＦＦ　１のＴ入力３に加わるのを禁止する禁止回路５を
ＮＡＮＤゲートで構成したが、これは他のゲートで構成
してもよい。また微分回路１０と微分回路１１の出力及
び制御信号はその損性は上記のものと逆でもよく、さら
にＤＦＦＩの動作タイミングがＴ入力３の立上りエツジ
で動作してもよく、このような場合でも適当なゲートを
追加することにより上記実施例と全く同じ動作をさせる
ことができる。

〔発明の効果〕

以上のように、本発明に係る遅延回路によれば、入力信
号及び制御信号の微分信号を作成する第１゜第２の微分
回路と、入力信号がＤ入力に加えられれＱ出力又は了出
力を該入力信号の遅延信号とし順序回路に出力するＤフ
リップフロップと、順序回路の命令実行中には上記ＤＦ
ＦのＴ入力に印加される第１の微分回路出力を禁止し、
上記順序回路ぞれ上記ＤＦＦのＴ入力に伝達する禁止回
路とを設けるようにしたので、順序回路が入力待ちの時
に加わる入力信号及び順序回路の命令実行完了後に発生
する制御信号についてはこれらを順序回路へ直ちに加え
てそれに対応する動作をさせ、また順序回路が命令実行
中に加わる入力信号については命令の実行が完了するま
で遅延させた後順序回路に加えて処理させることができ
、これにより順序回路の動作を効率的にすることができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明を順序回路の入力信号制御として用いた
時の回路図、第２図は第１図の回路の動作を示すタイミ
ング図、第３図は従来の遅延回路を示す図、第４図は第
３図の動作タイミングを示す図、第５図は順序回路の入
力信号制御のために第３図の遅延回路を用いた例を示す
図、第６図は第５図の動作タイミングを示す図である。 図において、１はＤＦＦ、１０．１１は第１゜第２の微
分回路、５は禁止回路である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）順序回路の入力信号制御に用いられる遅延回路で
   あって、 入力信号を微分する第１の微分回路と、 順序回路の入力待ち状態または命令実行状態を示す制御
   信号を微分する第２の微分回路と、上記入力信号がＤ入
   力端子に入力されＱ出力または＠Ｑ＠出力を該入力信号
   の遅延信号として上記順序回路に出力するＤフリップフ
   ロップと、 上記順序回路の入力待ちの期間には上記第１の微分回路
   出力を、上記順序回路の命令実行終了後の制御信号出力
   時には上記第２の微分回路出力をそれぞれ上記Ｄフリッ
   プフロップのＴ入力に伝達し上記順序回路の命令実行中
   には上記第１の微分回路出力の上記Ｔ入力への伝達を禁
   止する禁止回路とを備えたことを特徴とする遅延回路。