JP2623838B2 - クロックスキュー吸収回路 - Google Patents
クロックスキュー吸収回路Info
- Publication number
- JP2623838B2 JP2623838B2 JP1154927A JP15492789A JP2623838B2 JP 2623838 B2 JP2623838 B2 JP 2623838B2 JP 1154927 A JP1154927 A JP 1154927A JP 15492789 A JP15492789 A JP 15492789A JP 2623838 B2 JP2623838 B2 JP 2623838B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- input
- margin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 クロックCKと該クロックに対して時間ずれのスキュー
を生じたデータとを入力し、ディジタル処理する負荷の
ディジタル回路のセットアップとホールドのマージンと
を満足させ入力データを確定するクロックスキュー吸収
回路に関し、 入力データを処理して負荷のディジタル回路のセット
アップのマージンtS1と、ホールドのマージンtH2を同時
に確保して入力データを確定するクロックスキュー吸収
回路を目的とし、 負荷のディジタル回路のセットアップのマージンtS1
のみ満足する入力データDATAを一定時間だけ遅延させホ
ールドのマージンtH2を満足させる遅延回路と、該入力
データDATAそのままＡと該遅延回路で遅延したデータＢ
の２種類のデータを、入力クロックCKと該クロックの極
性を反転した反転クロックＣにより選択処理しその結果
D,Eを合成処理する選択回路を設け、入力データDATAそ
のままＡは入力クロックCKの極性を反転した反転クロッ
クＣにより選択し該入力データDATAを遅延したデータＢ
は該入力クロックそのままCKにより選択して、夫々の選
択出力D,Eを合成し、その合成結果Ｆを負荷のディジタ
ル回路へ所定のセットアップのマージンtS1とホールド
のマージンtH2を同時に満足させて出力するように構成
する。
を生じたデータとを入力し、ディジタル処理する負荷の
ディジタル回路のセットアップとホールドのマージンと
を満足させ入力データを確定するクロックスキュー吸収
回路に関し、 入力データを処理して負荷のディジタル回路のセット
アップのマージンtS1と、ホールドのマージンtH2を同時
に確保して入力データを確定するクロックスキュー吸収
回路を目的とし、 負荷のディジタル回路のセットアップのマージンtS1
のみ満足する入力データDATAを一定時間だけ遅延させホ
ールドのマージンtH2を満足させる遅延回路と、該入力
データDATAそのままＡと該遅延回路で遅延したデータＢ
の２種類のデータを、入力クロックCKと該クロックの極
性を反転した反転クロックＣにより選択処理しその結果
D,Eを合成処理する選択回路を設け、入力データDATAそ
のままＡは入力クロックCKの極性を反転した反転クロッ
クＣにより選択し該入力データDATAを遅延したデータＢ
は該入力クロックそのままCKにより選択して、夫々の選
択出力D,Eを合成し、その合成結果Ｆを負荷のディジタ
ル回路へ所定のセットアップのマージンtS1とホールド
のマージンtH2を同時に満足させて出力するように構成
する。
本発明はデータ伝送に送り、特にクロックCKと該クロ
ックに対し時間ずれのスキューを生じたデータとを入力
し、ディジタル処理する各種のディジタル回路の所定の
セットアップとホールドのマージンと満足させ、入力デ
ータを確定するクロックスキュー吸収回路に関する。
ックに対し時間ずれのスキューを生じたデータとを入力
し、ディジタル処理する各種のディジタル回路の所定の
セットアップとホールドのマージンと満足させ、入力デ
ータを確定するクロックスキュー吸収回路に関する。
クロックCKに対し時間ずれのスキューを生じた入力デ
ータをディジタル処理する各種のディジタル回路の所定
のセットアップとホールドのマージンの不足は、伝送デ
ータの高速化や回路規模の拡大に伴って、その解決は複
雑となって来ている。そのため、上記ディジタル回路の
セットアップとホールドのマージンの容易な確保の方法
が必要とされている。
ータをディジタル処理する各種のディジタル回路の所定
のセットアップとホールドのマージンの不足は、伝送デ
ータの高速化や回路規模の拡大に伴って、その解決は複
雑となって来ている。そのため、上記ディジタル回路の
セットアップとホールドのマージンの容易な確保の方法
が必要とされている。
従来の上記ディジタル回路のマージン不足の対策は、
第４図のブロック図の如く、例えばＤフリップフロップ
回路10AのＤ端子に入力する入力データDATAが、CK端
子に入力するクロックCKとのスキュー（時間ずれ）によ
り、例えばＤ端子入力が“H"の場合に、確定領域VALiD
のうちＱ端子出力を“H"とする迄の時間であるセットア
ップタイムtS1と、該Ｑ端子出力の“H"を保持する時間
のホールドタイムtH1のうち、第５図のタイムチャート
の如く、セットアップタイムtS1は所定規格tS1を満足
するが、ホールドタイムtH1が規定tH2を満たさないtH1
の時は、入力データDATAを、遅延回路20Aにより一定
時間DELAYだけ遅延させ、タイムチャートの如く該ホ
ールドタイムtH1を其の規格値tH2まで大きくすることに
よりホールドのマージンtH2を確保して入力データを確
定する。しかし、この時のセットアップタイムtS2は、
規格値tS1より小さくなってしまうため、セットアップ
のマージンに不足が生じる。
第４図のブロック図の如く、例えばＤフリップフロップ
回路10AのＤ端子に入力する入力データDATAが、CK端
子に入力するクロックCKとのスキュー（時間ずれ）によ
り、例えばＤ端子入力が“H"の場合に、確定領域VALiD
のうちＱ端子出力を“H"とする迄の時間であるセットア
ップタイムtS1と、該Ｑ端子出力の“H"を保持する時間
のホールドタイムtH1のうち、第５図のタイムチャート
の如く、セットアップタイムtS1は所定規格tS1を満足
するが、ホールドタイムtH1が規定tH2を満たさないtH1
の時は、入力データDATAを、遅延回路20Aにより一定
時間DELAYだけ遅延させ、タイムチャートの如く該ホ
ールドタイムtH1を其の規格値tH2まで大きくすることに
よりホールドのマージンtH2を確保して入力データを確
定する。しかし、この時のセットアップタイムtS2は、
規格値tS1より小さくなってしまうため、セットアップ
のマージンに不足が生じる。
〔発明が解決しようとする課題〕 従来のマージン不足の対策回路は、上述の如く、負荷
のディジタル回路10Aの所定のセットアップのマージンt
S1を満足させようとすると、ホールドのマージンが不足
し、ホールドのマージンtH2を満足させようとすると、
セットアップのマージンが不足するので、セットアップ
のマージンtS1とホールドのマージンtH2とを同時に確保
するには、遅延回路20Aで入力データDATAを遅延させる
時間DELAYの値の調整が複雑となるという問題があっ
た。そしてこの問題は伝送データの高速化が進めば進む
ほど更に複雑となる。
のディジタル回路10Aの所定のセットアップのマージンt
S1を満足させようとすると、ホールドのマージンが不足
し、ホールドのマージンtH2を満足させようとすると、
セットアップのマージンが不足するので、セットアップ
のマージンtS1とホールドのマージンtH2とを同時に確保
するには、遅延回路20Aで入力データDATAを遅延させる
時間DELAYの値の調整が複雑となるという問題があっ
た。そしてこの問題は伝送データの高速化が進めば進む
ほど更に複雑となる。
本発明は、入力データがクロックから時間外れしてス
キューあある場合に、該入力データをディジタル処理す
る負荷のディジタル回路の所定のセットアップのマージ
ンtS1と、ホールドのマージンtH2を同時に確保して入力
データを確定するクロックスキュー吸収回路の提供を課
題とする。
キューあある場合に、該入力データをディジタル処理す
る負荷のディジタル回路の所定のセットアップのマージ
ンtS1と、ホールドのマージンtH2を同時に確保して入力
データを確定するクロックスキュー吸収回路の提供を課
題とする。
この課題は、第１図の如く、負荷のディジタル回路10
のセットアップのマージンtS1のみ満足する入力データD
ATAを、一定時間だけ遅延させホールドのマージンtH2を
満たさせる遅延回路１と、該入力データDATAそのままＡ
と該遅延回路１で遅延したデータＢの２種類のデータ
を、入力クロックCKと該クロックの極性を反転する反転
回路２の出力の反転クロックＣにより選択処理し、夫々
の選択出力D,Eを合成し、合成信号Ｆを出力する選択回
路３を設け、入力データDATAそのままＡは反転回路２に
より入力クロックCKの極性を反転した反転クロックＣに
より選択し、入力データDATAを遅延したデータＢは該入
力クロックそのままCKにより選択して、夫々の選択出力
D,Eを合成して負荷のディジタル回路10へ、その所定の
セットアップのマージンtS1とホールドのマージンtH2と
を同時に満足させて出力するように構成する本発明によ
って解決する。
のセットアップのマージンtS1のみ満足する入力データD
ATAを、一定時間だけ遅延させホールドのマージンtH2を
満たさせる遅延回路１と、該入力データDATAそのままＡ
と該遅延回路１で遅延したデータＢの２種類のデータ
を、入力クロックCKと該クロックの極性を反転する反転
回路２の出力の反転クロックＣにより選択処理し、夫々
の選択出力D,Eを合成し、合成信号Ｆを出力する選択回
路３を設け、入力データDATAそのままＡは反転回路２に
より入力クロックCKの極性を反転した反転クロックＣに
より選択し、入力データDATAを遅延したデータＢは該入
力クロックそのままCKにより選択して、夫々の選択出力
D,Eを合成して負荷のディジタル回路10へ、その所定の
セットアップのマージンtS1とホールドのマージンtH2と
を同時に満足させて出力するように構成する本発明によ
って解決する。
本発明のクロックスキュー吸収回路の基本構成を示す
第１図の原理図において、 10は、クロックCKと該クロックと時間外れしたデータ
を入力してディジタル処理する負荷ディジタル回路であ
る。
第１図の原理図において、 10は、クロックCKと該クロックと時間外れしたデータ
を入力してディジタル処理する負荷ディジタル回路であ
る。
１は、負荷のディジタル回路10の所定のセットアップ
タイムの規格tS1のみを満足する入力データDATAを、一
定時間Ｔだけ遅延させホールドのマージンtH2を満たす
ようにしたデータＢを出力する遅延回路である。
タイムの規格tS1のみを満足する入力データDATAを、一
定時間Ｔだけ遅延させホールドのマージンtH2を満たす
ようにしたデータＢを出力する遅延回路である。
２は、入力クロックCKの極性を反転する反転回路であ
って、クロックCKの極性を反転した反転クロックＣを出
力する。
って、クロックCKの極性を反転した反転クロックＣを出
力する。
３は、該セットアップタイムの規格tS1のみを満足す
る入力データDATAそのままＡと、該入力データDATAを遅
延回路１で一定時間Ｔだけ遅延させたデータＢの２種類
のデータを入力して、入力クロックCKと該クロックの極
性を反転した反転回路２の出力Ｃにより選択処理しその
選択出力D,Eを合成処理する選択回路であって、合成結
果Ｆを出力する。
る入力データDATAそのままＡと、該入力データDATAを遅
延回路１で一定時間Ｔだけ遅延させたデータＢの２種類
のデータを入力して、入力クロックCKと該クロックの極
性を反転した反転回路２の出力Ｃにより選択処理しその
選択出力D,Eを合成処理する選択回路であって、合成結
果Ｆを出力する。
そして入力のセットアップタイムの規格tS1のみを満
足する入力データDATAを、遅延回路１により負荷回路10
のホールドのマージンtH2を満足させるように遅延させ
たのち、該選択回路３にて、入力データDATAそのままＡ
は反転回路２の出力の反転クロックＣにより選択し、該
入力データDATAを遅延したデータＢは該入力クロックそ
のままCKにより選択して、夫々の選択出力D,Eを合成
し、その合成結果Ｆを負荷のディジタル回路10へ出力す
るように構成する。
足する入力データDATAを、遅延回路１により負荷回路10
のホールドのマージンtH2を満足させるように遅延させ
たのち、該選択回路３にて、入力データDATAそのままＡ
は反転回路２の出力の反転クロックＣにより選択し、該
入力データDATAを遅延したデータＢは該入力クロックそ
のままCKにより選択して、夫々の選択出力D,Eを合成
し、その合成結果Ｆを負荷のディジタル回路10へ出力す
るように構成する。
本発明の遅延回路１は、負荷のディジタル回路10の所
定のセットアップタイムの規格tS1のみを満足するデー
タDATAを入力し、負荷回路10のホールドの期間tH2を満
足させるように一定時間Ｔだけ遅延させ、その遅延した
データＢを選択回路３へ出力する。
定のセットアップタイムの規格tS1のみを満足するデー
タDATAを入力し、負荷回路10のホールドの期間tH2を満
足させるように一定時間Ｔだけ遅延させ、その遅延した
データＢを選択回路３へ出力する。
反転回路２は、入力クロックCKの極性を反転した反転
クロックＣを、入力クロックCKより若干遅れて選択回路
３へ出力する。
クロックＣを、入力クロックCKより若干遅れて選択回路
３へ出力する。
選択回路３は、入力のセットアップタイムの規格tS1
のみを満足する入力データDATAそのままＡは、反転回路
２の出力の反転クロックＣにより選択し、該入力データ
DATAを遅延したデータＢは該入力クロックそのままCKに
より選択し、さらに夫々の選択出力D,Eを合成して、そ
の合成結果Ｆを負荷のディジタル回路10へ出力する。
のみを満足する入力データDATAそのままＡは、反転回路
２の出力の反転クロックＣにより選択し、該入力データ
DATAを遅延したデータＢは該入力クロックそのままCKに
より選択し、さらに夫々の選択出力D,Eを合成して、そ
の合成結果Ｆを負荷のディジタル回路10へ出力する。
したがって、本発明のクロックスキュー吸収回路は、
入力のセットアップタイムの規格tS1のみを満足する入
力データDATAを、遅延回路１にて負荷回路10のホールド
のマージン期間tH2を満足させるように遅延させれば、
その後は、後述の実施例のタイムチャートにより詳細に
説明する如く、選択回路３にて、入力データDATAそのま
まＡは、反転回路２の出力の反転クロックＣにより選択
され、該入力データDATAを遅延した遅延データＢは該入
力クロックそのままCKにより選択されて、さらに夫々の
選択出力D,Eを合成し、その合成結果Ｆを負荷のディジ
タル回路10へ出力する。従って、負荷のディジタル回路
10へ入力するデータＦは、その所定のセットアップのマ
ージンtS1と、ホールドのマージンのtH2の両方を満足す
るので問題は解決される。
入力のセットアップタイムの規格tS1のみを満足する入
力データDATAを、遅延回路１にて負荷回路10のホールド
のマージン期間tH2を満足させるように遅延させれば、
その後は、後述の実施例のタイムチャートにより詳細に
説明する如く、選択回路３にて、入力データDATAそのま
まＡは、反転回路２の出力の反転クロックＣにより選択
され、該入力データDATAを遅延した遅延データＢは該入
力クロックそのままCKにより選択されて、さらに夫々の
選択出力D,Eを合成し、その合成結果Ｆを負荷のディジ
タル回路10へ出力する。従って、負荷のディジタル回路
10へ入力するデータＦは、その所定のセットアップのマ
ージンtS1と、ホールドのマージンのtH2の両方を満足す
るので問題は解決される。
第２図は本発明の実施例のクロックスキュー吸収回路
の構成を示すブロック図であって、第３図はその動作を
説明するためのタイムチャートである。
の構成を示すブロック図であって、第３図はその動作を
説明するためのタイムチャートである。
第２図のブロック図において、遅延回路１は、例えば
遅延線DELAYで構成され、負荷のディジタル回路10の例
えばＤフリップフロップ、カウンタ等へ、第３図のタイ
ムチャートに示す如く、その（１）入力クロックCKに対
し所定のセットアップタイムの規格tS1のみを満足する
ホールドの規格tH2は満足しないtH1をもつ（２）入力デ
ータDATAを入力し、負荷回路10のホールドの規格tH2を
満足させるように一定時間Ｔだけ遅延させ、その出力の
（３）遅延データＢを選択回路３へ出力する。
遅延線DELAYで構成され、負荷のディジタル回路10の例
えばＤフリップフロップ、カウンタ等へ、第３図のタイ
ムチャートに示す如く、その（１）入力クロックCKに対
し所定のセットアップタイムの規格tS1のみを満足する
ホールドの規格tH2は満足しないtH1をもつ（２）入力デ
ータDATAを入力し、負荷回路10のホールドの規格tH2を
満足させるように一定時間Ｔだけ遅延させ、その出力の
（３）遅延データＢを選択回路３へ出力する。
反転回路２は、インバータで構成され、入力クロック
CKの極性を反転し、第３図のタイムチャートの（４）に
示す如く、入力クロックCKより若干遅れた反転クロック
Ｃを選択回路３へ出力する。
CKの極性を反転し、第３図のタイムチャートの（４）に
示す如く、入力クロックCKより若干遅れた反転クロック
Ｃを選択回路３へ出力する。
選択回路３は、アンドゲート311,312とオアゲート32
で構成され、アンドゲート311は、第３図のタイムチャ
ートの（２）入力データDATAと（４）の反転クロックＣ
を入力してアンド処理して（５）のアンド出力Ｄを選択
しオアゲート32へ出力する。
で構成され、アンドゲート311は、第３図のタイムチャ
ートの（２）入力データDATAと（４）の反転クロックＣ
を入力してアンド処理して（５）のアンド出力Ｄを選択
しオアゲート32へ出力する。
アンドゲート312は、タイムチャートの（３）遅延デ
ータＢと（１）のクロックCKを入力してアンド処理して
（６）のアンド出力Ｅを選択しオアゲート32へ出力す
る。オアゲート32は、第３図のタイムチャートの（７）
合成信号Ｆに示す如く、（５）のアンド出力Ｄと（６）
のアンド出力Ｅを合成して、その合成結果Ｆを負荷のデ
ィジタル回路10へ送出する。
ータＢと（１）のクロックCKを入力してアンド処理して
（６）のアンド出力Ｅを選択しオアゲート32へ出力す
る。オアゲート32は、第３図のタイムチャートの（７）
合成信号Ｆに示す如く、（５）のアンド出力Ｄと（６）
のアンド出力Ｅを合成して、その合成結果Ｆを負荷のデ
ィジタル回路10へ送出する。
従って第２図の本発明の実施例のクロックスキュー吸
収回路は、入力のセットアップタイムの規格tS1のみを
満足する（２）入力データDATAのＡを、遅延回路１のDE
LAYにて（３）遅延データＢの如く、負荷回路10のホー
ルドのマージン規格tH2を満足させるように一定時間Ｔ
だけ遅延させれば、その後は、上述のタイムチャートに
より詳細に説明した如く、選択回路３のアンドゲート31
1,312にて、入力データDATAそのままの（２）のデータ
Ａは、反転回路２の出力の（４）反転クロックＣにより
選択され、該入力データDATAの遅延回路１のDELAYにて
遅延した（３）遅延データＢは該入力クロックそのまま
の（１）クロックCKにより選択され、夫々の選択出力D,
Eをオアゲート32にて合成し、オアゲート32がその合成
結果を（７）合成信号Ｆを負荷のディジタル回路10へ出
力する。従って、入力クロックCKで動作する負荷のディ
ジタル回路10の、例えばＤフリップフロップ回路のＤ入
力端子、カウンタ回路のLOAD端子,EN端子、その他回路
のリセット端子RESET等へ入力するデータＦは、（７）
の合成信号Ｆに示す如く、それ等の回路の所定のセット
アップのマージンtS1とホールドのマージンtH2の両方を
同時に満足して入力するので、入力データは確定されて
問題は無い。
収回路は、入力のセットアップタイムの規格tS1のみを
満足する（２）入力データDATAのＡを、遅延回路１のDE
LAYにて（３）遅延データＢの如く、負荷回路10のホー
ルドのマージン規格tH2を満足させるように一定時間Ｔ
だけ遅延させれば、その後は、上述のタイムチャートに
より詳細に説明した如く、選択回路３のアンドゲート31
1,312にて、入力データDATAそのままの（２）のデータ
Ａは、反転回路２の出力の（４）反転クロックＣにより
選択され、該入力データDATAの遅延回路１のDELAYにて
遅延した（３）遅延データＢは該入力クロックそのまま
の（１）クロックCKにより選択され、夫々の選択出力D,
Eをオアゲート32にて合成し、オアゲート32がその合成
結果を（７）合成信号Ｆを負荷のディジタル回路10へ出
力する。従って、入力クロックCKで動作する負荷のディ
ジタル回路10の、例えばＤフリップフロップ回路のＤ入
力端子、カウンタ回路のLOAD端子,EN端子、その他回路
のリセット端子RESET等へ入力するデータＦは、（７）
の合成信号Ｆに示す如く、それ等の回路の所定のセット
アップのマージンtS1とホールドのマージンtH2の両方を
同時に満足して入力するので、入力データは確定されて
問題は無い。
なお、遅延回路１のDELAY以外の、反転回路２のイン
バータと、選択回路３のアンドゲート311,312,オアゲー
ト32は、使用上便利なように一つのセルとして一体化さ
れる。
バータと、選択回路３のアンドゲート311,312,オアゲー
ト32は、使用上便利なように一つのセルとして一体化さ
れる。
以上説明した如く、本発明のクロックスキュー吸収回
路によれば、負荷のディジタル回路のセットアップのマ
ージンのみ満足するデータを入力して遅延させる遅延回
路の遅延時間を、該負荷のディジタル回路のホールドマ
ージンを満足するように定めさえすればよいので、ディ
ジタル回路の設計効率を向上する効果が得られる。
路によれば、負荷のディジタル回路のセットアップのマ
ージンのみ満足するデータを入力して遅延させる遅延回
路の遅延時間を、該負荷のディジタル回路のホールドマ
ージンを満足するように定めさえすればよいので、ディ
ジタル回路の設計効率を向上する効果が得られる。
第１図は本発明のクロックスキュー吸収回路の基本構成
を示す原理図、 第２図は本発明の実施例のクロックスキュー吸収回路の
構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のクロックスキュー吸収回路のブロック
図、 第５図は従来例の問題点を説明するためのタイムチャー
トである。図において、 １は遅延回路、２は反転回路、３は選択回路、10は負荷
のディジタル回路、311,312はアンド回路、32はオア回
路である。
を示す原理図、 第２図は本発明の実施例のクロックスキュー吸収回路の
構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のクロックスキュー吸収回路のブロック
図、 第５図は従来例の問題点を説明するためのタイムチャー
トである。図において、 １は遅延回路、２は反転回路、３は選択回路、10は負荷
のディジタル回路、311,312はアンド回路、32はオア回
路である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−168754（ＪＰ，Ａ) 特開 昭64−36144（ＪＰ，Ａ) 特開 昭54−87447（ＪＰ，Ａ) 特開 昭60−24667（ＪＰ，Ａ) 特表 平２−501527（ＪＰ，Ａ)
Claims (1)
- 【請求項１】クロック（CK）と該クロックに対して時間
ずれのスキューがあるデータを入力し符合処理する負荷
のディジタル回路（10）の所定のセットアップのマージ
ン（tS1）とホールドのマージン（tH2）を確保し確定し
た入力データを負荷回路（10）へ出力するクロックスキ
ュー吸収回路において、 該負荷回路（10）のセットアップのマージン（tS1）の
み満足する入力データ（DATA）を一定時間だけ遅延させ
ホールドのマージン（tH2）を満足させる遅延回路
（１）と、該入力データ（DATA）そのまま（Ａ）と該遅
延回路で遅延したデータ（Ｂ）の２種類のデータを、入
力クロック（CK）と該クロックの極性を反転（２）した
反転クロック（Ｃ）により選択処理しその結果（Ｄ）
（Ｅ）を合成処理する選択回路（３）を設け、 該入力データ（DATA）そのまま（Ａ）は入力クロック
（CK）の極性を反転した反転クロック（Ｃ）により選択
し、該入力データ（DATA）を遅延したデータ（Ｂ）は該
入力クロックそのまま（CK）により選択して、夫々の選
択出力（D,E）を合成し、負荷のディジタル回路（10）
へ所定のセットアップのマージン（tS1）とホールドの
マージン（tH2）とを同時に満足させて出力することを
特徴とするクロックスキュー吸収回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154927A JP2623838B2 (ja) | 1989-06-16 | 1989-06-16 | クロックスキュー吸収回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154927A JP2623838B2 (ja) | 1989-06-16 | 1989-06-16 | クロックスキュー吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319541A JPH0319541A (ja) | 1991-01-28 |
| JP2623838B2 true JP2623838B2 (ja) | 1997-06-25 |
Family
ID=15594990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154927A Expired - Lifetime JP2623838B2 (ja) | 1989-06-16 | 1989-06-16 | クロックスキュー吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623838B2 (ja) |
-
1989
- 1989-06-16 JP JP1154927A patent/JP2623838B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319541A (ja) | 1991-01-28 |
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