JPH02215218A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH02215218A JPH02215218A JP1034931A JP3493189A JPH02215218A JP H02215218 A JPH02215218 A JP H02215218A JP 1034931 A JP1034931 A JP 1034931A JP 3493189 A JP3493189 A JP 3493189A JP H02215218 A JPH02215218 A JP H02215218A
- Authority
- JP
- Japan
- Prior art keywords
- input
- nand gate
- output
- input nand
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000008878 coupling Effects 0.000 claims abstract description 8
- 238000010168 coupling process Methods 0.000 claims abstract description 8
- 238000005859 coupling reaction Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電源投入時の初期状態を安定状層に設定でき
るラッチ回路に関する。
るラッチ回路に関する。
（従来の技術）
従来の２入力ＮＡＮＤゲートで構成されたラッチ回路を
第２図に示す、このラッチ回路は第１゜第２の２入力Ｎ
ＡＮＤゲート１，２で構成され、一方の入力は他方の出
力が入力される。これは、セット入力Ｓとリセット入力
Ｒがともに１”の場合には、出力０と０は不定となる。
第２図に示す、このラッチ回路は第１゜第２の２入力Ｎ
ＡＮＤゲート１，２で構成され、一方の入力は他方の出
力が入力される。これは、セット入力Ｓとリセット入力
Ｒがともに１”の場合には、出力０と０は不定となる。
（発明が解決しようとする課題）
上記ラッチ回路では、通常の動作時においては、不定状
態にならないようセット入力Ｓとリセット入力Ｒは制御
されるが、電源投入時のような場合、セット入力Ｓとリ
セット入力Ｒの制御を行なうには、図示しない別の制御
回路によりセット入力Ｓとリセット入力Ｒのどちらか少
なくとも一方のレベルを１′０”レベルにしておく必要
があり、そのための回路が必要となるばかりでなく、セ
ット入力Ｓとリセット入力Ｒがともに“１”の場合、出
力不定という大きな欠点がある。
態にならないようセット入力Ｓとリセット入力Ｒは制御
されるが、電源投入時のような場合、セット入力Ｓとリ
セット入力Ｒの制御を行なうには、図示しない別の制御
回路によりセット入力Ｓとリセット入力Ｒのどちらか少
なくとも一方のレベルを１′０”レベルにしておく必要
があり、そのための回路が必要となるばかりでなく、セ
ット入力Ｓとリセット入力Ｒがともに“１”の場合、出
力不定という大きな欠点がある。
本発明は、このような電源投入時の初期不定状態をなく
し、安定動作を簡単な手段で与えることを目的とするも
のである。
し、安定動作を簡単な手段で与えることを目的とするも
のである。
（課題を解決するための手段）
本発明は上記目的を達成するため、第１の２入力ＮＡＮ
Ｄゲートの出力が第２の２入力ＮＡＮＤゲートの一方の
入力と接続され、前記第２の２入力ＮＡＮＤゲートの出
力が前記第１の２入力ＮＡＮＤゲートの一方の入力と接
続され、前記第２の２入力ＮＡＮＤゲートの出力側に電
源と結合容量を備え、前記第１の２入力ＮＡＮＤゲート
の出力側に接地された結合容量を備え、電源投入時に前
記第１の２入力ＮＡＮＤゲートの他方の入力と前記第２
の２入力ＮＡＮＤゲートの他方の入力が高電位になる以
前に前記第２の２入力ＮＡＮＤゲートの出力が高電位に
なるようにしたものである。
Ｄゲートの出力が第２の２入力ＮＡＮＤゲートの一方の
入力と接続され、前記第２の２入力ＮＡＮＤゲートの出
力が前記第１の２入力ＮＡＮＤゲートの一方の入力と接
続され、前記第２の２入力ＮＡＮＤゲートの出力側に電
源と結合容量を備え、前記第１の２入力ＮＡＮＤゲート
の出力側に接地された結合容量を備え、電源投入時に前
記第１の２入力ＮＡＮＤゲートの他方の入力と前記第２
の２入力ＮＡＮＤゲートの他方の入力が高電位になる以
前に前記第２の２入力ＮＡＮＤゲートの出力が高電位に
なるようにしたものである。
（作 用）
本発明によれば、電源投入時に第１．第２の２入力ＮＡ
ＮＤゲートの各他方の入力が高電位になる以前、もしく
は同時に第２の２入力ＮＡＮＤゲートの出力が高電位に
なるので、不定状態のない安定なラッチ回路が得られる
。
ＮＤゲートの各他方の入力が高電位になる以前、もしく
は同時に第２の２入力ＮＡＮＤゲートの出力が高電位に
なるので、不定状態のない安定なラッチ回路が得られる
。
（実施例）
第１図は本発明の一実施例による回路図を示し。
これは２つの第１．第２の２入力ＮＡＮＤゲート１．２
により構成されたラッチ回路である。
により構成されたラッチ回路である。
図に示すように、半導体基板上（回路）に設けられた第
１の２入力ＮＡＮＤゲート１の出力が第２の２入力ＮＡ
ＮＤゲート２の一方の入力と接続され、前記第２の２入
力ＮＡＮＤゲート２の出力が前記第１の２入力ＮＡＮＤ
ゲート１の一方の入力と接続される。そして、前記第２
の２入力ＮＡＮＤゲート２の出力側に電源Ｖｃｃと結合
容量Ｃ２を備え、前記第１の２入力ＮＡＮＤゲート１の
出力側に接地された結合容量Ｃ１を備える。
１の２入力ＮＡＮＤゲート１の出力が第２の２入力ＮＡ
ＮＤゲート２の一方の入力と接続され、前記第２の２入
力ＮＡＮＤゲート２の出力が前記第１の２入力ＮＡＮＤ
ゲート１の一方の入力と接続される。そして、前記第２
の２入力ＮＡＮＤゲート２の出力側に電源Ｖｃｃと結合
容量Ｃ２を備え、前記第１の２入力ＮＡＮＤゲート１の
出力側に接地された結合容量Ｃ１を備える。
このように構成することによって、電源投入時には２つ
の出力Ｏと０がそれぞれ接地電位と電源電位に結合容量
Ｃ１とＣ２をもつため、リセット入力Ｒとセット入力Ｓ
がともに１′１ｎになっても出力Ｏは０”に、出力Ｏは
１”の状態で安定し。
の出力Ｏと０がそれぞれ接地電位と電源電位に結合容量
Ｃ１とＣ２をもつため、リセット入力Ｒとセット入力Ｓ
がともに１′１ｎになっても出力Ｏは０”に、出力Ｏは
１”の状態で安定し。
セット入力Ｓが“０″になると出力ＯとＯはそれぞれ“
ｌ”と“Ｏｊｊに反転し１通常のＲＳフリップフロップ
して動作可能となる。
ｌ”と“Ｏｊｊに反転し１通常のＲＳフリップフロップ
して動作可能となる。
つまり１本実施例は、前記第１の２入力ＮＡＮＤゲート
１の他方の入力と前記第２の２入力ＮＡＮＤゲート２の
他方の入力が高電位になる以前、もしくは同時に前記第
２の２入力ＮＡＮＤゲートの出力が高レベルになること
により、電源投入時に不定状態のないラッチ回路が得ら
れる。
１の他方の入力と前記第２の２入力ＮＡＮＤゲート２の
他方の入力が高電位になる以前、もしくは同時に前記第
２の２入力ＮＡＮＤゲートの出力が高レベルになること
により、電源投入時に不定状態のないラッチ回路が得ら
れる。
（発明の効果）
以上説明したように、本発明は、第１の２入力ＮＡＮＤ
ゲートの出力側に容量を介して接地し。
ゲートの出力側に容量を介して接地し。
第２の２入力ＮＡＮＤゲートの出力側に容量を介して電
源と接続した簡単な構成で、電源投入時にも不定状態に
ならないで安定動作できるラッチ回路が提供できる。
源と接続した簡単な構成で、電源投入時にも不定状態に
ならないで安定動作できるラッチ回路が提供できる。
第１図は本発明の一実施例の回路図、第２図は従来例の
ラッチ回路図を示す。 １・・・第１の２入力ＮＡＮＤゲート、２・・・第２の
２入力ＮＡＮＤゲート、Ｃ１，Ｃ，・・・容量、 Ｖ
ｃｃ・・・電源。 第１図 第２図
ラッチ回路図を示す。 １・・・第１の２入力ＮＡＮＤゲート、２・・・第２の
２入力ＮＡＮＤゲート、Ｃ１，Ｃ，・・・容量、 Ｖ
ｃｃ・・・電源。 第１図 第２図
Claims (1)
- 第１の２入力ＮＡＮＤゲートの出力が第２の２入力ＮＡ
ＮＤゲートの一方の入力と接続され、前記第２の２入力
ＮＡＮＤゲートの出力が前記第１の２入力ＮＡＮＤゲー
トの一方の入力と接続され、前記第２の２入力ＮＡＮＤ
ゲートの出力側に電源と結合容量を備え、前記第１の２
入力ＮＡＮＤゲートの出力側に接地された結合容量を備
え、電源投入時に前記第１の２入力ＮＡＮＤゲートの他
方の入力と前記第２の２入力ＮＡＮＤゲートの他方の入
力が高電位になる以前に前記第２の２入力ＮＡＮＤゲー
トの出力が高レベルになるようにしたことを特徴とする
ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034931A JPH02215218A (ja) | 1989-02-16 | 1989-02-16 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034931A JPH02215218A (ja) | 1989-02-16 | 1989-02-16 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02215218A true JPH02215218A (ja) | 1990-08-28 |
Family
ID=12427940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034931A Pending JPH02215218A (ja) | 1989-02-16 | 1989-02-16 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02215218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084559A (ja) * | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
-
1989
- 1989-02-16 JP JP1034931A patent/JPH02215218A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084559A (ja) * | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
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