JPS63245122A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63245122A JPS63245122A JP62079914A JP7991487A JPS63245122A JP S63245122 A JPS63245122 A JP S63245122A JP 62079914 A JP62079914 A JP 62079914A JP 7991487 A JP7991487 A JP 7991487A JP S63245122 A JPS63245122 A JP S63245122A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- input terminal
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体集積回路装置に関し、特に内部を初
期化するリセット信号回路に関する。
期化するリセット信号回路に関する。
第２図は従来の周辺回路用ＬＳＩ等の半導体集積回路装
置の信号回路の一部を示す回路図である。
置の信号回路の一部を示す回路図である。
同図において、Ｐ１〜Ｐ４は各々チップセレクト入力端
子、ライト入力端子、リード入力端子、リセット入力端
子であり、１〜４は各々の端子Ｐ１〜Ｐ４の入力信号の
初段に設けられたインバータであり、インバータ１〜４
は端子Ｐ１〜Ｐ４の入力信号を整形する働きを兼ね備え
ている。５．６はＮＡＮＤゲートであり、ＮＡＮＤゲー
ト５はインバータ１．２の出力信号を入力信号とし、そ
の出力信号はライトアクティブ信号Ｓ１となる。一方、
ＮＡＮＤゲート６はインバータ１．３の出力信号を入力
信号としており、その出力信号はリードアクティブ信号
Ｓ２となる。また、インバータ４の出力信号がリセット
アクティブ信号Ｓ３となる。なお、これらの信号８１〜
Ｓ３は“Ｌ ＩＩアクティブである。
子、ライト入力端子、リード入力端子、リセット入力端
子であり、１〜４は各々の端子Ｐ１〜Ｐ４の入力信号の
初段に設けられたインバータであり、インバータ１〜４
は端子Ｐ１〜Ｐ４の入力信号を整形する働きを兼ね備え
ている。５．６はＮＡＮＤゲートであり、ＮＡＮＤゲー
ト５はインバータ１．２の出力信号を入力信号とし、そ
の出力信号はライトアクティブ信号Ｓ１となる。一方、
ＮＡＮＤゲート６はインバータ１．３の出力信号を入力
信号としており、その出力信号はリードアクティブ信号
Ｓ２となる。また、インバータ４の出力信号がリセット
アクティブ信号Ｓ３となる。なお、これらの信号８１〜
Ｓ３は“Ｌ ＩＩアクティブである。
このような構成において、チップセレクト入力端子Ｐ１
より入力信号１１ Ｌ”が印加されると、このメモリは
読み・書き動作することのできる能動状態となる。この
状態で、ライト入力端子Ｐ２に入力信号“Ｌ″が印加さ
れると、インバータ１゜２の出力信号は双方“ＨＴ＋と
なり、ＮＡＮＯゲート５の出力信号、つまりライトアク
ティブ信号Ｓ１が“Ｌ ＩＴとなり書込み状態となる。
より入力信号１１ Ｌ”が印加されると、このメモリは
読み・書き動作することのできる能動状態となる。この
状態で、ライト入力端子Ｐ２に入力信号“Ｌ″が印加さ
れると、インバータ１゜２の出力信号は双方“ＨＴ＋と
なり、ＮＡＮＯゲート５の出力信号、つまりライトアク
ティブ信号Ｓ１が“Ｌ ＩＴとなり書込み状態となる。
同様にチップセレクト入力端子Ｐ１に入力信号１１ Ｌ
ｌ＋が印加され、リード入力端子Ｐ３に入力信号１１
１ ＩＴが印加されると、インバータ１．３の出力信号
は双方１１ ＨＩＴとなり、ＮＡＮＤゲート６の出力信
号、つまりリードアクティブ信号Ｓ２がＬ”となり読出
し状態となる。
ｌ＋が印加され、リード入力端子Ｐ３に入力信号１１
１ ＩＴが印加されると、インバータ１．３の出力信号
は双方１１ ＨＩＴとなり、ＮＡＮＤゲート６の出力信
号、つまりリードアクティブ信号Ｓ２がＬ”となり読出
し状態となる。
また、リセット入力端子Ｐ４に入力信号゛１」″が印加
されると、インバータ４の出力信号、つまりリセットア
クティブ信ＱＳ３が′Ｌ″となり、リセットがかかる。
されると、インバータ４の出力信号、つまりリセットア
クティブ信ＱＳ３が′Ｌ″となり、リセットがかかる。
（発明が解決しようとする問題点〕
以上説明したように、従来の周辺回路用ＬＳＩ等の半導
体集積回路装置にはリセット入力端子Ｐ４が必ず設けで
ある。このリセット入力端子Ｐ４はリセット信号１１８
ＩＴを印加することで、半導体集積回路装置を初期状
態にするリセット操作を行なうためのもので、このよう
なリセット操作は通常、電源投入時に使用する程度の頻
度にもかかわらず、他の端子とは独立して設けてあった
。したがって、多ピンの集積回路を設計する時、パッケ
ージの制約等により外部端子数を限定したい場合、リセ
ット操作専用のリセット入力端子を設けることは、極め
て効率が悪いという問題点があった。
体集積回路装置にはリセット入力端子Ｐ４が必ず設けで
ある。このリセット入力端子Ｐ４はリセット信号１１８
ＩＴを印加することで、半導体集積回路装置を初期状
態にするリセット操作を行なうためのもので、このよう
なリセット操作は通常、電源投入時に使用する程度の頻
度にもかかわらず、他の端子とは独立して設けてあった
。したがって、多ピンの集積回路を設計する時、パッケ
ージの制約等により外部端子数を限定したい場合、リセ
ット操作専用のリセット入力端子を設けることは、極め
て効率が悪いという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、リセット入力端子を設けることなく、リセッ
ト操作を行なうことのできる半導体集積回路装置を得る
ことを目的とする。
たもので、リセット入力端子を設けることなく、リセッ
ト操作を行なうことのできる半導体集積回路装置を得る
ことを目的とする。
この発明にかかる半導体集積回路装置は、半導体集積回
路装置の所定の２つ以上の外部端子の定義されていない
信号組合せが入力されると、内部にリセットがかかるよ
うにしている。
路装置の所定の２つ以上の外部端子の定義されていない
信号組合せが入力されると、内部にリセットがかかるよ
うにしている。
この発明における半導体集積回路装置は、所定の２つ以
上の外部端子の定義されていない信号組合せが入力され
ると、内部にリセットがかかるようにしているため、こ
の２つ以上の外部端子がリセット入力端子の働きも兼ね
備えている。
上の外部端子の定義されていない信号組合せが入力され
ると、内部にリセットがかかるようにしているため、こ
の２つ以上の外部端子がリセット入力端子の働きも兼ね
備えている。
第１図はこの発明の一実施例である周辺回路用のＬＳＩ
等の信号回路の一部を示す回路図である。
等の信号回路の一部を示す回路図である。
同図においてＰ１〜Ｐ３，１〜３，５．６．８１〜Ｓ３
は第２図の従来回路で説明した通りであるが、第２図の
従来回路からリセット入力端子Ｐ４およびインバータ４
が取り除かれ、代りにＮＡＮＤゲート７が新たに設けら
れ、インバータ２，３の出力信号を入力信号とし、この
ＮＡＮＤゲート７の出力信号を、リセットアクティブ信
号Ｓ３としている。
は第２図の従来回路で説明した通りであるが、第２図の
従来回路からリセット入力端子Ｐ４およびインバータ４
が取り除かれ、代りにＮＡＮＤゲート７が新たに設けら
れ、インバータ２，３の出力信号を入力信号とし、この
ＮＡＮＤゲート７の出力信号を、リセットアクティブ信
号Ｓ３としている。
このような構成において、ライト入力端子Ｐ１に入力信
号“Ｌ”が印加され、同時にリード入力端子Ｐ２に入力
信号１１１ ＩＴが印加された場合、インバータ２，３
の出力信号は共に“Ｈ”となり、ＮＡＮＤゲート７の出
力信号すなわちリセットアクティブ信号Ｓ３がＬ′とな
り、リセットがかかる。
号“Ｌ”が印加され、同時にリード入力端子Ｐ２に入力
信号１１１ ＩＴが印加された場合、インバータ２，３
の出力信号は共に“Ｈ”となり、ＮＡＮＤゲート７の出
力信号すなわちリセットアクティブ信号Ｓ３がＬ′とな
り、リセットがかかる。
ところで、上記した状態でチップセレクト入力端子Ｐ１
に入力信号１１ Ｌ Ｌ＋が印加されていれば、従来技
術で述べたように、ライトアクティブ信号８１、リード
アクティブ信号Ｓ２共にアクティブ（“Ｌ”レベル）と
なるが、このような状況は通常の半導体集積回路装置で
は定義されておらず、読出し、書込み双方共実行されな
いので何ら支障はない。
に入力信号１１ Ｌ Ｌ＋が印加されていれば、従来技
術で述べたように、ライトアクティブ信号８１、リード
アクティブ信号Ｓ２共にアクティブ（“Ｌ”レベル）と
なるが、このような状況は通常の半導体集積回路装置で
は定義されておらず、読出し、書込み双方共実行されな
いので何ら支障はない。
このように、リード入力端子Ｐ２．ライト入力端子Ｐ３
に“Ｌ″、“Ｌ″の信号が入力された時、リセットがか
かるように構成することでリセット入力端子を別途に設
けることなく、半導体集積回路装置内を初期状態にする
ことができる。
に“Ｌ″、“Ｌ″の信号が入力された時、リセットがか
かるように構成することでリセット入力端子を別途に設
けることなく、半導体集積回路装置内を初期状態にする
ことができる。
なお、この実施例ではライト入力端子Ｐ２．リード入力
端子Ｐ３に“Ｌ″、“１ ＋ｔの信号を入力することで
、リセットがかかるように構成したが、ライトアクティ
ブ信号８１．リードアクティブ信号Ｓ２のアクティブレ
ベル（“Ｌ Ｔｊまたは’Ｈ”）に応じて、定義されて
いない信号レベルでリセットがかかるように構成すれば
よい。
端子Ｐ３に“Ｌ″、“１ ＋ｔの信号を入力することで
、リセットがかかるように構成したが、ライトアクティ
ブ信号８１．リードアクティブ信号Ｓ２のアクティブレ
ベル（“Ｌ Ｔｊまたは’Ｈ”）に応じて、定義されて
いない信号レベルでリセットがかかるように構成すれば
よい。
また、ライト入力端子Ｐ２．リード入力端子Ｐ３に限ら
ず、他の２つ以上の外部入力端子において、定義されて
いない信号組合せ時にリセットがかかるように構成する
ことでも同様の効果を奏する。
ず、他の２つ以上の外部入力端子において、定義されて
いない信号組合せ時にリセットがかかるように構成する
ことでも同様の効果を奏する。
以上説明したように、この発明によれば、半導体集積回
路装置の所定の２つ以上の外部端子の定義されていない
信号組合せが入力されたときに内部にリセットがかかる
ようにしているので、リセット入力端子を設けることな
くリセット操作を行なうことのできる￥−導体集積回路
装置が得られるという効果がある。
路装置の所定の２つ以上の外部端子の定義されていない
信号組合せが入力されたときに内部にリセットがかかる
ようにしているので、リセット入力端子を設けることな
くリセット操作を行なうことのできる￥−導体集積回路
装置が得られるという効果がある。
第１図はこの発明の一実施例である半導体集積回路装置
の信号回路の一部を示す回路図、第２図は従来技術にお
ける半導体集積回路装置の信号回路の一部を示す回路図
である。 図において、７はＮＡＮＤゲート、Ｐ２はライト入力端
子、Ｐ３はリード入力端子、＄３はリセットアクティブ
信号である。 なお、各図中同一符号は同・−または相当部分を示す。 代理人 大 岩 増 雄 第１図 ７−−−−− ＮＡＮＯサート Ｐ２−−−−ラ４ト入力鳩） 第２図 手続補正書（自発） ８８□６皐３．２０Ｂ １、事件の表示 特願日召６２−０７９９１４号２
、発明の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書 ６、補正の内容 （１） 明ｉｌｌ書第５頁第１９行ないし第６頁第６
行の「ところで、・・・何ら支障はない。」を削除する
。 以上
の信号回路の一部を示す回路図、第２図は従来技術にお
ける半導体集積回路装置の信号回路の一部を示す回路図
である。 図において、７はＮＡＮＤゲート、Ｐ２はライト入力端
子、Ｐ３はリード入力端子、＄３はリセットアクティブ
信号である。 なお、各図中同一符号は同・−または相当部分を示す。 代理人 大 岩 増 雄 第１図 ７−−−−− ＮＡＮＯサート Ｐ２−−−−ラ４ト入力鳩） 第２図 手続補正書（自発） ８８□６皐３．２０Ｂ １、事件の表示 特願日召６２−０７９９１４号２
、発明の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書 ６、補正の内容 （１） 明ｉｌｌ書第５頁第１９行ないし第６頁第６
行の「ところで、・・・何ら支障はない。」を削除する
。 以上
Claims (2)
- （１）半導体集積回路装置の所定の２つ以上の外部端子
の定義されていない信号組合せが入力されると、内部に
リセットがかかるようにしたことを特徴とする半導体集
積回路装置。 - （２）前記外部端子はリード端子とライト端子であり、
双方にアクティブ信号が入力されると、内部にリセット
がかかるようにした特許請求の範囲第１項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079914A JPS63245122A (ja) | 1987-03-31 | 1987-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079914A JPS63245122A (ja) | 1987-03-31 | 1987-03-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245122A true JPS63245122A (ja) | 1988-10-12 |
Family
ID=13703558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079914A Pending JPS63245122A (ja) | 1987-03-31 | 1987-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245122A (ja) |
-
1987
- 1987-03-31 JP JP62079914A patent/JPS63245122A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0527285B2 (ja) | ||
| JPS63245122A (ja) | 半導体集積回路装置 | |
| JPH0470212A (ja) | 複合論理回路 | |
| JPS61165882A (ja) | 半導体メモリ回路 | |
| JPH06163700A (ja) | 集積回路装置 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| JPS6216693Y2 (ja) | ||
| JPH03130998A (ja) | 半導体集積回路 | |
| JPH0630379B2 (ja) | マスタスライス式半導体装置 | |
| JP2977138B2 (ja) | 半導体装置 | |
| JPS5844741A (ja) | 半導体集積回路 | |
| JPH0258807B2 (ja) | ||
| JPH0496419A (ja) | 半導体集積回路の入力バッファ回路 | |
| JPS6072318A (ja) | 論理ｌｓｉ | |
| JPS62164153A (ja) | アドレス形式を選択できる半導体集積回路装置 | |
| JPS59128464A (ja) | 半導体集積回路のテスト入力回路 | |
| JPH0160792B2 (ja) | ||
| JPS59160778A (ja) | 試験回路 | |
| JPH10200047A (ja) | 単一パッケージ半導体メモリ・デバイスとそのメモリ容量を２倍にする方法 | |
| JPH08298443A (ja) | Ｄ型フリップフロップ | |
| JPS59210381A (ja) | 集積回路装置の試験回路 | |
| JPS63137459A (ja) | 半導体装置 | |
| JPH0430058B2 (ja) | ||
| JPH04207814A (ja) | 電子回路 | |
| JPH02215218A (ja) | ラッチ回路 |