JP2001208806A - 信号レベル変換方法 - Google Patents
信号レベル変換方法Info
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- 239000004065 semiconductor Substances 0.000 claims abstract description 46
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- 238000012360 testing method Methods 0.000 claims description 49
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- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】
【課題】 消費電力が少なく、小さなハードウェア量で
実現できる、多電源半導体装置における信号レベル変換
方法を得る。 【解決手段】 信号レベルが第１の電圧（２．５Ｖ）の
信号を入出力する第１の半導体回路１１と、信号レベル
が第１の電圧よりも低い第２の電圧（１．３Ｖ）の信号
を入出力する第２の半導体回路１４との間で、それらの
信号を授受する際に、レベルシフタ１６によってこの第
２の半導体回路の出力する信号の信号レベルを、第１の
電圧より高い第３の電圧（３．０Ｖ）にレベル変換した
後、ゲート受け回路１７１に入力し、その信号の信号レ
ベルを第１の電圧にレベル変換して第１の半導体回路に
入力するようにした。
実現できる、多電源半導体装置における信号レベル変換
方法を得る。 【解決手段】 信号レベルが第１の電圧（２．５Ｖ）の
信号を入出力する第１の半導体回路１１と、信号レベル
が第１の電圧よりも低い第２の電圧（１．３Ｖ）の信号
を入出力する第２の半導体回路１４との間で、それらの
信号を授受する際に、レベルシフタ１６によってこの第
２の半導体回路の出力する信号の信号レベルを、第１の
電圧より高い第３の電圧（３．０Ｖ）にレベル変換した
後、ゲート受け回路１７１に入力し、その信号の信号レ
ベルを第１の電圧にレベル変換して第１の半導体回路に
入力するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は多電源半導体装置
における信号レベルの変換方法に関し、特に、低消費電
力、かつ小さなハードウェア量で実現できる信号レベル
変換方法に関するものである。
における信号レベルの変換方法に関し、特に、低消費電
力、かつ小さなハードウェア量で実現できる信号レベル
変換方法に関するものである。
【０００２】
【従来の技術】図３は従来の信号レベル変換方法が適用
された多電源半導体装置を示すブロック図である。図に
おいて、１はＳＤＲＡＭコア、２はそのパワーサプラ
イ、３は電源変換回路、４はロジック回路、５はＳＤＲ
ＡＭテスト回路、６はレベルシフタ、７は入出力回路、
８は入出力レベル変換回路である。
された多電源半導体装置を示すブロック図である。図に
おいて、１はＳＤＲＡＭコア、２はそのパワーサプラ
イ、３は電源変換回路、４はロジック回路、５はＳＤＲ
ＡＭテスト回路、６はレベルシフタ、７は入出力回路、
８は入出力レベル変換回路である。
【０００３】なお、上記多電源半導体装置における各半
導体回路は、ゲート酸化膜の厚さの違いによって耐圧が
異なるトランジスタで構成されている。図３に示す例に
よれば、ＳＤＲＡＭコア１には電圧が３．０Ｖの電源
と、電源変換回路３で変換された２．５Ｖの電源とが供
給されているため、ゲート酸化膜厚Ｔｏｘが５７Åで耐
圧が２．７Ｖのトランジスタと、ゲート酸化膜厚Ｔｏｘ
が７５Åで耐圧が４．０Ｖのトランジスタの２種類が用
いられている。また、ロジック回路４、ＳＤＲＡＭテス
ト回路５、レベルシフタ６には１．３Ｖの電源のみ、も
しくはそれと電源変換回路３で変換された２．５Ｖの電
源とが供給されているため、ゲート酸化膜厚Ｔｏｘが５
７Åで耐圧が２．７Ｖのトランジスタが用いられてい
る。
導体回路は、ゲート酸化膜の厚さの違いによって耐圧が
異なるトランジスタで構成されている。図３に示す例に
よれば、ＳＤＲＡＭコア１には電圧が３．０Ｖの電源
と、電源変換回路３で変換された２．５Ｖの電源とが供
給されているため、ゲート酸化膜厚Ｔｏｘが５７Åで耐
圧が２．７Ｖのトランジスタと、ゲート酸化膜厚Ｔｏｘ
が７５Åで耐圧が４．０Ｖのトランジスタの２種類が用
いられている。また、ロジック回路４、ＳＤＲＡＭテス
ト回路５、レベルシフタ６には１．３Ｖの電源のみ、も
しくはそれと電源変換回路３で変換された２．５Ｖの電
源とが供給されているため、ゲート酸化膜厚Ｔｏｘが５
７Åで耐圧が２．７Ｖのトランジスタが用いられてい
る。
【０００４】次に動作について説明する。通常のリード
動作を行う場合、外部からの入力信号は入出力回路７よ
り入力され、入出力レベル変換回路８に送られて、その
信号レベルが３．０Ｖから１．３Ｖに変換される。信号
レベルが１．３Ｖに変換された信号は、１．３Ｖの電源
が供給されているロジック回路４で処理されて、処理結
果がレベルシフタ６に出力される。従って、このロジッ
ク回路４からレベルシフタ６に送られる信号の信号レベ
ルは１．３Ｖである。レベルシフタ６には１．３Ｖの電
源とともに、電源変換回路３で３．０Ｖより変換された
２．５Ｖの電源が供給されており、このレベルシフタ６
は入力された信号の信号レベルを１．３Ｖから２．５Ｖ
にレベル変換してＳＤＲＡＭコア１に送る。
動作を行う場合、外部からの入力信号は入出力回路７よ
り入力され、入出力レベル変換回路８に送られて、その
信号レベルが３．０Ｖから１．３Ｖに変換される。信号
レベルが１．３Ｖに変換された信号は、１．３Ｖの電源
が供給されているロジック回路４で処理されて、処理結
果がレベルシフタ６に出力される。従って、このロジッ
ク回路４からレベルシフタ６に送られる信号の信号レベ
ルは１．３Ｖである。レベルシフタ６には１．３Ｖの電
源とともに、電源変換回路３で３．０Ｖより変換された
２．５Ｖの電源が供給されており、このレベルシフタ６
は入力された信号の信号レベルを１．３Ｖから２．５Ｖ
にレベル変換してＳＤＲＡＭコア１に送る。
【０００５】ＳＤＲＡＭコア１ではレベルシフタ６より
受け取った、信号レベルが２．５Ｖの信号に基づいてア
クセス動作が実行され、指定されたアドレスよりデータ
が読み出される。なお、この読み出されたデータの信号
レベルは２．５Ｖである。この読み出されたデータの信
号はレベルシフタ６に送られてその信号レベルが２．５
Ｖから１．３Ｖにレベル変換され、ロジック回路４に入
力される。この信号レベルが１．３Ｖの信号はロジック
回路４で処理されて入出力レベル変換回路８に送られ
る。なお、このロジック回路４から入出力レベル変換回
路８に送られる信号の信号レベルは１．３Ｖである。入
出力レベル変換回路８では入力された信号の信号レベル
を１．３Ｖから３．０Ｖに変換して入出力回路７に送
り、入出力回路７はそれを外部に出力する。
受け取った、信号レベルが２．５Ｖの信号に基づいてア
クセス動作が実行され、指定されたアドレスよりデータ
が読み出される。なお、この読み出されたデータの信号
レベルは２．５Ｖである。この読み出されたデータの信
号はレベルシフタ６に送られてその信号レベルが２．５
Ｖから１．３Ｖにレベル変換され、ロジック回路４に入
力される。この信号レベルが１．３Ｖの信号はロジック
回路４で処理されて入出力レベル変換回路８に送られ
る。なお、このロジック回路４から入出力レベル変換回
路８に送られる信号の信号レベルは１．３Ｖである。入
出力レベル変換回路８では入力された信号の信号レベル
を１．３Ｖから３．０Ｖに変換して入出力回路７に送
り、入出力回路７はそれを外部に出力する。
【０００６】以上、通常時において、外部からの信号に
よりＳＤＲＡＭコア１のリード動作を行う場合について
説明したが、外部からの信号によるＳＤＲＡＭコア１へ
のライト動作についても全く同様である。
よりＳＤＲＡＭコア１のリード動作を行う場合について
説明したが、外部からの信号によるＳＤＲＡＭコア１へ
のライト動作についても全く同様である。
【０００７】また、ＳＤＲＡＭテストモードにおいて
も、上記通常時と同様の動作によってＳＤＲＡＭコア１
のテストが行われる。すなわち、入出力レベル変換回路
８にて１．３Ｖにレベル変換されたテスト信号は、ロジ
ック回路４内のＳＤＲＡＭテスト回路５で処理され、レ
ベルシフタ６に送られる。レベルシフタ６では受け取っ
たテスト信号の信号レベルを１．３Ｖから２．５Ｖにレ
ベル変換してＳＤＲＡＭコア１に送る。このテスト信号
に対するＳＤＲＡＭコア１からの応答信号はレベルシフ
タ６に送られて、その信号レベルが２．５Ｖから１．３
Ｖに変換される。この１．３Ｖにレベル変換された応答
信号はＳＤＲＡＭテスト回路５にて処理され、入出力レ
ベル変換回路８にてその信号レベルが３．０Ｖにレベル
変換されて入出力回路７より出力される。これにより、
ＳＤＲＡＭコア１の正常性が検証される。
も、上記通常時と同様の動作によってＳＤＲＡＭコア１
のテストが行われる。すなわち、入出力レベル変換回路
８にて１．３Ｖにレベル変換されたテスト信号は、ロジ
ック回路４内のＳＤＲＡＭテスト回路５で処理され、レ
ベルシフタ６に送られる。レベルシフタ６では受け取っ
たテスト信号の信号レベルを１．３Ｖから２．５Ｖにレ
ベル変換してＳＤＲＡＭコア１に送る。このテスト信号
に対するＳＤＲＡＭコア１からの応答信号はレベルシフ
タ６に送られて、その信号レベルが２．５Ｖから１．３
Ｖに変換される。この１．３Ｖにレベル変換された応答
信号はＳＤＲＡＭテスト回路５にて処理され、入出力レ
ベル変換回路８にてその信号レベルが３．０Ｖにレベル
変換されて入出力回路７より出力される。これにより、
ＳＤＲＡＭコア１の正常性が検証される。
【０００８】この図３においては、通常のリード・ライ
ト時における信号の流れを細線によって、ＳＤＲＡＭテ
ストモードにおける信号の流れを太線によってそれぞれ
示している。
ト時における信号の流れを細線によって、ＳＤＲＡＭテ
ストモードにおける信号の流れを太線によってそれぞれ
示している。
【０００９】なお、このような従来の信号レベル変換方
法に関連する記載のある文献としては、例えば特開昭５
９−１３９７２５号公報、特開平９−１４８９１３号公
報などがある。
法に関連する記載のある文献としては、例えば特開昭５
９−１３９７２５号公報、特開平９−１４８９１３号公
報などがある。
【００１０】
【発明が解決しようとする課題】従来の信号レベル変換
方法は以上のように行われているので、ＳＤＲＡＭテス
ト回路５を含むロジック回路４と、ＳＤＲＡＭコア１と
の間の全信号に対して、レベルシフタ６によるレベル変
換が必要となり、ハードウェア量が大きなものになると
ともに、電源変換回路３は２．５Ｖ電源をＳＤＲＡＭコ
ア１に供給するだけでなく、レベルシフタ６にも供給す
る必要があるため、ＳＤＲＡＭコア１以外のロジック部
の電力消費も考慮する必要があり、大きな電流供給能力
が要求されて、ハードウェア量が大きくなり、さらに、
消費電力も増大するなどの課題があった。
方法は以上のように行われているので、ＳＤＲＡＭテス
ト回路５を含むロジック回路４と、ＳＤＲＡＭコア１と
の間の全信号に対して、レベルシフタ６によるレベル変
換が必要となり、ハードウェア量が大きなものになると
ともに、電源変換回路３は２．５Ｖ電源をＳＤＲＡＭコ
ア１に供給するだけでなく、レベルシフタ６にも供給す
る必要があるため、ＳＤＲＡＭコア１以外のロジック部
の電力消費も考慮する必要があり、大きな電流供給能力
が要求されて、ハードウェア量が大きくなり、さらに、
消費電力も増大するなどの課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、多電源半導体装置において、消費
電力が少なく、小さなハードウェア量で実現することの
できる信号レベル変換方法を得ることを目的とする。
めになされたもので、多電源半導体装置において、消費
電力が少なく、小さなハードウェア量で実現することの
できる信号レベル変換方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る信号レベ
ル変換方法は、信号レベルが第１の電圧である第１の半
導体回路と、信号レベルが第１の電圧よりも低い第２の
電圧である第２の半導体回路との間で信号を授受する際
に、第２の半導体回路が出力する信号の信号レベルを第
１の電圧より高い第３の電圧に変換し、その信号をゲー
ト受け回路に入力して第１の電圧にレベル変換した後、
第１の半導体回路に入力するようにしたものである。
ル変換方法は、信号レベルが第１の電圧である第１の半
導体回路と、信号レベルが第１の電圧よりも低い第２の
電圧である第２の半導体回路との間で信号を授受する際
に、第２の半導体回路が出力する信号の信号レベルを第
１の電圧より高い第３の電圧に変換し、その信号をゲー
ト受け回路に入力して第１の電圧にレベル変換した後、
第１の半導体回路に入力するようにしたものである。
【００１３】この発明に係る信号レベル変換方法は、信
号レベルが第１の電圧である信号をテスト回路より出力
し、それをレベルシフタでレベル変換せずにそのままの
信号レベルで第１の半導体回路に入力するようにしたも
のである。
号レベルが第１の電圧である信号をテスト回路より出力
し、それをレベルシフタでレベル変換せずにそのままの
信号レベルで第１の半導体回路に入力するようにしたも
のである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による信
号レベル変換方法が適用される多電源半導体装置を示す
ブロック図である。図において、１１は信号レベルが第
１の電圧（２．５Ｖ）の信号が入出力される第１の半導
体回路であり、ここでは、蓄積したデータのリード・ラ
イトが行われるＳＤＲＡＭコアが例示されている。１２
はこのＳＤＲＡＭコア１１内に配置されて、外部より受
けた３．０Ｖの電源をＳＤＲＡＭコア１１内に供給する
パワーサプライである。１３は外部からの３．０Ｖの電
源を２．５Ｖの電源に変換して、上記ＳＤＲＡＭコア１
１にのみ供給する電源変換回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による信
号レベル変換方法が適用される多電源半導体装置を示す
ブロック図である。図において、１１は信号レベルが第
１の電圧（２．５Ｖ）の信号が入出力される第１の半導
体回路であり、ここでは、蓄積したデータのリード・ラ
イトが行われるＳＤＲＡＭコアが例示されている。１２
はこのＳＤＲＡＭコア１１内に配置されて、外部より受
けた３．０Ｖの電源をＳＤＲＡＭコア１１内に供給する
パワーサプライである。１３は外部からの３．０Ｖの電
源を２．５Ｖの電源に変換して、上記ＳＤＲＡＭコア１
１にのみ供給する電源変換回路である。
【００１５】また、１４は信号レベルが上記第１の電圧
である２．５Ｖよりも低い第２の電圧（１．３Ｖ）の信
号が入出力される第２の半導体回路であり、ここでは、
ＳＤＲＡＭコア１１のリード・ライト制御を行うロジッ
ク回路が例示されている。１５はこのロジック回路１４
内に配置されて、第１の半導体回路の正常性をテストす
るテスト回路で、ここではＳＤＲＡＭコア１１のテスト
を行うＳＤＲＡＭテスト回路が例示されており、テスト
用の信号は２．５Ｖの信号レベルで入出力されている。
１６はロジック回路１４からＳＤＲＡＭコア１１に送ら
れる信号の信号レベルを、第２の電圧（１．３Ｖ）から
第１の電圧（２．５Ｖ）よりも高い第３の電圧（３．０
Ｖ）にレベル変換するレベルシフタであり、ＳＤＲＡＭ
テスト回路１５からの信号についてはレベル変換を行わ
ず、２．５Ｖの信号レベルのままＳＤＲＡＭコア１１に
入力する。
である２．５Ｖよりも低い第２の電圧（１．３Ｖ）の信
号が入出力される第２の半導体回路であり、ここでは、
ＳＤＲＡＭコア１１のリード・ライト制御を行うロジッ
ク回路が例示されている。１５はこのロジック回路１４
内に配置されて、第１の半導体回路の正常性をテストす
るテスト回路で、ここではＳＤＲＡＭコア１１のテスト
を行うＳＤＲＡＭテスト回路が例示されており、テスト
用の信号は２．５Ｖの信号レベルで入出力されている。
１６はロジック回路１４からＳＤＲＡＭコア１１に送ら
れる信号の信号レベルを、第２の電圧（１．３Ｖ）から
第１の電圧（２．５Ｖ）よりも高い第３の電圧（３．０
Ｖ）にレベル変換するレベルシフタであり、ＳＤＲＡＭ
テスト回路１５からの信号についてはレベル変換を行わ
ず、２．５Ｖの信号レベルのままＳＤＲＡＭコア１１に
入力する。
【００１６】１７１はレベルシフタ１６によってレベル
変換された３．０Ｖの信号がゲート入力され、その信号
レベルを２．５Ｖに変換してＳＤＲＡＭコア１１の入力
とするゲート受け回路としてのインバータであり、１７
２はＳＤＲＡＭコア１１より出力された２．５Ｖの信号
がレベルシフタ１６を経由せずに直接ゲート入力され、
その信号レベルを１．３Ｖに変換してロジック回路１４
の入力とするゲート受け回路としてのインバータであ
る。また、１７３はレベル変換を受けずにレベルシフタ
１６より出力された、ＳＤＲＡＭテスト回路１５からの
２．５Ｖの信号がゲート入力され、そのままの信号レベ
ルでＳＤＲＡＭコア１１の入力とするゲート受け回路と
してのインバータであり、１７４はＳＤＲＡＭコア１１
より出力された２．５Ｖの信号がレベルシフタ１６を経
由せずに直接ゲート入力され、そのままの信号レベルで
ＳＤＲＡＭテスト回路１５の入力とするゲート受け回路
としてのインバータである。なお、ここでは、これらゲ
ート受け回路１７１〜１７４として、インバータを用い
たものを例示したが、ＮＡＮＤ回路、ＮＯＲ回路など
の、入力をゲートで受ける回路であれば他の回路であっ
てもよい。
変換された３．０Ｖの信号がゲート入力され、その信号
レベルを２．５Ｖに変換してＳＤＲＡＭコア１１の入力
とするゲート受け回路としてのインバータであり、１７
２はＳＤＲＡＭコア１１より出力された２．５Ｖの信号
がレベルシフタ１６を経由せずに直接ゲート入力され、
その信号レベルを１．３Ｖに変換してロジック回路１４
の入力とするゲート受け回路としてのインバータであ
る。また、１７３はレベル変換を受けずにレベルシフタ
１６より出力された、ＳＤＲＡＭテスト回路１５からの
２．５Ｖの信号がゲート入力され、そのままの信号レベ
ルでＳＤＲＡＭコア１１の入力とするゲート受け回路と
してのインバータであり、１７４はＳＤＲＡＭコア１１
より出力された２．５Ｖの信号がレベルシフタ１６を経
由せずに直接ゲート入力され、そのままの信号レベルで
ＳＤＲＡＭテスト回路１５の入力とするゲート受け回路
としてのインバータである。なお、ここでは、これらゲ
ート受け回路１７１〜１７４として、インバータを用い
たものを例示したが、ＮＡＮＤ回路、ＮＯＲ回路など
の、入力をゲートで受ける回路であれば他の回路であっ
てもよい。
【００１７】７は外部からの信号の入出力を制御する、
図３に同一符号を付して示したものと同等の入出力回路
であり、１８はこの入出力回路７にて入出力される信号
のレベル変換を行う入出力レベル変換回路である。な
お、この入出力レベル変換回路１８は、通常のリード・
ライト動作時の信号についてはその信号レベルを３．０
Ｖと１．３Ｖとでレベル変換しているが、ＳＤＲＡＭテ
ストモードの信号についてはレベル変換を行わず、入力
された２．５Ｖの信号をそのまま２．５Ｖで出力してい
る。
図３に同一符号を付して示したものと同等の入出力回路
であり、１８はこの入出力回路７にて入出力される信号
のレベル変換を行う入出力レベル変換回路である。な
お、この入出力レベル変換回路１８は、通常のリード・
ライト動作時の信号についてはその信号レベルを３．０
Ｖと１．３Ｖとでレベル変換しているが、ＳＤＲＡＭテ
ストモードの信号についてはレベル変換を行わず、入力
された２．５Ｖの信号をそのまま２．５Ｖで出力してい
る。
【００１８】この図１に示す実施の形態１の多電源半導
体装置によれば、ＳＤＲＡＭコア１１には、外部からの
３．０Ｖの電源と、それを電源変換回路１３にて変換さ
れた２．５Ｖの電源とが供給され、レベルシフタ１６に
は、外部からの１．３Ｖの電源と、３．０Ｖの電源とが
供給されているので、それぞれゲート酸化膜厚Ｔｏｘが
５７Åで耐圧が２．７Ｖのトランジスタと、ゲート酸化
膜厚Ｔｏｘが７５Åで耐圧が４．０Ｖのトランジスタの
２種類が用いられている。また、ロジック回路１４とＳ
ＤＲＡＭテスト回路１５には、１．３Ｖの電源のみが供
給されているため、ゲート酸化膜厚Ｔｏｘが５７Åで耐
圧が２．７Ｖのトランジスタが用いられている。
体装置によれば、ＳＤＲＡＭコア１１には、外部からの
３．０Ｖの電源と、それを電源変換回路１３にて変換さ
れた２．５Ｖの電源とが供給され、レベルシフタ１６に
は、外部からの１．３Ｖの電源と、３．０Ｖの電源とが
供給されているので、それぞれゲート酸化膜厚Ｔｏｘが
５７Åで耐圧が２．７Ｖのトランジスタと、ゲート酸化
膜厚Ｔｏｘが７５Åで耐圧が４．０Ｖのトランジスタの
２種類が用いられている。また、ロジック回路１４とＳ
ＤＲＡＭテスト回路１５には、１．３Ｖの電源のみが供
給されているため、ゲート酸化膜厚Ｔｏｘが５７Åで耐
圧が２．７Ｖのトランジスタが用いられている。
【００１９】なお、この実施の形態１においても、図１
に示すように、通常のリード・ライト時の信号の流れを
細線で、ＳＤＲＡＭテストモードにおける信号の流れを
太線でそれぞれ示している。
に示すように、通常のリード・ライト時の信号の流れを
細線で、ＳＤＲＡＭテストモードにおける信号の流れを
太線でそれぞれ示している。
【００２０】次に動作について説明する。通常のリード
動作では、従来の場合と同様に、外部からの入力信号は
細線で示すように、入出力回路７より入力されて入出力
レベル変換回路１８に送られ、その信号レベルが３．０
Ｖから１．３Ｖに変換される。この１．３Ｖにレベル変
換された信号は、１．３Ｖの電源が供給されているロジ
ック回路１４に入力されて処理され、処理結果がレベル
シフタ１６に出力される。従って、このロジック回路１
４からレベルシフタ１６に送られる信号の信号レベルは
１．３Ｖである。このレベルシフタ１６には１．３Ｖの
電源と３．０Ｖの電源が供給されており、入力された信
号の信号レベルを１．３Ｖから３．０Ｖにレベル変換す
る。
動作では、従来の場合と同様に、外部からの入力信号は
細線で示すように、入出力回路７より入力されて入出力
レベル変換回路１８に送られ、その信号レベルが３．０
Ｖから１．３Ｖに変換される。この１．３Ｖにレベル変
換された信号は、１．３Ｖの電源が供給されているロジ
ック回路１４に入力されて処理され、処理結果がレベル
シフタ１６に出力される。従って、このロジック回路１
４からレベルシフタ１６に送られる信号の信号レベルは
１．３Ｖである。このレベルシフタ１６には１．３Ｖの
電源と３．０Ｖの電源が供給されており、入力された信
号の信号レベルを１．３Ｖから３．０Ｖにレベル変換す
る。
【００２１】ここで、これらレベルシフタ１６および入
出力レベル変換回路１８で用いられる信号レベルの変換
回路の一例を図２に示す。なお、同図（ａ）は１．３Ｖ
から３．０Ｖへの変換回路を示す回路図であり、同図
（ｂ）は３．０Ｖから１．３Ｖへの変換回路を示す回路
図である。
出力レベル変換回路１８で用いられる信号レベルの変換
回路の一例を図２に示す。なお、同図（ａ）は１．３Ｖ
から３．０Ｖへの変換回路を示す回路図であり、同図
（ｂ）は３．０Ｖから１．３Ｖへの変換回路を示す回路
図である。
【００２２】この図２（ａ）に示す変換回路では、入力
端子ＩＮの電圧が１．３ＶになるとトランジスタＴｒ１
がＯＮ、Ｔｒ２がＯＦＦ、Ｔｒ３がＯＦＦ、Ｔｒ４がＯ
Ｎとなって、出力端子ＯＵＴの電圧は３．０Ｖになる。
また入力端子ＩＮの電圧が０ＶになるとトランジスタＴ
ｒ１がＯＦＦ、Ｔｒ２がＯＮ、Ｔｒ３がＯＮ、Ｔｒ４が
ＯＦＦとなって、出力端子ＯＵＴの電圧は０Ｖになる。
このようにして、信号レベルが１．３Ｖから３．０Ｖに
レベル変換される。また、図２（ｂ）に示す変換回路も
同様に、入力端子ＩＮの電圧が３．０Ｖになるとトラン
ジスタＴｒ１がＯＮ、Ｔｒ２がＯＦＦ、Ｔｒ３がＯＦ
Ｆ、Ｔｒ４がＯＮとなって、出力端子ＯＵＴの電圧は
１．３Ｖになる。また入力端子ＩＮの電圧が０Ｖになる
とトランジスタＴｒ１がＯＦＦ、Ｔｒ２がＯＮ、Ｔｒ３
がＯＮ、Ｔｒ４がＯＦＦとなって、出力端子ＯＵＴの電
圧は０Ｖになる。このようにして、信号レベルが３．０
Ｖから１．３Ｖにレベル変換される。
端子ＩＮの電圧が１．３ＶになるとトランジスタＴｒ１
がＯＮ、Ｔｒ２がＯＦＦ、Ｔｒ３がＯＦＦ、Ｔｒ４がＯ
Ｎとなって、出力端子ＯＵＴの電圧は３．０Ｖになる。
また入力端子ＩＮの電圧が０ＶになるとトランジスタＴ
ｒ１がＯＦＦ、Ｔｒ２がＯＮ、Ｔｒ３がＯＮ、Ｔｒ４が
ＯＦＦとなって、出力端子ＯＵＴの電圧は０Ｖになる。
このようにして、信号レベルが１．３Ｖから３．０Ｖに
レベル変換される。また、図２（ｂ）に示す変換回路も
同様に、入力端子ＩＮの電圧が３．０Ｖになるとトラン
ジスタＴｒ１がＯＮ、Ｔｒ２がＯＦＦ、Ｔｒ３がＯＦ
Ｆ、Ｔｒ４がＯＮとなって、出力端子ＯＵＴの電圧は
１．３Ｖになる。また入力端子ＩＮの電圧が０Ｖになる
とトランジスタＴｒ１がＯＦＦ、Ｔｒ２がＯＮ、Ｔｒ３
がＯＮ、Ｔｒ４がＯＦＦとなって、出力端子ＯＵＴの電
圧は０Ｖになる。このようにして、信号レベルが３．０
Ｖから１．３Ｖにレベル変換される。
【００２３】このレベルシフタ１６によってレベル変換
された３．０Ｖの信号は、ゲート酸化膜厚Ｔｏｘが７５
Åのインバータ１７１にゲート入力され、その信号レベ
ルが２．５Ｖに変換されてＳＤＲＡＭコア１１のアクセ
ス入力となる。ＳＤＲＡＭコア１１ではインバータ１７
１にてレベル変換された、信号レベルが２．５Ｖの信号
に基づいてアクセス動作が実行され、指定されたアドレ
スよりデータが読み出される。なお、この読み出された
データの信号レベルは２．５Ｖである。
された３．０Ｖの信号は、ゲート酸化膜厚Ｔｏｘが７５
Åのインバータ１７１にゲート入力され、その信号レベ
ルが２．５Ｖに変換されてＳＤＲＡＭコア１１のアクセ
ス入力となる。ＳＤＲＡＭコア１１ではインバータ１７
１にてレベル変換された、信号レベルが２．５Ｖの信号
に基づいてアクセス動作が実行され、指定されたアドレ
スよりデータが読み出される。なお、この読み出された
データの信号レベルは２．５Ｖである。
【００２４】このＳＤＲＡＭコア１１より読み出された
データの信号は、レベルシフタ１６を経由せずに直接ロ
ジック回路１４に送られて、ゲート酸化膜厚Ｔｏｘが５
７Åのインバータ１７２に入力される。インバータ１７
２では受け取った信号の信号レベルを２．５Ｖから１．
３Ｖにレベル変換して、ロジック回路１４の入力とす
る。この信号レベルが１．３Ｖの信号はロジック回路１
４で処理されて入出力レベル変換回路１８に送られる。
このロジック回路１４から入出力レベル変換回路１８に
送られる信号の信号レベルは１．３Ｖである。入出力レ
ベル変換回路１８では、入力された信号の信号レベルを
１．３Ｖから３．０Ｖに変換して入出力回路７に送り、
入出力回路７はそれを外部に出力する。
データの信号は、レベルシフタ１６を経由せずに直接ロ
ジック回路１４に送られて、ゲート酸化膜厚Ｔｏｘが５
７Åのインバータ１７２に入力される。インバータ１７
２では受け取った信号の信号レベルを２．５Ｖから１．
３Ｖにレベル変換して、ロジック回路１４の入力とす
る。この信号レベルが１．３Ｖの信号はロジック回路１
４で処理されて入出力レベル変換回路１８に送られる。
このロジック回路１４から入出力レベル変換回路１８に
送られる信号の信号レベルは１．３Ｖである。入出力レ
ベル変換回路１８では、入力された信号の信号レベルを
１．３Ｖから３．０Ｖに変換して入出力回路７に送り、
入出力回路７はそれを外部に出力する。
【００２５】以上、通常時において、外部からの信号に
よりＳＤＲＡＭコア１１のリード動作を行う場合につい
て説明したが、外部からの信号によりＳＤＲＡＭコア１
１へのライト動作についても全く同様である。
よりＳＤＲＡＭコア１１のリード動作を行う場合につい
て説明したが、外部からの信号によりＳＤＲＡＭコア１
１へのライト動作についても全く同様である。
【００２６】ここで、このように構成された多電源半導
体装置では、レベルシフタ１６に大電流が流れ、それに
よってノイズや誤動作が発生することがあり、ＳＤＲＡ
Ｍコア１１の正常性を正確にテストできなくなることも
ある。そのような場合、ＳＤＲＡＭテストモードではな
く、通常のリード・ライトの動作モードにおいても、当
該多電源半導体装置全体の動作に問題が生ずることがあ
る。この場合、図３に示す構成の多電源半導体装置にお
ける従来の信号レベル変換方法では、問題がレベルシフ
タ１６にあるのか、ＳＤＲＡＭコア１１にあるのかを区
別することが困難となる。
体装置では、レベルシフタ１６に大電流が流れ、それに
よってノイズや誤動作が発生することがあり、ＳＤＲＡ
Ｍコア１１の正常性を正確にテストできなくなることも
ある。そのような場合、ＳＤＲＡＭテストモードではな
く、通常のリード・ライトの動作モードにおいても、当
該多電源半導体装置全体の動作に問題が生ずることがあ
る。この場合、図３に示す構成の多電源半導体装置にお
ける従来の信号レベル変換方法では、問題がレベルシフ
タ１６にあるのか、ＳＤＲＡＭコア１１にあるのかを区
別することが困難となる。
【００２７】多電源半導体装置では、レベルシフタ１６
を含んだ装置全体として問題なく動作する必要がある。
そのため、ＳＤＲＡＭテストモードにおいては、上述の
ようなことを避け、ＳＤＲＡＭコア１１のみをテストし
て、ＳＤＲＡＭコア１１に問題がないことだけを判定
し、問題がどのブロックにあるのかを判断しやすくする
必要がある。そのため、ＳＤＲＡＭテストモードにおい
ては、レベルシフタ１６および入出力レベル変換回路１
８を、２．５Ｖで動作する単なるバッファとして使用し
てテストを行っている。
を含んだ装置全体として問題なく動作する必要がある。
そのため、ＳＤＲＡＭテストモードにおいては、上述の
ようなことを避け、ＳＤＲＡＭコア１１のみをテストし
て、ＳＤＲＡＭコア１１に問題がないことだけを判定
し、問題がどのブロックにあるのかを判断しやすくする
必要がある。そのため、ＳＤＲＡＭテストモードにおい
ては、レベルシフタ１６および入出力レベル変換回路１
８を、２．５Ｖで動作する単なるバッファとして使用し
てテストを行っている。
【００２８】以下に、そのようなＳＤＲＡＭテストモー
ドの動作について説明する。このＳＤＲＡＭテストモー
ドにおいて、入出力レベル変換回路１８はロジック回路
１４のＳＤＲＡＭテスト回路１５との間で授受する、通
常時において、信号レベルが１．３Ｖであった信号の信
号レベルを２．５Ｖとし、入出力回路７との間で授受す
る、通常時において、信号レベルが３．０Ｖであった信
号の信号レベルを２．５Ｖにすることによって、単なる
バッファとして動作している。また、レベルシフタ１６
も同様に単なるバッファとして動作し、ＳＤＲＡＭテス
ト回路１５より出力される信号レベルが２．５Ｖの信号
を、レベル変換を行わずにそのまま２．５Ｖの信号レベ
ルでＳＤＲＡＭコア１１に送出している。
ドの動作について説明する。このＳＤＲＡＭテストモー
ドにおいて、入出力レベル変換回路１８はロジック回路
１４のＳＤＲＡＭテスト回路１５との間で授受する、通
常時において、信号レベルが１．３Ｖであった信号の信
号レベルを２．５Ｖとし、入出力回路７との間で授受す
る、通常時において、信号レベルが３．０Ｖであった信
号の信号レベルを２．５Ｖにすることによって、単なる
バッファとして動作している。また、レベルシフタ１６
も同様に単なるバッファとして動作し、ＳＤＲＡＭテス
ト回路１５より出力される信号レベルが２．５Ｖの信号
を、レベル変換を行わずにそのまま２．５Ｖの信号レベ
ルでＳＤＲＡＭコア１１に送出している。
【００２９】図１に太線で示した、ＳＤＲＡＭコア１１
をテストするための信号は、入出力回路７から２．５Ｖ
の信号レベルで入出力レベル変換回路１８に入力され
る。入出力レベル変換回路１８はバッファとして動作し
て、レベル変換を行わずに２．５Ｖの信号レベルのま
ま、ロジック回路１４内のＳＤＲＡＭテスト回路１５に
送られる。ＳＤＲＡＭテスト回路１５では受け取った信
号を処理して、信号レベルが２．５Ｖのテスト信号を発
生し、それをレベルシフタ１６に入力する。レベルシフ
タ１６もバッファとして動作し、この入力されたテスト
信号を、レベル変換を行わずに２．５Ｖの信号レベルの
まま出力する。このレベルシフタ１６の出力する信号レ
ベルが２．５Ｖのテスト信号は、ゲート酸化膜厚Ｔｏｘ
が７５Åのインバータ１７３にゲート入力され、そのま
まの信号レベルでＳＤＲＡＭコア１１に送られ、そのア
クセス入力となる。
をテストするための信号は、入出力回路７から２．５Ｖ
の信号レベルで入出力レベル変換回路１８に入力され
る。入出力レベル変換回路１８はバッファとして動作し
て、レベル変換を行わずに２．５Ｖの信号レベルのま
ま、ロジック回路１４内のＳＤＲＡＭテスト回路１５に
送られる。ＳＤＲＡＭテスト回路１５では受け取った信
号を処理して、信号レベルが２．５Ｖのテスト信号を発
生し、それをレベルシフタ１６に入力する。レベルシフ
タ１６もバッファとして動作し、この入力されたテスト
信号を、レベル変換を行わずに２．５Ｖの信号レベルの
まま出力する。このレベルシフタ１６の出力する信号レ
ベルが２．５Ｖのテスト信号は、ゲート酸化膜厚Ｔｏｘ
が７５Åのインバータ１７３にゲート入力され、そのま
まの信号レベルでＳＤＲＡＭコア１１に送られ、そのア
クセス入力となる。
【００３０】ＳＤＲＡＭコア１１ではインバータ１７３
からの信号レベルが２．５Ｖのテスト信号に基づいてア
クセス動作が実行され、指定されたアドレスよりデータ
が読み出される。なお、この読み出されたデータの信号
レベルは２．５Ｖである。このＳＤＲＡＭコア１１から
読み出されたデータの信号は、レベルシフタ１６を経由
せずに直接ロジック回路１４に送られて、ゲート酸化膜
厚Ｔｏｘが５７Åのインバータ１７４に入力される。こ
のインバータ１７４で受け取られた信号レベルが２．５
Ｖの信号がＳＤＲＡＭテスト回路１５の入力となる。こ
の信号レベルが２．５Ｖの信号はロジック回路１４のＳ
ＤＲＡＭテスト回路１５で処理され、処理結果が入出力
レベル変換回路１８に送られる。入出力レベル変換回路
１８は単なるバッファとして動作し、受け取った信号を
２．５Ｖの信号レベルのまま入出力回路７に送り、入出
力回路７はそれを外部に出力する。これにより、ＳＤＲ
ＡＭコア１１の正常性が検証される。
からの信号レベルが２．５Ｖのテスト信号に基づいてア
クセス動作が実行され、指定されたアドレスよりデータ
が読み出される。なお、この読み出されたデータの信号
レベルは２．５Ｖである。このＳＤＲＡＭコア１１から
読み出されたデータの信号は、レベルシフタ１６を経由
せずに直接ロジック回路１４に送られて、ゲート酸化膜
厚Ｔｏｘが５７Åのインバータ１７４に入力される。こ
のインバータ１７４で受け取られた信号レベルが２．５
Ｖの信号がＳＤＲＡＭテスト回路１５の入力となる。こ
の信号レベルが２．５Ｖの信号はロジック回路１４のＳ
ＤＲＡＭテスト回路１５で処理され、処理結果が入出力
レベル変換回路１８に送られる。入出力レベル変換回路
１８は単なるバッファとして動作し、受け取った信号を
２．５Ｖの信号レベルのまま入出力回路７に送り、入出
力回路７はそれを外部に出力する。これにより、ＳＤＲ
ＡＭコア１１の正常性が検証される。
【００３１】以上、ＳＤＲＡＭコア１１のリード動作に
おけるＳＤＲＡＭコア１１のテストについて説明した
が、ＳＤＲＡＭコア１１へのライト動作におけるＳＤＲ
ＡＭコア１１のテストについても全く同様である。
おけるＳＤＲＡＭコア１１のテストについて説明した
が、ＳＤＲＡＭコア１１へのライト動作におけるＳＤＲ
ＡＭコア１１のテストについても全く同様である。
【００３２】このように、この実施の形態１によれば、
ＳＤＲＡＭテスト回路１５を含むロジック回路１４と、
ＳＤＲＡＭコア１１との間で授受される全ての信号に対
して、信号レベルのレベル変換を行う必要がなくなると
ともに、電源変換回路１３は２．５Ｖの電源をＳＤＲＡ
Ｍコア１１にのみ供給すればよくなるので、ハードウェ
ア量を削減することができ、かつ消費電力も小さな信号
レベル変換方法が実現可能となり、また、ＳＤＲＡＭテ
ストモードにおいて、レベルシフタ１６、および入出力
レベル変換回路１８を単なるバッファとして動作させる
ことができるため、これらレベルシフタ１６や入出力レ
ベル変換回路１８の影響をなくして、ＳＤＲＡＭコア１
１の正常性のみをテストすることが可能となるなどの効
果が得られる。
ＳＤＲＡＭテスト回路１５を含むロジック回路１４と、
ＳＤＲＡＭコア１１との間で授受される全ての信号に対
して、信号レベルのレベル変換を行う必要がなくなると
ともに、電源変換回路１３は２．５Ｖの電源をＳＤＲＡ
Ｍコア１１にのみ供給すればよくなるので、ハードウェ
ア量を削減することができ、かつ消費電力も小さな信号
レベル変換方法が実現可能となり、また、ＳＤＲＡＭテ
ストモードにおいて、レベルシフタ１６、および入出力
レベル変換回路１８を単なるバッファとして動作させる
ことができるため、これらレベルシフタ１６や入出力レ
ベル変換回路１８の影響をなくして、ＳＤＲＡＭコア１
１の正常性のみをテストすることが可能となるなどの効
果が得られる。
【００３３】
【発明の効果】以上のように、この発明によれば、第１
の電圧による信号を入出力する第１の半導体回路と、そ
れよりも低い第２の電圧による信号を入出力する第２の
半導体回路との間の信号の授受に際して、第２の半導体
回路が出力する信号を第１の電圧より高い第３の電圧に
変換し、その信号をゲート受け回路に入力して第１の電
圧に変換した後、第１の半導体回路に入力するように構
成したので、第２の半導体回路と第１の半導体回路との
間の全信号に対してレベル変換を行う必要がなくなると
ともに、電源変換回路からは第１の半導体回路に対して
のみ、変換した電源を供給すればよいので、ハードウェ
ア量を削減でき、かつ消費電力も少ない信号レベル変換
方法が得られるという効果がある。
の電圧による信号を入出力する第１の半導体回路と、そ
れよりも低い第２の電圧による信号を入出力する第２の
半導体回路との間の信号の授受に際して、第２の半導体
回路が出力する信号を第１の電圧より高い第３の電圧に
変換し、その信号をゲート受け回路に入力して第１の電
圧に変換した後、第１の半導体回路に入力するように構
成したので、第２の半導体回路と第１の半導体回路との
間の全信号に対してレベル変換を行う必要がなくなると
ともに、電源変換回路からは第１の半導体回路に対して
のみ、変換した電源を供給すればよいので、ハードウェ
ア量を削減でき、かつ消費電力も少ない信号レベル変換
方法が得られるという効果がある。
【００３４】この発明によれば、テスト回路より出力し
た第１の電圧による信号を、レベル変換せずにそのまま
第１の半導体回路に入力するように構成したので、レベ
ルシフタの影響をなくし、それを時に単なるバッファと
して動作させることが可能となって、第１の半導体回路
のテストのみが行えるという効果がある。
た第１の電圧による信号を、レベル変換せずにそのまま
第１の半導体回路に入力するように構成したので、レベ
ルシフタの影響をなくし、それを時に単なるバッファと
して動作させることが可能となって、第１の半導体回路
のテストのみが行えるという効果がある。
【図１】 この発明の実施の形態１による信号レベル変
換方法が適用される多電源半導体装置を示すブロック図
である。
換方法が適用される多電源半導体装置を示すブロック図
である。
【図２】 実施の形態１の信号レベル変換方法が適用さ
れる多電源半導体装置で用いられる変換回路を示す回路
図である。
れる多電源半導体装置で用いられる変換回路を示す回路
図である。
【図３】 従来の信号レベル変換方法が適用される多電
源半導体装置を示すブロック図である。
源半導体装置を示すブロック図である。
７ 入出力回路、１１ ＳＤＲＡＭコア（第１の半導体
回路）、１２ パワーサプライ、１３ 電源変換回路、
１４ ロジック回路（第２の半導体回路）、１５ ＳＤ
ＲＡＭテスト回路（テスト回路）、１６ レベルシフ
タ、１７１〜１７４ インバータ（ゲート受け回路）、
１８ 入出力レベル変換回路。
回路）、１２ パワーサプライ、１３ 電源変換回路、
１４ ロジック回路（第２の半導体回路）、１５ ＳＤ
ＲＡＭテスト回路（テスト回路）、１６ レベルシフ
タ、１７１〜１７４ インバータ（ゲート受け回路）、
１８ 入出力レベル変換回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 １０１Ｅ Ｆターム(参考） 2G032 AA07 AH02 5B024 AA01 AA07 BA27 BA29 CA07 EA01 5J056 AA00 AA32 BB17 BB57 BB60 CC21 DD12 DD28 EE07 FF08 HH04 5L106 AA01 DD21 FF04 FF05 GG07 9A001 BB04 BB05 EE02 JJ45 KK37 KK54 LL05
Claims (2)
- 【請求項１】 信号レベルが第１の電圧である信号が入
出力される第１の半導体回路と、信号レベルが前記第１
の電圧よりも低い第２の電圧である信号が入出力される
第２の半導体回路との間で、それらの信号を授受するた
めに、それら各信号の信号レベルを変換する信号レベル
変換方法において、 前記第２の半導体回路の出力する信号の信号レベルを、
レベルシフタによって前記第１の電圧より高い第３の電
圧にレベル変換し、 信号レベルが前記第３の電圧にレベル変換された信号を
第１の電圧にレベル変換した信号を前記第１の半導体回
路に入力することを特徴とする信号レベル変換方法。 - 【請求項２】 第１の半導体回路の正常性を検証するテ
スト回路より、信号レベルが第１の電圧である信号を出
力し、 前記テストの出力する信号をレベルシフタを介して、そ
の信号の信号レベルを前記第１の電圧のままレベル変換
せずに前記第１の半導体回路に入力することを特徴とす
る請求項１記載の信号レベル変換方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017516A JP4408513B2 (ja) | 2000-01-26 | 2000-01-26 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017516A JP4408513B2 (ja) | 2000-01-26 | 2000-01-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001208806A true JP2001208806A (ja) | 2001-08-03 |
| JP4408513B2 JP4408513B2 (ja) | 2010-02-03 |
Family
ID=18544506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017516A Expired - Fee Related JP4408513B2 (ja) | 2000-01-26 | 2000-01-26 | 半導体装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JP4408513B2 (ja) |
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| DE102005060347B3 (de) * | 2005-12-16 | 2007-06-06 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Umsetzung von Logiksignalpegeln sowie Verwendung der Schaltungsanordnung |
| US7646115B2 (en) * | 2007-01-05 | 2010-01-12 | Standard Microsystems Corporation | Regulator circuit with multiple supply voltages |
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| US10236040B2 (en) | 2016-11-15 | 2019-03-19 | Micron Technology, Inc. | Two-step data-line precharge scheme |
| TWI654515B (zh) * | 2018-05-16 | 2019-03-21 | 華邦電子股份有限公司 | 數位穩壓器 |
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|---|---|---|---|---|
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| US5903142A (en) * | 1997-06-27 | 1999-05-11 | Cypress Semiconductor Corp. | Low distortion level shifter |
| US6236605B1 (en) * | 1999-03-26 | 2001-05-22 | Fujitsu Limited | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier |
| US6140855A (en) * | 1999-03-30 | 2000-10-31 | International Business Machines Corporation | Dynamic-latch-receiver with self-reset pointer |
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2000
- 2000-01-26 JP JP2000017516A patent/JP4408513B2/ja not_active Expired - Fee Related
- 2000-07-26 US US09/626,461 patent/US6304069B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4408513B2 (ja) | 2010-02-03 |
| US6304069B1 (en) | 2001-10-16 |
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