JPH0594380A - 二重化メモリ装置 - Google Patents
二重化メモリ装置Info
- Publication number
- JPH0594380A JPH0594380A JP3253301A JP25330191A JPH0594380A JP H0594380 A JPH0594380 A JP H0594380A JP 3253301 A JP3253301 A JP 3253301A JP 25330191 A JP25330191 A JP 25330191A JP H0594380 A JPH0594380 A JP H0594380A
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- JP
- Japan
- Prior art keywords
- memory device
- memory
- data
- contents
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】他系のメモリ装置８の内容を系間通信機構５，
バスバッファ６を介してコピーする。データ比較器３は
他系のメモリ装置８からの読出しデータと自系のメモリ
装置８からの読出しデータとを比較する。エラー検出訂
正・メモリ制御回路９は自系のアレイ部１０の内容の訂
正不能エラーが発生したとき他系のメモリ装置８のアレ
イ部１０からの読出しデータによって自系のアレイ部１
０の内容を書き替える。 【効果】メモリの訂正不能誤りが発生した場合に、正し
いデータを読み出した系からデータをもらうことによっ
て処理を続行し、同期動作を継続する。また、同期動作
が継続できることによって修理が完了するまでの単独動
作の時間を最小限とすることができ、単独動作中に発生
した障害によってシステム全体が停止してしてしまうこ
とを防止できる。
バスバッファ６を介してコピーする。データ比較器３は
他系のメモリ装置８からの読出しデータと自系のメモリ
装置８からの読出しデータとを比較する。エラー検出訂
正・メモリ制御回路９は自系のアレイ部１０の内容の訂
正不能エラーが発生したとき他系のメモリ装置８のアレ
イ部１０からの読出しデータによって自系のアレイ部１
０の内容を書き替える。 【効果】メモリの訂正不能誤りが発生した場合に、正し
いデータを読み出した系からデータをもらうことによっ
て処理を続行し、同期動作を継続する。また、同期動作
が継続できることによって修理が完了するまでの単独動
作の時間を最小限とすることができ、単独動作中に発生
した障害によってシステム全体が停止してしてしまうこ
とを防止できる。
Description
【０００１】
【産業上の利用分野】本発明は高信頼性情報処理装置に
おける二重化メモリ装置に関する。
おける二重化メモリ装置に関する。
【０００２】
【従来の技術】従来の二重化された情報処理装置では、
情報処理装置の構成要素である演算装置，メモリ装置，
制御装置，入出力装置を各２台設置して二つのシステム
を構成し、その二つのシステムを接続することによって
高信頼性システムを構成していた。上記のシステムの場
合、二つのシステムの一つの系を現用系，もう一つのシ
ステムを待機系として、現用系において必要な処理を行
なっている場合に、待機系のシステムにおいては現用系
の主記憶装置と同一の内容となるように現用系のデータ
を両系の間に接続した信号線を使用して転送している。
現用系が故障した場合は処理を待機系によって現用系と
一致させてあるメモリによって続行することによって処
理を中断することなく続行できる。また、待機系と現用
系の区別を行なうことなく二つのシステムによって同じ
処理をさせ二つのシステムの処理結果を比較することに
よって高信頼を実現しているシステムもある。
情報処理装置の構成要素である演算装置，メモリ装置，
制御装置，入出力装置を各２台設置して二つのシステム
を構成し、その二つのシステムを接続することによって
高信頼性システムを構成していた。上記のシステムの場
合、二つのシステムの一つの系を現用系，もう一つのシ
ステムを待機系として、現用系において必要な処理を行
なっている場合に、待機系のシステムにおいては現用系
の主記憶装置と同一の内容となるように現用系のデータ
を両系の間に接続した信号線を使用して転送している。
現用系が故障した場合は処理を待機系によって現用系と
一致させてあるメモリによって続行することによって処
理を中断することなく続行できる。また、待機系と現用
系の区別を行なうことなく二つのシステムによって同じ
処理をさせ二つのシステムの処理結果を比較することに
よって高信頼を実現しているシステムもある。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、高信頼の状態を保つために現用系のメモリ
の内容を待機系に転送しメモリの内容を一致させる動作
を行なってメモリの同期状態をとる操作や、同様にメモ
リの内容を一致させさらに演算装置，制御装置の状態を
一致させて同じ処理を行なう状態とする同期処理が必要
となる。
理装置では、高信頼の状態を保つために現用系のメモリ
の内容を待機系に転送しメモリの内容を一致させる動作
を行なってメモリの同期状態をとる操作や、同様にメモ
リの内容を一致させさらに演算装置，制御装置の状態を
一致させて同じ処理を行なう状態とする同期処理が必要
となる。
【０００４】同期状態でない場合には、障害が発生して
システムが処理を続行できなくなったときに待機系や冗
長系で処理を引き継ぐことができない。そのため、再び
初期状態から処理を行なわなければならない。また、片
系のみの運転中に障害が発生した場合には、処理を代替
するシステムがなく全体のシステムダウンとなってしま
う。従って、片系で運転している時間はできる限り短く
する必要がある。
システムが処理を続行できなくなったときに待機系や冗
長系で処理を引き継ぐことができない。そのため、再び
初期状態から処理を行なわなければならない。また、片
系のみの運転中に障害が発生した場合には、処理を代替
するシステムがなく全体のシステムダウンとなってしま
う。従って、片系で運転している時間はできる限り短く
する必要がある。
【０００５】
【課題を解決するための手段】本発明の二重化メモリ装
置は、二重化された二つの系を有する情報処理システム
の二重化メモリ装置において、他系のメモリ装置の内容
をコピーするコピー手段と、前記他系のメモリ装置への
書込みデータを自系のメモリ装置に対しても行なうライ
ト手段と、前記他系のメモリ装置からの読出しデータと
前記自系のメモリ装置からの読出しデータとを比較する
比較手段と、前記自系のメモリ装置の内容の訂正不能エ
ラーが発生したとき前記他系のメモリ装置からの読出し
データによって前記自系のメモリ装置の内容を書き替え
る書替え手段とを備えている。
置は、二重化された二つの系を有する情報処理システム
の二重化メモリ装置において、他系のメモリ装置の内容
をコピーするコピー手段と、前記他系のメモリ装置への
書込みデータを自系のメモリ装置に対しても行なうライ
ト手段と、前記他系のメモリ装置からの読出しデータと
前記自系のメモリ装置からの読出しデータとを比較する
比較手段と、前記自系のメモリ装置の内容の訂正不能エ
ラーが発生したとき前記他系のメモリ装置からの読出し
データによって前記自系のメモリ装置の内容を書き替え
る書替え手段とを備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の二重化メモリ装置の一実施例を示す
ブロック図である。１は二重化メモリ装置の制御回路で
あり、２は各システムのバスを示している。８はメモリ
装置であり、内部はメモリ素子のアレイ部１０とエラー
検出訂正・制御回路９からなっている。１１は演算・制
御装置である。
る。図１は本発明の二重化メモリ装置の一実施例を示す
ブロック図である。１は二重化メモリ装置の制御回路で
あり、２は各システムのバスを示している。８はメモリ
装置であり、内部はメモリ素子のアレイ部１０とエラー
検出訂正・制御回路９からなっている。１１は演算・制
御装置である。
【０００７】システムを起動する場合、まず現用系の演
算・制御装置１１によって単体の起動動作が行なわれ
る。その後、同期動作とするために現用系の演算・制御
装置１１は二重化メモリ制御回路１に対してコピー動作
を行うためリカバリーモードとする。リカバリーモード
は現用系のメモリのライト動作を待機系のメモリに対し
ても行なうモードで系間通信機構５，バスバッファ６を
通して行なわれる。また、リカバリーモードでは二重化
メモリ制御回路の１内のデータ比較器３を無効とする。
この状態とした後演算・制御装置１１はメモリのリード
／ライト動作を行なう。以上の動作によってメモリ装置
８内のメモリアレイ１０は両系とも一致した状態とな
る。
算・制御装置１１によって単体の起動動作が行なわれ
る。その後、同期動作とするために現用系の演算・制御
装置１１は二重化メモリ制御回路１に対してコピー動作
を行うためリカバリーモードとする。リカバリーモード
は現用系のメモリのライト動作を待機系のメモリに対し
ても行なうモードで系間通信機構５，バスバッファ６を
通して行なわれる。また、リカバリーモードでは二重化
メモリ制御回路の１内のデータ比較器３を無効とする。
この状態とした後演算・制御装置１１はメモリのリード
／ライト動作を行なう。以上の動作によってメモリ装置
８内のメモリアレイ１０は両系とも一致した状態とな
る。
【０００８】次に、演算・制御装置１１は二重化メモリ
制御回路１を同期モードとする。同期モードではリカバ
リーモードでは行なわれなかったデータ比較器３による
両系のデータの比較を有効とする。現用系のメモリのリ
ード動作は待機系でも行なわれ、読み出されたデータは
両系のシステムバス２を経由して演算・制御装置１１に
伝えられると同時にデータ比較器３に入力され、値の比
較が行なわれる。
制御回路１を同期モードとする。同期モードではリカバ
リーモードでは行なわれなかったデータ比較器３による
両系のデータの比較を有効とする。現用系のメモリのリ
ード動作は待機系でも行なわれ、読み出されたデータは
両系のシステムバス２を経由して演算・制御装置１１に
伝えられると同時にデータ比較器３に入力され、値の比
較が行なわれる。
【０００９】上述のように本実施例のシステムの起動が
行なわれ同期モードとなり、通常動作が開始される。
行なわれ同期モードとなり、通常動作が開始される。
【００１０】通常動作では演算・制御装置１１によって
ライトされたデータはシステムバス２に出力され、シス
テムバス２を経由してメモリ装置８と二重化メモリ制御
回路１に伝えられる。メモリ装置８ではエラー検出訂正
・メモリ制御回路９によって書込みデータにエラー検出
訂正ビットを付加しメモリアレイ１０に書き込まれる。
付加されるエラー検出訂正ビットはデータ中の１ビット
誤りを訂正でき、２ビット誤りを検出できるものであ
る。また同時に二重化メモリ制御回路１に伝えられたデ
ータは系間通信機構５とバスバッファ６を経由して待機
系のシステムバス２に伝えられ現用系と同様にメモリ装
置８に書き込まれる。このようにして、通常動作中はメ
モリの一致は保証される。
ライトされたデータはシステムバス２に出力され、シス
テムバス２を経由してメモリ装置８と二重化メモリ制御
回路１に伝えられる。メモリ装置８ではエラー検出訂正
・メモリ制御回路９によって書込みデータにエラー検出
訂正ビットを付加しメモリアレイ１０に書き込まれる。
付加されるエラー検出訂正ビットはデータ中の１ビット
誤りを訂正でき、２ビット誤りを検出できるものであ
る。また同時に二重化メモリ制御回路１に伝えられたデ
ータは系間通信機構５とバスバッファ６を経由して待機
系のシステムバス２に伝えられ現用系と同様にメモリ装
置８に書き込まれる。このようにして、通常動作中はメ
モリの一致は保証される。
【００１１】演算・制御回路１１がメモリのリードを行
なった場合はリードが現用系と待機系のメモリ装置８で
行なわれる。メモリ装置８ではメモリアレイ１０から対
応したアドレスのデータとエラー検出訂正ビットを読み
出し、エラー検出訂正・メモリ制御回路９によってエラ
ーがないかどうかチェックされる。この時１ビットエラ
ーが発生したときにはエラー検出訂正・メモリ制御回路
９によって自動的に訂正され、訂正されたデータがシス
テムバス２を経由して演算・制御装置１１と二重化メモ
リ制御回路１に伝えられる。両系からシステムバス２に
よって伝えられたデータはデータ比較器３によって比較
され一致不一致がデータ比較結果信号４として出力され
る。一致していた場合は正しい値として演算・制御装置
１１によって処理される。
なった場合はリードが現用系と待機系のメモリ装置８で
行なわれる。メモリ装置８ではメモリアレイ１０から対
応したアドレスのデータとエラー検出訂正ビットを読み
出し、エラー検出訂正・メモリ制御回路９によってエラ
ーがないかどうかチェックされる。この時１ビットエラ
ーが発生したときにはエラー検出訂正・メモリ制御回路
９によって自動的に訂正され、訂正されたデータがシス
テムバス２を経由して演算・制御装置１１と二重化メモ
リ制御回路１に伝えられる。両系からシステムバス２に
よって伝えられたデータはデータ比較器３によって比較
され一致不一致がデータ比較結果信号４として出力され
る。一致していた場合は正しい値として演算・制御装置
１１によって処理される。
【００１２】読出しデータの比較が一致しなかった場合
は、システムが一時停止され、システムの診断が両系で
行なわれる。診断の結果、障害の発生している系のデー
タは捨てられ、障害の発生していない系によって処理が
続行されると同時に、障害系が切り離され以後修理が行
なわれるまで片系で動作を続けることになる。
は、システムが一時停止され、システムの診断が両系で
行なわれる。診断の結果、障害の発生している系のデー
タは捨てられ、障害の発生していない系によって処理が
続行されると同時に、障害系が切り離され以後修理が行
なわれるまで片系で動作を続けることになる。
【００１３】読出しデータにエラーが発生し、エラー検
出訂正・メモリ制御回路９によってエラー訂正不能であ
ると判断された場合はエラー検出訂正・メモリ制御回路
９から訂正不能エラー発生通知信号７が二重化メモリ制
御回路１のバスバッファ６に伝えられると同時に読出し
データを破棄し、データ出力をシステムバス２に対して
行なわない。エラーが発生したことが伝えられたバスバ
ッファ６は他系の読出しデータを自系に出力することと
なる。演算制御装置１１はこれによって正しいデータを
受けとり、処理を継続できる。また、メモリ装置８は他
系から伝えられた正しいデータをシステムバス２から受
けとり、再びメモリアレイ１０に書き込むことによって
次回の読出し時には正しいデータを供給できるように制
御される。 上記の訂正不能エラーが同じ系のメモリで
頻繁に発生した場合には、メモリのエラーは一過性のも
のではなく固定的な障害と判断され、障害系は切り離さ
れ障害が発生していない系単独でシステムは動作するこ
とになる。
出訂正・メモリ制御回路９によってエラー訂正不能であ
ると判断された場合はエラー検出訂正・メモリ制御回路
９から訂正不能エラー発生通知信号７が二重化メモリ制
御回路１のバスバッファ６に伝えられると同時に読出し
データを破棄し、データ出力をシステムバス２に対して
行なわない。エラーが発生したことが伝えられたバスバ
ッファ６は他系の読出しデータを自系に出力することと
なる。演算制御装置１１はこれによって正しいデータを
受けとり、処理を継続できる。また、メモリ装置８は他
系から伝えられた正しいデータをシステムバス２から受
けとり、再びメモリアレイ１０に書き込むことによって
次回の読出し時には正しいデータを供給できるように制
御される。 上記の訂正不能エラーが同じ系のメモリで
頻繁に発生した場合には、メモリのエラーは一過性のも
のではなく固定的な障害と判断され、障害系は切り離さ
れ障害が発生していない系単独でシステムは動作するこ
とになる。
【００１４】
【発明の効果】以上説明したように本発明は、メモリの
訂正不能誤りが発生した場合に、発生した系の障害とし
て系の切り離しや現用系切り替えと現用系の切り離しを
せず、正しいデータを読み出した系からデータをもらう
ことによって処理を続行し、同期動作を継続する。ま
た、他系からもらった正しいデータをメモリに書き戻す
ことによって以後再び同じデータを読み出した場合にエ
ラーが発生することを防止することが可能である。さら
に、同期動作が継続できることによって修理が完了する
までの単独動作の時間を最小限とすることができ、単独
動作中に発生した障害によってシステム全体が停止して
してしまうことを防止できるという効果を有する。
訂正不能誤りが発生した場合に、発生した系の障害とし
て系の切り離しや現用系切り替えと現用系の切り離しを
せず、正しいデータを読み出した系からデータをもらう
ことによって処理を続行し、同期動作を継続する。ま
た、他系からもらった正しいデータをメモリに書き戻す
ことによって以後再び同じデータを読み出した場合にエ
ラーが発生することを防止することが可能である。さら
に、同期動作が継続できることによって修理が完了する
までの単独動作の時間を最小限とすることができ、単独
動作中に発生した障害によってシステム全体が停止して
してしまうことを防止できるという効果を有する。
【図１】本発明の二重化メモリ装置の一実施例を示すブ
ロック図である。
ロック図である。
１ 二重化メモリ制御回路 ２ システムバス ３ データ比較器 ４ データ比較結果信号 ５ 系間通信機構 ６ バスバッファ ７ 訂正不能エラー発生通知信号 ８ メモリ装置 ９ エラー検出訂正・メモリ制御回路 １０ メモリアレイ １１ 演算・制御装置
Claims (1)
- 【請求項１】 二重化された二つの系を有する情報処理
システムの二重化メモリ装置において、他系のメモリ装
置の内容をコピーするコピー手段と、前記他系のメモリ
装置への書込みデータを自系のメモリ装置に対しても行
なうライト手段と、前記他系のメモリ装置からの読出し
データと前記自系のメモリ装置からの読出しデータとを
比較する比較手段と、前記自系のメモリ装置の内容の訂
正不能エラーが発生したとき前記他系のメモリ装置から
の読出しデータによって前記自系のメモリ装置の内容を
書き替える書替え手段とを備えることを特徴とする二重
化メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253301A JPH0594380A (ja) | 1991-10-01 | 1991-10-01 | 二重化メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253301A JPH0594380A (ja) | 1991-10-01 | 1991-10-01 | 二重化メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594380A true JPH0594380A (ja) | 1993-04-16 |
Family
ID=17249388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253301A Pending JPH0594380A (ja) | 1991-10-01 | 1991-10-01 | 二重化メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008158804A (ja) * | 2006-12-22 | 2008-07-10 | Nec Corp | メモリコントローラ、コンピュータ、データ読み出し方法 |
-
1991
- 1991-10-01 JP JP3253301A patent/JPH0594380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008158804A (ja) * | 2006-12-22 | 2008-07-10 | Nec Corp | メモリコントローラ、コンピュータ、データ読み出し方法 |
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