JPH01134555A - 共通メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 情報処理装置における多重化方式に係り、特に共通メモ
リの信頼性を向上するために、他系の共通メモリへのア
クセス制御を可能にする共通メモリアダプタを有する共
通メモリ制御方式に関し、多重化される各システムごと
に異なるバスと異なる共通メモリを設置し、自系の共通
メモリへのアクセスの他に他系の共通メモリへのアクセ
スを可能とする共通メモリアダプタを用いて各共通メモ
リに同一データを書き込み同一データを読み出す処理を
バス競合なく効率よく実行することにより、信頼性の高
い共通メモリを構築することを目的とし、 各県のシステム内において、各ＣＰＵと独立バスで接続
される共通メモリアダプタは、自系の各ＣＰＵと前記各
独立バスを介して接続されるインターフェース制御部と
、自系の各共通メモリを制御する共通メモリ制御部と、
他系の共通メモリを制御する他系制御部と、他系から自
系の共通メモリを制御する自系制御部と、前記各制御部
と接続され自系の共通メモリにデータを書き込む時、自
系の他系制御部から他系の制御部を経由して他系の共通
メモリにも同一の前記データを書き込み、自系の共通メ
モリからデータを読み出すとき、他系の他系制御部から
自系の制御部を経由して同一データを読み出すアクセス
制御を行うように構成される。

〔産業上の利用分野〕

本発明は、情報処理装置における多重化方式に係り、特
に、共通メモリの信頼性を向上するために他系の共通メ
モリへのアクセス制御を可能にする共通メモリアダプタ
の共通メモリ制御方式に関する。

情報処理装置において、計算機システムの信頼性及び処
理能力を向上するため、同一の装置を少なくとも２個以
上設置し互いに監視しながら同時に処理を実行する多重
化システムが重要になってきた。この多重化システムを
構築するために、複数の中央演算処理装置（ＣＰＵ）か
らアクセスが可能となる共通メモリが採用されている。

そのため、共通メモリ自身の信頼性も強く要求されるた
め互いの装置から常時、共通メモリの正常性を監視する
パトロール機能の実現方式が必要となる。

（従来の技術〕 第４図（ａｌは情報処理装置における従来の二重化シス
テムの構成図である。４０Ａと４０Ｂは命令を解読し実
行する中央演算装置（ＣＰ　Ｕ）であり、信頼性の向上
のため２台が共に共通バス４１に接続している。４２は
２台のＣＰＵ　（４０Ａ、４０Ｂ）に対する共通メモリ
　（ＣＭ）である。共通メモリ４２はアダプタ（ＣＭＡ
）４３を介して共通バス４１に接続される。また、共通
バス４１には、チャネル４４を介して入出力装置４５が
接続される。ＣＰＵ４０Ａは主系ＣＰＵとして動作し、
ＣＰＯ４０Ｂは従系ＣＰＵとして動作する。通常は主系
のＣＰＵ４０Ａで動作し、異常が発生した場合には、従
系のＣＰＵ４０Ｂがジョブを継続して実行する。あるい
は、主系と従系の区別はなく、２台のＣＰＵ　（４０Ａ
、４０Ｂ）が同時に同じ処理を結果の同一性を監視しな
がら実行し、どちらかに異常が発生した場合に他方のみ
が処理を！！続する。

このような従来の二重化システムにおいて、共通メモリ
は１台が０ＭＡ４３を介して共通バスに接続されている
ため、共通メモリ内の記憶空間は、第４図中）に示され
るように、ＣＰＵ４０Ａが専用に利用するＭ１領域、Ｃ
ＰＵ４０Ｂが専用に利用するＭ２領域及びＣＰＵ４０Ａ
と４０Ｂが共通に利用するＣＭ領領域分割され、それぞ
れの領域へのアクセスは共通バス４１を介して行われる
。

〔発明が解決しようとする問題点〕

従って、従来の二重化システムでは、共通メモリへのア
クセスばかりでなく共通バス４１の使用に対しても競合
が発生し、処理能力が低下するという問題点が生じてい
た。更に共通メモリ４２が１台しかないため、共通メモ
リ自身に各領域に共通の異常が発生した場合には、二重
化したことによる利点は少なく、共通メモリに対する信
頼性が低いという問題が生じていた。

本発明は、多重化される各システムごとに専用に異なる
バスと異なる共通メモリを設置し、自系の共通メモリへ
のアクセスの他に他系の共通メモリへのアクセスを可能
とする共通メモリアダプタを用いて各共通メモリに同一
データを書き込み同一データを読み出す処理をバス競合
なく効率よく実行することにより、信頼性の高い共通メ
モリを構築することが可能な共通メモリ制御方式を提供
することを目的とする。

〔問題点を解決するための手段〕

第１図に本発明の共通メモリ制御方式に従うシステム構
成図を示す。本システムは＃Ａと＃Ｂのシステムにそれ
ぞれ異なるバス（１１Ａ、１’ｌＢ）と異なる共通メモ
リ　（１２Ａ、１２Ｂ）を設けることにより二重化シス
テムが構成される。

＃Ａシステムでは、ＣＰＵ１０Ａは専用のメモリ　（Ｍ
ＥＭ）１４Ａと専用のバス１１Ａに接続され、その配下
に共通メモリアダプタ（ＣＭＡ）１３Ａを介して共通メ
モリ　（ＣＭ）１２Ａが接続される。ＣＭＡ１３Ａの内
部はＣＰＵＩ　ＯＡとの通信制御を中心に行うインタフ
ェース制御部１３０Ａ、ＣＭを制御するＣＭ制御部１３
１Ａ、＃Ｂの他系の共通メモリ１２Ｂを制御する他系制
御部１３２Ａ、他系から自系（＃Ａ）の共通メモリ　（
１２Ａ）を制御する自系制御部１３３Ａから構成される
。

＃Ｂシステムも同様に構成される。すなわち、＃Ｂシス
テムでは、ＣＰＵ１０Ｂは専用のメモリ（ＭＥＭ）１４
Ｂと専用のバス１　’Ｉ　Ｂに接続されその配下に共通
メモリアダプタ（ＣＭＡ）１３Ｂを介して共通メモリ（
ＣＭ）１２Ｂが接続される。

ＣＭＡ１３Ｂの内部はＣＰＵ１０Ｂとの通信制御を中心
に行うインタフェース制御部１３０Ｂ、ＣＭを制御する
ＣＭＩ１ｗ部１３１Ｂ、＃Ａの他系の共通メモリ１２Ａ
を制御する他系制御部１３２Ｂ、他系から自系（＃Ｂ）
の共通メモリ１２Ｂを制御する自系制御部１３３Ｂから
構成される。

＃Ａシステムの他系制御部１３２Ａは＃Ｂシステムの制
御部にバス１５Ａを介して接続される。

同様に、＃Ｂシステムの他系制御部１３２Ｂは＃Ａシス
テムの制御部にバス１５Ｂを介して接続される。

以上の二重化システムにおいて、＃ＡシステムのＣＰＵ
Ｉ　ＯＡから自系の共通メモリ１２Ａにデータを書き込
む時、他系制御部１３２Ａを経由して他系（＃Ｂ）の共
通メモリ１２Ｂにも同一データが格納される。又＃Ａシ
ステムのＣＰＵ１０Ａが共通メモリ内のデータを読み出
す時、基本的には、最初に自系の共通メモリ１２Ａをア
クセスし、リードエラーが検出された時のみ他系（＃Ｂ
）の共通メモリ１２Ｂをアクセスする方式を採る。＃Ｂ
システムからの共通メモリへのアクセスにおいても同様
に対称的に行われる。このように＃Ａと＃Ｂシステムか
ら共通にアクセスされる共通メモリ　（１２Ａ、１２Ｂ
）には同一内容が格納されることにより、二重化構成を
構築し、更に共通メモリの（８頼性を高めるため自系の
ルートから共通メモリのパトロールを行うと共に、他系
制御部から他系の共通メモリに対してもパトロールを実
行する。すなわち本発明の共通メモリパトロール方式に
おける動作手段は、自系の共通メモリに対してリードア
クセスを行い、エラーが検出されないことをチエツクす
ると共に、自系、他系の共通メモリの同一アドレスの内
容を比較する。このとき、もし、自系の共通メモリ上の
データの正常性の判定において異常を検出した場合には
、正常の他系の共通メモリのデータより正常データを異
常を検出した自系の共通メモリへ格納し、処理を再実行
し自系の共通メモリが定常的な故障であるかどうかを判
断する。定常的異常の場合には早急に自系のｃｐｕに通
知する。

〔作　　　用〕

本発明では、共通メモリは各系独立に持ち、各共通メモ
リの内容は同一性を保ち、自系、他系からアクセスが可
能となるように制御部を構築する。

そして各共通メモリの信頼性を保持するために、定期的
にパトロールを実行するが、本パトロールは自系のみな
らず他系に対しても実行する。すなわち、共通メモリの
パトロール診断はデータの正常性のみでなく自系、他系
共通メモリのデータ比較を行い異常を検出した共通メモ
リには正常共通メモリより正常データを異常共通メモリ
に転送し、定常故障であるかどうかの判定を自動的に実
行し、システムの信頼性と稼動性を向上する。

【実　　施　　例〕

本発明は、第１図に示すように、＃Ａと＃Ｂのシステム
の二重化システム構成において、異なるバス（１１Ａ、
１１Ｂ）と異なる共通メモリ　（１２Ａ、１２Ｂ）を有
する。本構成により、＃Ａシステムは主系システムとし
て動作し、＃Ｂシステムは従系システムとして動作する
。通常は主系システムで動作し、＃Ａ主系システムで異
常が発生した場合には従系システムでジョブが継続して
実行される。このような構成により信ｔＩ頁性の向上を
図れる。

この主系システムから従系システムへのジョブ実行の切
換えを行う時、引き継ぎデータを共通メモリに格納して
おきスムーズに切換えを行う。又ジョブの分散処理を＃
Ａと＃Ｂのシステムで実行するとき＃Ａと＃Ｂシステム
での共通データを共通メモリに格納し、＃Ａと＃Ｂシス
テムでの分散処理を効率良く実行する。

以上のようなシステムで各＃Ａと＃Ｂシステムの配下に
各々の共通メモリ（１２Ａ、１２Ｂ）を接続し、自系か
らのアクセスの他に他系への共通メモリも同時にアクセ
ス可能とする。

本システムにおいて共通メモリのｌｓｎ性を向上させる
ため、共通メモリ自身のパトロール診断を自系のみなら
ず他系からも常時行うことにより共通メモリの信頼性を
向上させる。

第２図（ａ）は本発明の一実施例であり、共通メモリ制
御方式に従う共通メモリアダプタ（ＣＭＡ）の詳細図で
ある。

第１図で示したものと同一のものは同一の記号で示して
あり、１３１Ａと１３１Ｂがそれぞれ共通メモリ１２Ａ
Ｓ１２Ｂに対するＣＭ制御部、１３２Ａと１３２Ｂがそ
れぞれシステム＃Ａと＃Ｂの他系制御部、１３３Ａと１
３３Ｂがそれぞれシステム＃Ａと＃Ｂの自系制御部であ
る。システム＃Ａの共通メモリアダプタ（ＣＭＡ）とシ
ステム＃ＢのＣＭＡは同一構造であるので、システム＃
ＡのＣＭＡを中心に以下に詳細に説明する。

＃Ａと＃Ｂシステムから共通にアクセスされる共通メモ
リ　（１２Ａ、１２Ｂ）には同一内容が格納される。そ
して、自系（＃Ａ）のルートから共通メモリ１２Ａのパ
トロールを行うと共に他系（＃Ｂ）の共通メモリ１２Ｂ
に対してもパトロールを実行する。パトロール時におけ
るアクセス制御はプロセッサ１３４が実行する。すなわ
ち、プロセッサ１３４は自系（＃Ａ）の共通メモリ１２
Ａに対してリードアクセスを行い、エラーが検出されな
いことをチエツクすると共に、自系（＃Ａ）、他系（＃
Ｂ）の共通メモリ　（１２Ａ、１２Ｂ）の同一アドレス
の内容を比較する。このとき、もし自系（＃Ａ）の共通
メモリ１２Ａ上のデータの正常性の判定において、異常
を検出した場合には、正常の共通メモリ１２Ｂより正常
データを自系（＃Ａ）の共通メモリ１２Ａへ格納し、処
理を再実行し、自系（＃Ａ）の共通メモリ１２Ａが定常
的な故障であるかどうかを判断する。定常的な異常の場
合には、自系のＣＰＵ１０Ａに通知する。

このような制御を実行するために、ＣＭＡ１３Ａにはプ
ロセッサ１３４から共通メモリ（ＣＭ）をアクセスする
のに必要なレジスタとして１３３０のＣＭ制御レジスタ
（ＣＭＣＲ）　、１３３１のステータスレジスタ（ＳＴ
Ｒ）　、１３３２のマイクロデータレジスタ（ＭＤＲ）
　、マイクロＣＭアドレスレジスタ（ＭＣＭＡ）（図示
せず）が具備されている。

プロセッサ１３４が自系（＃Ａ）の０Ｍ１２Ａ又は他系
（＃Ｂ）のＣＭ１２Ｂをアクセスする場合には、自系（
＃Ａ）か他系（＃Ｂ）かの選択のイネーブル、更に読み
出しか書き込みかの方向選択を指示し、その指示内容を
制御レジスタＣＭＣＲ１３３０に信号線１３４０を介し
てセットする。

制御レジスタＣＭＣＲ１３３０の内容は０Ｍ１２Ａ、１
２Ｂのリード・ライトに対する制御信号（図示せず）と
なる。また、共通メモリ１２Ａ。

１２Ｂの読み書き動作におけるエラーは、エラー情報と
して、ステータスレジスタＳＴＲｉ　３３１にセットさ
れる。各共通メモリ１２Ａ、１２Ｂには誤り検出回路が
具備され、１ビツトの誤り、２ピツトの誤り或いはハー
ド上の他の誤りが検出されるものとする。自系（＃Ａ）
の０Ｍ１２Ａからのエラー情報は信号線１３４１を介し
てステータスレジスタ５ＴＲ１３３１にセットされる。

また、他系（＃Ｂ）のＣＭ１２Ｂからのエラー情報は接
続信号線１５を介して他の信号線（図示せず）を介して
ステータスレジスタＳＴＲ１３３１にセットされる。そ
して、プロセッサ１３４は、ステータスレジスタＳＴＲ
１３３１のエラー情報を信号線１３４２から受信し、自
系（＃Ａ）又は他系（＃Ｂ）の共通メモリ　（１２Ａ、
１２Ｂ）上のデータの正常性を確認する。自系（＃Ａ）
内のデータの読み出し時には、プロセッサ１３４が読み
出しアドレスをＭＣＭＡ　（図示せず）に与えると、−
読み出しデータが、バッファ１３１０及びＣＭバッファ
レジスタＣＭＢＲ１３２３を介して、マイクロデータレ
ジスタＭＤＲ１３３２にセットされる。また、自系（＃
Ａ）のＣＭ１２Ａ内にデータを書き込む時には、プロセ
ッサ１３４が書き込みアドレスをＭＣＭＡ　（図示せず
）に与えると、例えば、マイクロデータレジスタＭＤＲ
１３３２内の書き込みデータは、選択回路１３２１．Ｃ
ＭバッファレジスタＣＭＢＲ１３２３，バッファ１３２
２を介して、０Ｍ１２Ａに書き込まれる。マイクロデー
タレジスタＭＤＲ１３３２へのソースデータは３個あり
、前記ＣＭバンファレジスタＣＭＢＲ１３２３からのデ
ータ、プロセッサ１３４からのデータ、及びアザ−デー
タレジスタＯＤＲ１２０からのデータである。他系（＃
Ｂ）からのデータを接Ｍａｔｓを介して、自系（＃Ａ）
のマイクロデータレジスタＭＤＲ１３３２にセットする
ことも可能となる。従って、自系（＃Ａ）の０Ｍ１２Ａ
において異常を検出した場合には、正常の共通メモリ１
２Ｂより正常データを０Ｍ１２Ａに格納することが可能
となる。

また、他系（＃Ｂ）の０Ｍ１２Ｂ内からデータを読み出
す場合には、プロセッサ１３４はＣＭ１２Ｂに対して読
み出しアドレスを＃Ｂシステム内のＭＣＭＡ　（図示せ
ず）に接続線１５を介して与えるとミ読み出しデータは
、ＣＭＡ　１３　Ｂ内のマイクロデータレジスタＭＤＲ
１他系制御部１３２Ｂ内の選択回路１３２１とアザ−デ
ータレジスタ０ＤＲ１２０を介し、更に、接続線１５を
介して、自系（＃Ａ）内の他系制御部１３２Ａ内のアザ
−データレジスタ０ＤＲ１２０にセットされる、その後
、その読み出しデータは自系（＃Ａ）のマイクロデータ
レジスタＭＤＲ１３３２にセットされる。また、他系（
＃Ｂ）のＣＭ１２Ｂ内にデータを書き込む場合には、プ
ロセッサ１３４は、０Ｍ１２Ｂに対して書き込みアドレ
スを＃Ｂシステム内のＭＣＭＡ　（図示せず）に接続線
１５を介して与えると、書き込みデータは、ＣＭＡｌａ
Ａ内のマイクロデータレジスタＭＤＲ１３３２、他系制
御部１３２Ａ内の選択回路１３２１とアザ−データレジ
スタＯＤＲ１２０を介し、更に接続線１５を介して他系
（＃Ｂ）内の他系制御部１３２Ｂ内のアザ−データレジ
スタＯＤＲ１２０にセットされる。その後、その書き込
みデータは他系（＃Ｂ）のマイクロデータレジスタＭＤ
Ｒ１３３２を介して、他系（＃Ｂ）の０Ｍ１２Ｂに書き
込まれる。

自系制御部１３３Ａ内にある制御レジスタＣＭＣＲ１３
３０は第２図世）に示されるように、ＢｉｔＯからＢｉ
ｔ　７までの８ビツトで構成されるレジスタである。Ｂ
ｉｔＯは、プロセッサ１３４が本ビットをオンすること
によりＣＭにアクセスすることが可能となり、アクセス
が完了すればオフするアクセスイネーブル用のＣＭ　Ａ
　ＣＣ（ＣＭＡｃｃｅｓｓ）ビットである。Ｂｉｔ　１
は、ＣＭに対する読み書きの方向を示すＣＭＷＴ　（Ｃ
Ｍ　Ｗｒｉｔｅ）ビットで、オンのとき“ＷＲＩＴ１１
！　”を示し、オフのとき＠ＲＥＡＤ”を示す。Ｂｉｔ
　２は、自系（＃Ａ）のＣＭ１２Ａをアクセスするのか
、或いは他系（＃Ｂ）の０Ｍ１２Ｂをアクセスするかを
指示するＯＣＭＳＬ（Ｏｔｈｅｒ　ＣＭ　５ｅｌｅｃｔ
　）信号で、オフのとき、自Ｍ　（＃Ａ）のＣＭ１２Ａ
をアクセスし、オンのとき他系（＃Ｂ）の０Ｍ１２Ｂを
アクセスすることを示す。

また、自系制御部１３２Ａ内にあるステータスレジスタ
ＳＴＲ１３３１は、第２図（Ｃ）に示されるように旧１
０からＢｉｔ　７までの８ビツトで構成されるレジスタ
である。Ｂｉｔ　ＯとＢｉｔ　１は自系（＃Ａ）のＣＭ
１２Ａに対して、プロセッサ１３４がアクセスした場合
のエラー情報を示し、（Ｂｉｔ　１゜Ｂｉｔｅ）が（０
０）のとき“エラーなし２、（０１）のとき、“１ビツ
トエラー”、（１０）のとき“２ビツトエラー”、（１
１）のとき’ＣＭハードエラー”を示す。Ｂｉｔ　２と
Ｂｉｔ　３は他系（＃Ｂ）の０Ｍ１２Ｂに対して、プロ
セッサ１３４がアクセスした場合のエラー情報を示し、
（Ｂｉｔ　３゜Ｂｉｔ２）が（００）のとき、“エラー
なし”、（０１）のとき、”ＩＢｉｔエラー１、（１０
）のとき、”２Ｂｉｔエラー１、（１１）のとき、“０
Ｍハードエラー”を示す。

プロセッサ１３４が自系（＃Ａ）の０Ｍ１２Ａ内のデー
タを読み出す場合の動作は、第３図＋８）のフローチャ
ートに従う。ステップ３０で、まず、ＭＣＭＡに読み出
しアドレスをセットする。次に、ステップ３１で、制御
レジスタＣＭＣＲ１３３０のＣＭＡＣＣビットをオンに
して、ＣＭ１２Ａに対してアクセスイネーブルとする。

ステップ３２で、アクセスが完了したかどうかのチエツ
クを実行し、アクセスが完了していなければ、前記ＣＭ
ＡＣＣビットはオンのままであるからアクセス中となり
、アクセスが完了すれば、ＣＭＡＣＣビットがオフする
ので、ステップ３３に動作が移る。

ステップ３３では、ステータスレジスタＳＴＲ１３３１
内のＢｉｔ　ｌ、　　０に示される自系エラー情報を確
認し、（０，０）でなければエラーであるのでエラー処
理を実行する。Ｂｉｔ　１．　０が（０，０）のとき、
エラーがないので、ステップ３４に移り、ＣＭ１２Ａか
ら読み出されたデータをマイクロデータレジスタＭＤＲ
１３３２にセットし、データの読み出しを完了する。

プロセッサ１３４が自系（＃Ａ）の０Ｍ１２Ａ内にデー
タを書く場合の動作は、第３図世）のフローチャートに
従う。ステップ３５で、まず、ＭＣＭＡに書き込みアド
レスをセットする。次に、ステップ３６で、マイクロデ
ータレジスタＭＤＲ１３３２に書き込みデータをセット
する。次に、ステップ３７で、制御レジスタＣＭＣＲ１
３３０内のＣＭＡＣＣビフトをオンにしてＣＭをイネー
ブル状態にし、かつ、ＣＭＷＴビットもオンにして−Ｒ
ＩＴＥ　”モードにする。ステップ３８に移り、ＷＲＩ
ＴＥ動作が完了したかどうかのチエツクを実行し、動作
が完了していなければ、前記ＣＭＡＣＣビットはオンの
ままであるから、書き込み動作は８１続中となる。書き
込み動作が完了すれば、ＣＭＡＣＣビットがオフするの
で、ステップ３９に移る。ステップ３９では、ステータ
スレジスタ５ＴＲ１３３１内のＢｉｔ　　１．　　Ｏに
示される自系エラー情報を確認し１、（０，０）でなけ
ればエラーであるので、エラー処理を実行する。Ｂｉｔ
　１．　０が（０，０）のとき、エラーがないので、書
き込み動作を完了する。

プロセッサ１３４が他系（＃Ｂ）の０Ｍ１２Ｂ内のデー
タを読み出す場合の動作は、第３図（Ｃ）の流れ図に従
う。ステップ３００で、まず、ＭＣＭＡに読み出しアド
レスをセットする。次に、ステップ３１０で、制御レジ
スタＣＭＣＲ１３３０のＣＭＡＣＣビットをオンすると
同時にＯＣＭＳＬビットのオンにより他系（＃Ｂ）を選
択し、０Ｍ１２Ｂに対してアクセスイネーブルとする。

ステップ３１１で、アクセスが完了したかどうかのチエ
ツクを実行し、アクセスが完了していなければ、前記Ｃ
ＭＡＣＣビットはオンのままであるから、０Ｍ１２Ｂへ
のアクセスを続行していることになり、アクセスが完了
すれば、ＣＭＡＣＣビットがオフするので、ステップ３
１２に動作が移る。ステップ３１２では、ステータスレ
ジスタＳＴＲ１３３１内のＢｉｔ　３．　２の他系エラ
ー情報を確認し、（０，０）でなければ、エラーである
ので、エラー処理を実行する。Ｂｉｔ　３．　２が（０
，０）のとき、エラーがないので、ステップ３１３に移
り、０Ｍ１２Ｂから読み出されたデータをマイクロデー
タレジスタＭＤＲ１３３２にセットし、データの読み出
しを完了する。

プロセッサ１３４が他系（＃Ｂ）の０Ｍ１２Ｂ内にデー
タを書く場合の動作は、第３図（ｄ）のフローチャート
に従う、ステップ３１４で、まず、ＭＣＭＡに書き込み
アドレスをセットする。次に、ステップ３１５で、マイ
クロデータレジスタＭＤＲ１３３２に書き込みデータを
セットする。次に、ステップ３１６で、制御レジスタＣ
ＭＣＲ１３３０のＣＭＡＣＣビットをオンすると同時に
ＯＣＭＳＬビットのオンにより他系（＃Ｂ）を選択し、
０Ｍ１２Ｂに対してアクセスイネーブルとする。

さらに、ＣＭＷＴビットも同時にオンすることにより、
“ＷＲＩＴＢ”モードにする。ステップ３１７に移り、
ＷＲＩＴＥ動作が完了したかどうかのチエツクを実行し
、動作が完了していなければ、前記ＣＭＡＣＣビットは
オンのままであるから、書き込み動作は継続中となる。

書き込み動作が完了すれば、ＣＭＡＣＣビットがオフす
るので、ステップ３１８に移る。ステップ３１８では、
ステータスレジスタ５ＴＲ１３３１内のＢｉｔ　３．　
２の他系エラー情報を確認し、（０，０）でなければ、
エラーであるので、エラー処理を実行する。Ｂｉｔ３゜
２が（０，０）のとき、エラーがないので、書き込み動
作を完了する。

〔発明の効果〕

共通メモリのパトロール診断を自系のみでなく他系の共
通メモリも診断することにより、共通メモリのみならず
、他系からのアクセスバスの正常性も診断可能となり信
顛性が極めて向上する。

又、データ異常が検出された場合、正常系のデータを異
常系の共通メモリに転送することにより定常故障である
かどうかのチエツクを自動的に実行することが可能で、
メモリに良く見られるソフトエラーによる偶然故障を自
動的に回避することも可能となり、エラー発生時におけ
るシステムの稼動率を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の共通メモリ制御方式に従うシステム構
成図、 第２図（ａｌは本発明の一実施例である共通メモリアダ
プタ（ＣＭＡ）のブロック図、 第２図（ｂ）は制御レジスタＣＭＣＲ（１３３０）のブ
ロック図、 第２図（Ｃ）はステータスレジスタ５ＴＲ（１３３１）
のブロック図、 第３図（ａ）はプロセッサ１３４が自系（＃Ａ）のＣＭ
ｌＺＡ内のデータを読み出す場合の動作フロ−チャート
、 第３図（ｂｌはプロセッサ１３４が自系（＃Ａ）のＣＭ
１２Ａ内にデータを書く場合の動作フローチャート、 第３図（Ｃ）はプロセッサ１３４が他系（＃Ｂ）の０Ｍ
１２Ｂ内のデータを読み出す場合の動作フローチャート
、 第３図＋ｄ）はプロセッサ１３４が他系（＃Ｂ）の０Ｍ
１２Ｂ内にデータを書く場合の動作フローチャート、 第４図（ａ）は情報処理装置における従来の二重化シス
テムの構成図、 第４図（ｂ）は従来の二重化システムにおける共通メモ
リ内の記憶空間の説明図である。 ＃Ａ・・・自系システム、 ＃Ｂ・・・他系システム、 １０Ａ、ＩＯＢ・・・ＣＰＵ。 ｚＡ、ｚｍ・・・独立バス、 １２Ａ、１２Ｂ・・・共通メモリ、 １３０Ａ、１３０Ｂ・・・インタフェース制御部、１３
１Ａ、１３１Ｂ・・・共通メモリ制御部、１３２Ａ、１
３２Ｂ・・・他系制御部、１３３Ａ、１３３Ｂ・・・自
系制御部、１３４・・・プロセッサ。

Claims (1)

1. 【特許請求の範囲】 １）それぞれ中央演算処理装置（ＣＰＵ）、記憶装置及
   び記憶制御装置を有する複数の系からなる情報処理装置
   において、各系のシステム内において各ＣＰＵと独立バ
   スで接続される共通メモリアダプタは、自系の各ＣＰＵ
   （１０Ａ、１０Ｂ）と前記各独立バス（１１Ａ、１１Ｂ
   ）を介して接続されるインターフェース制御部（１３０
   Ａ、１３０Ｂ）と、自系の各共通メモリ（１２Ａ、１２
   Ｂ）を制御する共通メモリ制御部（１３１Ａ、１３１Ｂ
   ）と、他系の共通メモリを制御する他系制御部（１３２
   Ａ、１３２Ｂ）と、他系から自系の共通メモリを制御す
   る自系制御部（１３３Ａ、１３３Ｂ）と、前記各制御部
   と接続され自系（＃Ａ）の共通メモリ（１２Ａ）にデー
   タを書き込む時、自系（＃Ａ）の他系制御部（１３２Ａ
   ）から他系の制御部を経由して他系（＃Ｂ）の共通メモ
   リ（１２Ｂ）にも同一の前記データを書き込み、自系（
   ＃Ａ）の共通メモリ（１２Ａ）からデータを読み出すと
   き、他系（＃Ｂ）の他系制御部（１３２Ｂ）から自系の
   制御部を経由して同一データを読み出すアクセス制御を
   行うことを特徴とする共通メモリ制御方式。 ２）自系（＃Ａ）の共通メモリ（１２Ａ）に対するリー
   ドアクセス時に、エラーの検出を実行すると共に、自系
   （＃Ａ）と他系（＃Ｂ）の共通メモリ（１２Ａ、１２Ｂ
   ）内の同一アドレスの内容を比較する検出手段によって
   パトロールを行うことを特徴とする特許請求の範囲第１
   項記載の共通メモリ制御方式。 ３）前記検出手段のデータの正常性の判定において自系
   （＃Ａ）の共通メモリ（１２Ａ）において異常を検出し
   た場合には、正常の他系（＃Ｂ）の共通メモリ（１２Ｂ
   ）の同一アドレス上の正常データを自系（＃Ａ）の前記
   共通メモリ（１２Ａ）内の前記アドレス内に格納する書
   き込み手段によってパトロールを行うことを特徴とする
   特許請求の範囲第２項記載の共通メモリ制御方式。 ４）前記自系制御部（１３３Ａ、１３３Ｂ）は、自系ま
   たは他系の共通メモリ（１２Ａ、１２Ｂ）がアクセスさ
   れる時に、どの共通メモリをイネーブルにするかを示す
   制御信号及び読み出しか書き込みかの方向を示す制御信
   号を少なくとも置数する共通メモリ制御レジスタ（１３
   ３０）と、自系または他系の共通メモリ（１２Ａ、１２
   Ｂ）のエラー情報を少なくとも置数するステータスレジ
   スタ（１３３１）と、自系または他系の共通メモリにデ
   ータを書き込む場合あるいは前記共通メモリからデータ
   を読み出す場合に一時前記データを保持するマイクロデ
   ータレジスタ（１３３２）を有することを特徴とする特
   許請求の範囲第１項記載の共通メモリ制御方式。 ５）前記各他系制御部（１３２Ａ、１３２Ｂ）は、対応
   する自系の自系制御部と自系の他系制御部からのデータ
   及び他系の他系制御部からのデータを選択的に置数し、
   自系の自系制御部、自系の系制御部内の他の部分あるい
   は他系の他系制御にデータを転送するアザーデータレジ
   スタ（１２０）を有することを特徴とする特許請求の範
   囲１項記載の共通メモリ制御方式。