JPS6175464A - 計算機装置 - Google Patents
計算機装置Info
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- JPS6175464A JPS6175464A JP59196841A JP19684184A JPS6175464A JP S6175464 A JPS6175464 A JP S6175464A JP 59196841 A JP59196841 A JP 59196841A JP 19684184 A JP19684184 A JP 19684184A JP S6175464 A JPS6175464 A JP S6175464A
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- Japan
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- memory
- copy
- master
- shared memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の技術分野」
本発明は、計算機複合システム等に用いられる２重化共
有メモリのメモリ聞のコピ一方式に関する。
有メモリのメモリ聞のコピ一方式に関する。
［発明の技術的背景］
一般に、計算機複合システムにおいて共有メモリが２重
化されている場合、２宙化されているメモリの片系のダ
ウン後、両系の記憶内容を一致させるため、復旧したメ
モリ（スレーブ）へ稼働中のメモリ（マスタ〉からその
記憶内容を転送するコピー動作が行なわれる。
化されている場合、２宙化されているメモリの片系のダ
ウン後、両系の記憶内容を一致させるため、復旧したメ
モリ（スレーブ）へ稼働中のメモリ（マスタ〉からその
記憶内容を転送するコピー動作が行なわれる。
第３図は従来この種の２重化共有メモリを有する計算機
複合システムの一例を示すブロック図である。メモリ（
スレーブ）２がダウンした後、これが復旧すると、メモ
リ（マスタ）１の記憶内容がコピー共通回路３によって
メモリ２に転送ルート１０ｏを通りコピーが行なわれる
。この時、例えばＣＰＵ４からの２重化共有メモリ（メ
モリ１２）への他のデータの書き込みは、コピー共通回
路３を介してルート２００の流れでメモリ１．２の両者
に対して行なわれる。なお、第３図中、符号５はバスを
７４号６は他のＣＰＵを示している。
複合システムの一例を示すブロック図である。メモリ（
スレーブ）２がダウンした後、これが復旧すると、メモ
リ（マスタ）１の記憶内容がコピー共通回路３によって
メモリ２に転送ルート１０ｏを通りコピーが行なわれる
。この時、例えばＣＰＵ４からの２重化共有メモリ（メ
モリ１２）への他のデータの書き込みは、コピー共通回
路３を介してルート２００の流れでメモリ１．２の両者
に対して行なわれる。なお、第３図中、符号５はバスを
７４号６は他のＣＰＵを示している。
［背景技術の問題点］
上記の如〈従来は、バス５とメモリ１，２問にコピー共
通回路３をおき、この回路３によって、メモリ１，２間
のコピーを行なうと共に、コピー中のメモリ１．２に対
する他の書き込み要求とコピー動作のインタロックをと
って、両メモリ１゜２の記憶内容が常に一致するような
制御が行なわれていた。
通回路３をおき、この回路３によって、メモリ１，２間
のコピーを行なうと共に、コピー中のメモリ１．２に対
する他の書き込み要求とコピー動作のインタロックをと
って、両メモリ１゜２の記憶内容が常に一致するような
制御が行なわれていた。
［背景技術の問題点コ
しかし、上記コピー共通回路３はその回路構成が複惟で
あるため、これを用いたシステムは、その信頼性が低下
し且つコストが上昇するという欠点があった。
あるため、これを用いたシステムは、その信頼性が低下
し且つコストが上昇するという欠点があった。
［発明の目的］
本発明の目的は、上記の欠点に鑑み、コピー共通回路を
簡略化して信頼性を向上させ且つ、コストを低減させる
ことができる２重化共有メモリのコピ一方式を提供する
ことにある。
簡略化して信頼性を向上させ且つ、コストを低減させる
ことができる２重化共有メモリのコピ一方式を提供する
ことにある。
［発明の概要］
本発明は、ダウンしたスレーブメモリの復旧後書き込み
命令によって、マスタメモリからスレーブメモリへのデ
ータ転送を行ない且つこのデータ転送前後のマスタメモ
リの内容を比較して両者が一致するまで、前記マスタメ
モリから前記スレーブメモリへのデータ転送動作を繰り
返すコピー制御をソフトウェア（プログラム）によって
全ＣＰＵに行なわせるコピー制御方式を採用することに
より、上記目的を達成するものである。
命令によって、マスタメモリからスレーブメモリへのデ
ータ転送を行ない且つこのデータ転送前後のマスタメモ
リの内容を比較して両者が一致するまで、前記マスタメ
モリから前記スレーブメモリへのデータ転送動作を繰り
返すコピー制御をソフトウェア（プログラム）によって
全ＣＰＵに行なわせるコピー制御方式を採用することに
より、上記目的を達成するものである。
［発明の実施例］
第１図は本発明の２重化共有メモリのコピー制御方式を
適用した計算機複合システムの一実施例を示したブロッ
ク図である。以下本発明の一実施例を従来例と同一部に
は同一符号を付して図面を参照しつつ説明する。ＣＰＬ
Ｊ４，６がバス５に接続され、更にこのバス５に、イン
タフェース７゜コントローラ８を介してマスタメモリ１
が、インタフェース９．コントローラ１ｏを介してスレ
ーブメモリ２が接続されている。また、インタフェース
７とコントローラ１０．インタフェース９とコントロー
ラ８がそれぞれ接続されている。
適用した計算機複合システムの一実施例を示したブロッ
ク図である。以下本発明の一実施例を従来例と同一部に
は同一符号を付して図面を参照しつつ説明する。ＣＰＬ
Ｊ４，６がバス５に接続され、更にこのバス５に、イン
タフェース７゜コントローラ８を介してマスタメモリ１
が、インタフェース９．コントローラ１ｏを介してスレ
ーブメモリ２が接続されている。また、インタフェース
７とコントローラ１０．インタフェース９とコントロー
ラ８がそれぞれ接続されている。
次に本実施例の動作について説明する。今、スレーブメ
モリ２がダウンした後これが復旧し、マスタメモリ１か
らスレーブメモリ２へのコピー動作が行なわれるものと
する。先ず、ＣＰＵ６によりマスタメモリ１の記憶内容
（データ）をコントローラ８．インタフェース９を介し
てＣＰＵ６のレジスタに読み出す動作がルート３００を
通じて行なわれ、しかる後に読み出したデータをＣＰＵ
６によりインタフェース９．コントローラ１ｏを介して
スレーブメモリ２へ書き込む動作がルート４００を通じ
て行な゛われる。この時、ＣＰＵ４から他のデータの書
き込み要求が発行されると、ＣＰＵ４により、新たなデ
ータをインタフェース７゜コントローラ８，１ｏを介し
てマスタメモリ１゜スレーブメモリ２の両者に書き込む
動作がルート５００を通じて行なわれる。このような時
に、マスタメモリ１における既にコピー演みの領域への
前記新たなデータの書き込み及びコピーのために未だＣ
ＰＵ６へ読み出されていない領域への前記新たなデータ
書き込みが打検われても、その後のマスタメモリ１とス
レーブメモリ２の記憶内容の一致は保証される。しかし
、マスタメモリ１のＣＰＵ６ヘデータを読み出した直後
の領域へ、前記他のデータの書き込み動作がルート５０
０を通じて行なわれ、しかる後にＣＰＵ６からスレーブ
メモリ２ヘコピー動作がルート４００を通じて行なわれ
ると、マスタメモリ１とスレーブメモリ２の前記該当領
域の記憶内容は一致しないことになる。
モリ２がダウンした後これが復旧し、マスタメモリ１か
らスレーブメモリ２へのコピー動作が行なわれるものと
する。先ず、ＣＰＵ６によりマスタメモリ１の記憶内容
（データ）をコントローラ８．インタフェース９を介し
てＣＰＵ６のレジスタに読み出す動作がルート３００を
通じて行なわれ、しかる後に読み出したデータをＣＰＵ
６によりインタフェース９．コントローラ１ｏを介して
スレーブメモリ２へ書き込む動作がルート４００を通じ
て行な゛われる。この時、ＣＰＵ４から他のデータの書
き込み要求が発行されると、ＣＰＵ４により、新たなデ
ータをインタフェース７゜コントローラ８，１ｏを介し
てマスタメモリ１゜スレーブメモリ２の両者に書き込む
動作がルート５００を通じて行なわれる。このような時
に、マスタメモリ１における既にコピー演みの領域への
前記新たなデータの書き込み及びコピーのために未だＣ
ＰＵ６へ読み出されていない領域への前記新たなデータ
書き込みが打検われても、その後のマスタメモリ１とス
レーブメモリ２の記憶内容の一致は保証される。しかし
、マスタメモリ１のＣＰＵ６ヘデータを読み出した直後
の領域へ、前記他のデータの書き込み動作がルート５０
０を通じて行なわれ、しかる後にＣＰＵ６からスレーブ
メモリ２ヘコピー動作がルート４００を通じて行なわれ
ると、マスタメモリ１とスレーブメモリ２の前記該当領
域の記憶内容は一致しないことになる。
そこで、上記のような不都合が生じないようにＣＰＵ６
は第２図に示す動作フローを用いて、常にマスタメモリ
１とスレーブメモリ２間の記憶内容が一致するようなコ
ピー制御を行なう。このコピー制御の概要について述べ
ると、ＣＰＵ６はスレーブメモリ２へのデータ書き込み
前後のマスタメモリ１の記憶内容を比較し、両記憶内容
が一致していた場合は、マスタメモリ１からスレーブメ
モリ２へのコピーは成功して両者の記憶内容は一致する
と判断してコピー動作を終了し、一致しなければ、コピ
ー中に他の・書き込みがあったものとして、再コピー動
作を行なうものである。
は第２図に示す動作フローを用いて、常にマスタメモリ
１とスレーブメモリ２間の記憶内容が一致するようなコ
ピー制御を行なう。このコピー制御の概要について述べ
ると、ＣＰＵ６はスレーブメモリ２へのデータ書き込み
前後のマスタメモリ１の記憶内容を比較し、両記憶内容
が一致していた場合は、マスタメモリ１からスレーブメ
モリ２へのコピーは成功して両者の記憶内容は一致する
と判断してコピー動作を終了し、一致しなければ、コピ
ー中に他の・書き込みがあったものとして、再コピー動
作を行なうものである。
以下、ＣＰＵ６のコピールリ御を第２図に沿って説明す
る。先ず、ステップ１０１にて初期値を設定した後、ス
テップ１０２にてコピーする位置を決める。その後ステ
ップ１０３にてマスタメモリ１から通常の動作によって
データを自己のレジスタに読み出し、次に゛ステップ１
０４１．：て前記読み出したデータを新命令にてスレー
ブメモリ２に書き込む。その後、ステップ１０５にて再
びマスタメモリ１からデータを読み出し、これをステッ
プ１０６にてステップ１０３にて読み出したデータと比
較する。ここで比較結果が一致した場合はコピーが成功
したものと判断してステップ１０７に行き、ここでコピ
ー位置が最終コピー位置であるかどうかを判断し、Ｒ終
コピー位置である場合はコピーを終了し、そうでない場
合はステップ１（）２へ戻って次のコピーを行なう。ス
テップ１０６にてマスタメモリ１の前記ＣＰＵ６による
読み出し前後の記憶内容が不一致である場合は、ステッ
プ１０８にてリトライカウンタを１増加した後、ステッ
プ１０９１．：てリトライカウンタ値が所定値より乙大
きいか小ざいかを判断し、所定値よりｂ小さい場合はス
テップ１０３へ戻り再コピー動作を行なう。ステップ１
０９にてリトライカウンタ値が所定値よりも大きい場合
は何らかのトラブルによりコピーが失敗したと判断し動
作を終了する。
る。先ず、ステップ１０１にて初期値を設定した後、ス
テップ１０２にてコピーする位置を決める。その後ステ
ップ１０３にてマスタメモリ１から通常の動作によって
データを自己のレジスタに読み出し、次に゛ステップ１
０４１．：て前記読み出したデータを新命令にてスレー
ブメモリ２に書き込む。その後、ステップ１０５にて再
びマスタメモリ１からデータを読み出し、これをステッ
プ１０６にてステップ１０３にて読み出したデータと比
較する。ここで比較結果が一致した場合はコピーが成功
したものと判断してステップ１０７に行き、ここでコピ
ー位置が最終コピー位置であるかどうかを判断し、Ｒ終
コピー位置である場合はコピーを終了し、そうでない場
合はステップ１（）２へ戻って次のコピーを行なう。ス
テップ１０６にてマスタメモリ１の前記ＣＰＵ６による
読み出し前後の記憶内容が不一致である場合は、ステッ
プ１０８にてリトライカウンタを１増加した後、ステッ
プ１０９１．：てリトライカウンタ値が所定値より乙大
きいか小ざいかを判断し、所定値よりｂ小さい場合はス
テップ１０３へ戻り再コピー動作を行なう。ステップ１
０９にてリトライカウンタ値が所定値よりも大きい場合
は何らかのトラブルによりコピーが失敗したと判断し動
作を終了する。
’、ｘ Ｊ５、図中、Ｎはコピー位置をｆはリトライカ
ウンタ値を、Ｍ（Ｎ＞はマスタメモリの読み出し領域を
、Ｓ（Ｎ＞はスレーブメモリの書き込み領域をＲ１、Ｒ
２はＣＰＬＪ６のレジスタを、εは所定値を示している
。
ウンタ値を、Ｍ（Ｎ＞はマスタメモリの読み出し領域を
、Ｓ（Ｎ＞はスレーブメモリの書き込み領域をＲ１、Ｒ
２はＣＰＬＪ６のレジスタを、εは所定値を示している
。
ところで、第１図では、メモリ２がダウンした後復旧し
た場合について述べたが、逆にメモリ１がダウンした後
復旧した場合は、メモリ１がスレーブ、メモリ２がマス
クとなって、メモリ２からメモリ１への上記と同様のコ
ピー動作が行なわれる。また、第２図に示したコピー制
御動作を行なわせるソフトウェアはＣＰＵ４．６の共通
オペレーティングシステムに入っているため、ＣＰＵ４
又はＣＰＵ６のどららかが上記コピー動作を行ない、第
１図ではたまたまＣＰＵ６がそれを行なった場合を示し
たものである。
た場合について述べたが、逆にメモリ１がダウンした後
復旧した場合は、メモリ１がスレーブ、メモリ２がマス
クとなって、メモリ２からメモリ１への上記と同様のコ
ピー動作が行なわれる。また、第２図に示したコピー制
御動作を行なわせるソフトウェアはＣＰＵ４．６の共通
オペレーティングシステムに入っているため、ＣＰＵ４
又はＣＰＵ６のどららかが上記コピー動作を行ない、第
１図ではたまたまＣＰＵ６がそれを行なった場合を示し
たものである。
本実施例によれば、ＣＰＵ４．６に第２図で示したコピ
ー制御を行なわせることにより、コピー中に他の書き込
み命令との排他をとるためのインタロック回路が不要と
なり、コピー共通回路をインタフェース７．９及びコン
トローラ８．１０で構成して回路を簡略化し得るため、
システムの信頼性を向上させることができると共にコス
トを低減させることができる。
ー制御を行なわせることにより、コピー中に他の書き込
み命令との排他をとるためのインタロック回路が不要と
なり、コピー共通回路をインタフェース７．９及びコン
トローラ８．１０で構成して回路を簡略化し得るため、
システムの信頼性を向上させることができると共にコス
トを低減させることができる。
なお、上記実施例では本発明を計算縦複合システムに適
用した場合について述べてきたが、計算機ネットワーク
、マルチプロセッサシステムにおける２重化共有メモリ
にも同様に適用して同様の効果を得ることができる。
用した場合について述べてきたが、計算機ネットワーク
、マルチプロセッサシステムにおける２重化共有メモリ
にも同様に適用して同様の効果を得ることができる。
［発明の効果コ
以上記述した如く本発明の２市化共有メモリのコピー制
御方式によれば、マスタメモリからスレーブメモリへの
コピー動作において、スレーブメモリへのデータ転送動
作前後におけるマスタメモリの記憶内容を比較し、これ
が一致するまで再コピー動作を行なうプログラムをＣＰ
（Ｊのオペレーティングシステムに設けることにより、
コピー共通回路を簡略化して信頼性を向上させ且つコス
トを低減し得る効果がある。
御方式によれば、マスタメモリからスレーブメモリへの
コピー動作において、スレーブメモリへのデータ転送動
作前後におけるマスタメモリの記憶内容を比較し、これ
が一致するまで再コピー動作を行なうプログラムをＣＰ
（Ｊのオペレーティングシステムに設けることにより、
コピー共通回路を簡略化して信頼性を向上させ且つコス
トを低減し得る効果がある。
第１図は本発明の２車化共有メモリのコピー制御方式を
適用した計算機複合システムの一実施例を示すブロック
図、第２図は第１図に示したシステムにおけるＣＰＵの
コピー動作を示リフローチャート、第３図は従来の２重
化共有メモリを有する計弾機複合システムの一例を示し
たブロック図である。 １・−マスタメモリ ２・・−スレーブメモリ４．６
・・−ＣＩ）Ｕ ５・−・バス７．９−・−イン
タフェース ８．１０・・−コントローラ 代理人 弁理士 則 近 憲 佑 （（ｔ！！１名）第
１図 第３図 第２図
適用した計算機複合システムの一実施例を示すブロック
図、第２図は第１図に示したシステムにおけるＣＰＵの
コピー動作を示リフローチャート、第３図は従来の２重
化共有メモリを有する計弾機複合システムの一例を示し
たブロック図である。 １・−マスタメモリ ２・・−スレーブメモリ４．６
・・−ＣＩ）Ｕ ５・−・バス７．９−・−イン
タフェース ８．１０・・−コントローラ 代理人 弁理士 則 近 憲 佑 （（ｔ！！１名）第
１図 第３図 第２図
Claims (1)
- 複数のＣＰＵと、２重化共有メモリとを有する複合計算
機システムにおいて、前記２重化共有メモリと前記複数
のＣＰＵが接続されるバスとの間にインタロック回路を
除いたインタフェースとコントローラから成るコピー共
通回路を設けると共に、前記共有メモリのマスタメモリ
の記憶内容をスレーブメモリへ書き込む命令と、この命
令実行前後の前記マスタメモリの記憶内容を比較して両
記憶内容が一致するまで前記命令の実行を繰返すコピー
動作を行なわせるプログラムを前記複数のＣＰＵの共通
オペレーティングシステムに設けたことを特徴とする２
重化共有メモリのコピー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196841A JPH0623971B2 (ja) | 1984-09-21 | 1984-09-21 | 計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196841A JPH0623971B2 (ja) | 1984-09-21 | 1984-09-21 | 計算機装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175464A true JPS6175464A (ja) | 1986-04-17 |
| JPH0623971B2 JPH0623971B2 (ja) | 1994-03-30 |
Family
ID=16364549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196841A Expired - Fee Related JPH0623971B2 (ja) | 1984-09-21 | 1984-09-21 | 計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623971B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126752A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | 二重化システムの制御方式 |
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JP2008217214A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | コンピュータシステム、ホストコンピュータ |
| JP2011134075A (ja) * | 2009-12-24 | 2011-07-07 | Nec Biglobe Ltd | 制御装置、データ移行システム、データ移行方法およびプログラム |
-
1984
- 1984-09-21 JP JP59196841A patent/JPH0623971B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126752A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | 二重化システムの制御方式 |
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JP2008217214A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | コンピュータシステム、ホストコンピュータ |
| JP2011134075A (ja) * | 2009-12-24 | 2011-07-07 | Nec Biglobe Ltd | 制御装置、データ移行システム、データ移行方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0623971B2 (ja) | 1994-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |