JPH0623971B2 - 計算機装置 - Google Patents
計算機装置Info
- Publication number
- JPH0623971B2 JPH0623971B2 JP59196841A JP19684184A JPH0623971B2 JP H0623971 B2 JPH0623971 B2 JP H0623971B2 JP 59196841 A JP59196841 A JP 59196841A JP 19684184 A JP19684184 A JP 19684184A JP H0623971 B2 JPH0623971 B2 JP H0623971B2
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- JP
- Japan
- Prior art keywords
- memory
- copy
- data
- cpus
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、計算機複合システム等に用いられる２重化さ
れた共有メモリの記憶内容を一致させるようにした計算
機装置に関する。
れた共有メモリの記憶内容を一致させるようにした計算
機装置に関する。
［発明の技術的背景］ 一般に、計算機複合システムにおいて共有メモリが２重
化されている場合、２重化されているメモリの片糸のダ
ウン後、両糸の記憶内容を一致させるため、復旧したメ
モリ（スレーブ）へ稼働中のメモリ（マスタ）からその
記憶内容を転送するコピー動作が行なわれる。
化されている場合、２重化されているメモリの片糸のダ
ウン後、両糸の記憶内容を一致させるため、復旧したメ
モリ（スレーブ）へ稼働中のメモリ（マスタ）からその
記憶内容を転送するコピー動作が行なわれる。
第３図は従来この種の２重化共有メモリを有する計算機
複合システムの一例を示すブロック図である。メモリ
（スレーブ）２がダウンした後、これが復旧すると、メ
モリ（マスタ）１の記憶内容がコピー共通回路３によっ
てメモリ２に転送ルート１００を通りコピーが行なわれ
る。この時、例えばＣＰＵ４からの２重化共有メモリ
（メモリ１２）への他のデータの書き込みは、コピー共
通回路３を介してルート２００の流れでメモリ１、２の
両者に対して行なわれる。なお、第３図中、符号５はバ
スを符号６は他のＣＰＵを示している。
複合システムの一例を示すブロック図である。メモリ
（スレーブ）２がダウンした後、これが復旧すると、メ
モリ（マスタ）１の記憶内容がコピー共通回路３によっ
てメモリ２に転送ルート１００を通りコピーが行なわれ
る。この時、例えばＣＰＵ４からの２重化共有メモリ
（メモリ１２）への他のデータの書き込みは、コピー共
通回路３を介してルート２００の流れでメモリ１、２の
両者に対して行なわれる。なお、第３図中、符号５はバ
スを符号６は他のＣＰＵを示している。
さらに、従来は、バス５とメモリ１，２間にコピー共通
回路３をおき、この回路３によって、メモリ１，２間の
コピーを行なうと共に、コピー中のメモリ１，２に対す
る他の書き込み要求とコピー動作のインタロックをとっ
て、両メモリ１，２の記憶内容が常に一致するような制
御が行なわれていた。
回路３をおき、この回路３によって、メモリ１，２間の
コピーを行なうと共に、コピー中のメモリ１，２に対す
る他の書き込み要求とコピー動作のインタロックをとっ
て、両メモリ１，２の記憶内容が常に一致するような制
御が行なわれていた。
［背景技術の問題点］ しかし、上記従来の計算機装置では、インタロック制御
を行って２重化されたメモリの記憶内容の同一化を図る
ため、ＣＰＵの命令によりメモリをアクセスするコピー
制御回路が複雑化するという問題点があった。
を行って２重化されたメモリの記憶内容の同一化を図る
ため、ＣＰＵの命令によりメモリをアクセスするコピー
制御回路が複雑化するという問題点があった。
［発明の目的］ 本発明は上記のような従来の計算機装置の問題点を解決
せんとしてなされたもので、その目的は、インタロック
制御を行うことなく２重化されたメモリの記憶内容の同
一化を図ることのできる計算機装置を提供することであ
る。
せんとしてなされたもので、その目的は、インタロック
制御を行うことなく２重化されたメモリの記憶内容の同
一化を図ることのできる計算機装置を提供することであ
る。
［発明の概要］ 本発明は、ダウンしたスレーブメモリの復旧後書き込み
命令によって、マスタメモリからスレーブメモリへのデ
ータ転送を行ない且つこのデータ転送前後のマスタメモ
リの内容を比較して両者が一致しない場合には、前記マ
スタメモリから前記スレーブメモリへのデータ転送動作
を繰り返すコピー制御をソフトウェア（プログラム）に
よって全ＣＰＵに行なわせることにより、上記目的を達
成するものである。
命令によって、マスタメモリからスレーブメモリへのデ
ータ転送を行ない且つこのデータ転送前後のマスタメモ
リの内容を比較して両者が一致しない場合には、前記マ
スタメモリから前記スレーブメモリへのデータ転送動作
を繰り返すコピー制御をソフトウェア（プログラム）に
よって全ＣＰＵに行なわせることにより、上記目的を達
成するものである。
［発明の実施例］ 第１図は本発明の一実施例を示したブロック図である。
以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照しつつ説明する。ＣＰＵ４，６がバス
５に接続され、更にこのバス５に、インタフェース７，
コントローラ８を介してマスタメモリ１が、インタフェ
ース９，コントローラ１０を介してスレーブメモリ２が
接続されている。また、インタフェース７とコントロー
ラ１０，インタフェース９とコントローラ８がそれぞれ
接続されている。
以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照しつつ説明する。ＣＰＵ４，６がバス
５に接続され、更にこのバス５に、インタフェース７，
コントローラ８を介してマスタメモリ１が、インタフェ
ース９，コントローラ１０を介してスレーブメモリ２が
接続されている。また、インタフェース７とコントロー
ラ１０，インタフェース９とコントローラ８がそれぞれ
接続されている。
次に本実施例の動作について説明する。今、スレーブメ
モリ２がダウンした後これが復旧し、マスタメモリ１か
らスレーブメモリ２へのコピー動作が行なわれるものと
する。先ず、ＣＰＵ６によりマスタメモリ１の記憶内容
（データ）をコントローラ８，インタフェース９を介し
てＣＰＵ６のレジスタに読み出す動作がルート３００を
通じて行なわれ、しかる後に読み出したデータをＣＰＵ
６によりインタフェース９，コントローラ１０を介して
スレーブメモリ２へ書き込む動作がルート４００を通じ
て行なわれる。この時、ＣＰＵ４から他のデータの書き
込み要求が発行されると、ＣＰＵ４により、新たなデー
タをインタフェース７、コントローラ８，１０を介して
マスタメモリ１，スレーブメモリ２の両者に書き込む動
作がルート５００を通じて行なわれる。このような時
に、マスタメモリ１における既にコピー済みの領域への
前記新たなデータの書き込み及びコピーのために未だＣ
ＰＵ６へ読み出されていない領域への前記新たなデータ
書き込みが行なわれても、その後のマスタメモリ１とス
レーブメモリ２の記憶内容の一致は保証される。しか
し、マスタメモリ１のＣＰＵ６へデータを読み出した直
後の領域へ、前記他のデータの書き込み動作がルート５
００を通じて行なわれ、しかる後にＣＰＵ６からスレー
ブメモリ２へコピー動作がルート４００を通じて行なわ
れると、マスタメモリ１とスレーブメモリ２の前記該当
領域の記憶内容は一致しないことになる。
モリ２がダウンした後これが復旧し、マスタメモリ１か
らスレーブメモリ２へのコピー動作が行なわれるものと
する。先ず、ＣＰＵ６によりマスタメモリ１の記憶内容
（データ）をコントローラ８，インタフェース９を介し
てＣＰＵ６のレジスタに読み出す動作がルート３００を
通じて行なわれ、しかる後に読み出したデータをＣＰＵ
６によりインタフェース９，コントローラ１０を介して
スレーブメモリ２へ書き込む動作がルート４００を通じ
て行なわれる。この時、ＣＰＵ４から他のデータの書き
込み要求が発行されると、ＣＰＵ４により、新たなデー
タをインタフェース７、コントローラ８，１０を介して
マスタメモリ１，スレーブメモリ２の両者に書き込む動
作がルート５００を通じて行なわれる。このような時
に、マスタメモリ１における既にコピー済みの領域への
前記新たなデータの書き込み及びコピーのために未だＣ
ＰＵ６へ読み出されていない領域への前記新たなデータ
書き込みが行なわれても、その後のマスタメモリ１とス
レーブメモリ２の記憶内容の一致は保証される。しか
し、マスタメモリ１のＣＰＵ６へデータを読み出した直
後の領域へ、前記他のデータの書き込み動作がルート５
００を通じて行なわれ、しかる後にＣＰＵ６からスレー
ブメモリ２へコピー動作がルート４００を通じて行なわ
れると、マスタメモリ１とスレーブメモリ２の前記該当
領域の記憶内容は一致しないことになる。
そこで、上記のような不都合が生じないようにＣＰＵ６
は第２図に示す動作フローを用いて、常にマスタメモリ
１とスレーブメモリ２間の記憶内容が一致するようなコ
ピー制御を行なう。このコピー制御の概要について述べ
ると、ＣＰＵ６はスレーブメモリ２へのデータ書き込み
前後のマスタメモリ１の記憶内容を比較し、両記憶内容
が一致していた場合は、マスタメモリ１からスレーブメ
モリ２へのコピーは成功して両者の記憶内容は一致する
と判断してコピー動作を終了し、一致しなければ、コピ
ー中に他の書き込みがあったものとして、再コピー動作
を行なうものである。
は第２図に示す動作フローを用いて、常にマスタメモリ
１とスレーブメモリ２間の記憶内容が一致するようなコ
ピー制御を行なう。このコピー制御の概要について述べ
ると、ＣＰＵ６はスレーブメモリ２へのデータ書き込み
前後のマスタメモリ１の記憶内容を比較し、両記憶内容
が一致していた場合は、マスタメモリ１からスレーブメ
モリ２へのコピーは成功して両者の記憶内容は一致する
と判断してコピー動作を終了し、一致しなければ、コピ
ー中に他の書き込みがあったものとして、再コピー動作
を行なうものである。
以下、ＣＰＵ６のコピー制御を第２図に沿って説明す
る。先ず、ステップ１０１にて初期値を設定した後、ス
テップ１０２にてコピーする位置を決める。その後ステ
ップ１０３にてマスタメモリ１から通常の動作によって
データを自己のレジスタに読み出し、次にステップ１０
４にて前記読み出したデータを新命令にてスレーブメモ
リ２に書き込む。その後、ステップ１０５にて再びマス
タメモリ１からデータを読み出し、これをステップ１０
６にてステップ１０３にて読み出したデータと比較す
る。ここで比較結果が一致した場合はコピーが成功した
ものと判断してステップ１０７に行き、ここでコピー位
置が最終コピー位置であるかどうかを判断し、最終コピ
ー位置である場合はコピーを終了し、そうでない場合は
ステップ１０２へ戻って次のコピーを行なう。ステップ
１０６にてマスタメモリ１の前記ＣＰＵ６による読み出
し前後の記憶内容が不一致である場合は、ステップ１０
８にてリトライカウンタを１増加した後、ステップ１０
９にてリトライカウンタ値が所定値よりも大きいか小さ
いかを判断し、所定値よりも小さい場合はステップ１０
３へ戻り再コピー動作を行なう。ステップ１０９にてリ
トライカウンタ値が所定値よりも大きい場合は何らかの
トラブルによりコピーが失敗したと判断し動作を終了す
る。なお、図中、Ｎはコピー位置をＩはリトライカウン
タ値をＭ（Ｎ）はマスタメモリの読み出し領域を、Ｓ
（Ｎ）はスレーブメモリの書き込み領域をＲ１、Ｒ２は
ＣＰＵ６のレジスタを、εは所定値を示している。
る。先ず、ステップ１０１にて初期値を設定した後、ス
テップ１０２にてコピーする位置を決める。その後ステ
ップ１０３にてマスタメモリ１から通常の動作によって
データを自己のレジスタに読み出し、次にステップ１０
４にて前記読み出したデータを新命令にてスレーブメモ
リ２に書き込む。その後、ステップ１０５にて再びマス
タメモリ１からデータを読み出し、これをステップ１０
６にてステップ１０３にて読み出したデータと比較す
る。ここで比較結果が一致した場合はコピーが成功した
ものと判断してステップ１０７に行き、ここでコピー位
置が最終コピー位置であるかどうかを判断し、最終コピ
ー位置である場合はコピーを終了し、そうでない場合は
ステップ１０２へ戻って次のコピーを行なう。ステップ
１０６にてマスタメモリ１の前記ＣＰＵ６による読み出
し前後の記憶内容が不一致である場合は、ステップ１０
８にてリトライカウンタを１増加した後、ステップ１０
９にてリトライカウンタ値が所定値よりも大きいか小さ
いかを判断し、所定値よりも小さい場合はステップ１０
３へ戻り再コピー動作を行なう。ステップ１０９にてリ
トライカウンタ値が所定値よりも大きい場合は何らかの
トラブルによりコピーが失敗したと判断し動作を終了す
る。なお、図中、Ｎはコピー位置をＩはリトライカウン
タ値をＭ（Ｎ）はマスタメモリの読み出し領域を、Ｓ
（Ｎ）はスレーブメモリの書き込み領域をＲ１、Ｒ２は
ＣＰＵ６のレジスタを、εは所定値を示している。
ところで、第１図では、メモリ２がダウンした後復旧し
た場合について述べたが、逆にメモリ１がダウンした後
復旧した場合は、メモリ１がスレーブ、メモリ２がマス
タとなって、メモリ２からメモリ１への上記と同様のコ
ピ動作が行なわれる。また、第２図に示したコピー制御
動作を行なわせるソフトウェアはＣＰＵ４，６の共通オ
ペレーティングシステムに入っているため、ＣＰＵ４又
はＣＰＵ６のどちらかが上記コピー動作を行ない、第１
図ではたまたまＣＰＵ６がそれを行なった場合を示した
ものである。
た場合について述べたが、逆にメモリ１がダウンした後
復旧した場合は、メモリ１がスレーブ、メモリ２がマス
タとなって、メモリ２からメモリ１への上記と同様のコ
ピ動作が行なわれる。また、第２図に示したコピー制御
動作を行なわせるソフトウェアはＣＰＵ４，６の共通オ
ペレーティングシステムに入っているため、ＣＰＵ４又
はＣＰＵ６のどちらかが上記コピー動作を行ない、第１
図ではたまたまＣＰＵ６がそれを行なった場合を示した
ものである。
本実施例によれば、ＣＰＵ４，６に第２図で示したコピ
ー制御を行なわせることにより、コピー中に他の書き込
み命令との排他をとるためのインタロック回路が不要と
なり、コピー共通回路をインタフェース７，９及びコン
トローラ８，１０で構成して回路を簡略化し得るため、
システムの信頼性を向上させることができると共にコス
トを低減させることができる。
ー制御を行なわせることにより、コピー中に他の書き込
み命令との排他をとるためのインタロック回路が不要と
なり、コピー共通回路をインタフェース７，９及びコン
トローラ８，１０で構成して回路を簡略化し得るため、
システムの信頼性を向上させることができると共にコス
トを低減させることができる。
なお、上記実施例では本発明を計算機複合システムに適
用した場合について述べてきたが、計算機ネットワー
ク，マルチプロセッサシステムにおける２重化共有メモ
リにも同様に適用して同様の効果を得ることができる。
用した場合について述べてきたが、計算機ネットワー
ク，マルチプロセッサシステムにおける２重化共有メモ
リにも同様に適用して同様の効果を得ることができる。
［発明の効果］ 以上説明したように本発明によれば、インタロック制御
を行わないので、これに応じて、２重化されたメモリを
アクセスするコピー制御回路の構成を簡素化でき、しか
も、コピーの前後におけるコピー元メモリの読出領域の
データが不一致の場合には、当該読出領域のデータ再コ
ピー制御を実行するので、適切に、２重化されたメモリ
の記憶内容の同一化を図ることができる。
を行わないので、これに応じて、２重化されたメモリを
アクセスするコピー制御回路の構成を簡素化でき、しか
も、コピーの前後におけるコピー元メモリの読出領域の
データが不一致の場合には、当該読出領域のデータ再コ
ピー制御を実行するので、適切に、２重化されたメモリ
の記憶内容の同一化を図ることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示したシステムにおけるＣＰＵのコピー動作を
示すフローチャート、第３図は従来の２重化共有メモリ
を有する計算機複合システムの一例を示したブロック図
である。 １……マスタメモリ、２……スレーブメモリ ４，６……ＣＰＵ、５……バス ７，９……インタフェース ８，１０……コントローラ
第１図に示したシステムにおけるＣＰＵのコピー動作を
示すフローチャート、第３図は従来の２重化共有メモリ
を有する計算機複合システムの一例を示したブロック図
である。 １……マスタメモリ、２……スレーブメモリ ４，６……ＣＰＵ、５……バス ７，９……インタフェース ８，１０……コントローラ
Claims (1)
- 【請求項１】複数のＣＰＵと、この複数のＣＰＵが共用
する２重化されたメモリとを備える計算機装置におい
て、 前記複数のＣＰＵと２重化されたメモリとの間に設けら
れ、前記ＣＰＵの命令に応じてメモリをアクセスすると
共に、前記複数のＣＰＵと２重化されたメモリとの間に
おいてデータの送受を行うメモリ制御手段と、 前記複数のＣＰＵに設けられ、前記メモリ制御手段を用
いて、前記２重化されたメモリの一方から他方へのデー
タコピーを制御するコピー制御手段と、 このコピー制御手段によるコピー制御に際し、当該コピ
ーの前後におけるコピー元メモリの読出領域のデータが
一致するか否か検出する検出手段と、 この検出手段がデータの不一致を検出した場合には、前
記コピー制御手段による当該読出領域のデータ再コピー
制御を実行させる再コピー指示手段とを備えることを特
徴とする計算機装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196841A JPH0623971B2 (ja) | 1984-09-21 | 1984-09-21 | 計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196841A JPH0623971B2 (ja) | 1984-09-21 | 1984-09-21 | 計算機装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175464A JPS6175464A (ja) | 1986-04-17 |
| JPH0623971B2 true JPH0623971B2 (ja) | 1994-03-30 |
Family
ID=16364549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196841A Expired - Fee Related JPH0623971B2 (ja) | 1984-09-21 | 1984-09-21 | 計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623971B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126752A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | 二重化システムの制御方式 |
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JP5186779B2 (ja) * | 2007-03-01 | 2013-04-24 | 日本電気株式会社 | コンピュータシステム、ホストコンピュータ |
| JP5240861B2 (ja) * | 2009-12-24 | 2013-07-17 | Ｎｅｃビッグローブ株式会社 | 制御装置、データ移行システム、データ移行方法およびプログラム |
-
1984
- 1984-09-21 JP JP59196841A patent/JPH0623971B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175464A (ja) | 1986-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |