JPH0315214B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数処理装置間の共有二重化メモリ制
御方式に係り、特に、各メモリに他系異常フラツ
グを設け、他系メモリが異常のときに正常メモリ
内の他系異常フラツグを設定し各処理装置がその
フラツグの設定されたメモリからのデータを使用
することにより処理が中断されるのを防止するに
好適な共有二重化メモリ制御方式に関するもので
ある。

〔発明の背景〕

この種の共有二重化メモリ制御方式が適用され
る処理システムは、第１図に示すように、二重化
メモリ１Ａ，１Ｂと、これらメモリ１Ａ，１Ｂを
アツセスする複数の処理装置２，３，４とを備
え、これら処理装置２，３及び４をインターフエ
イス５Ａ，６Ａ及び７Ａを介してメモリ１Ａにそ
れぞれ接続し、処理装置２，３及び４をインター
フエイス５Ｂ，６Ｂ及び７Ｂを介してメモリ１Ｂ
にそれぞれ接続して構成されており、メモリ１
Ａ，１Ｂには両インターフエイスを介して同一デ
ータが二重書込みされ、両インターフエイスを介
してメモリ１Ａ，１Ｂ間のデータを読出しいずれ
かを正しいデータを用いるようになつている。ま
た、上記処理システムにおいて、メモリ１Ａ，１
Ｂ間には、例えば特願昭52−35309号に記載され
ているように、システム立上げ時等に両者の内容
を一致させるためのコピーインターフエイス８が
設けられている。このような処理システムによれ
ば、二重化メモリ１Ａ，１Ｂの片方のアドレス系
の故障に対処するため、処理装置（２，３又は
４）にてアドレス系情報に冗長ビツトを付加して
メモリ１Ａ，１Ｂに書込み、一方メモリ１Ａ，１
Ｂ側にてこれを冗長ビツトをチエツクして異常を
検出したときは書込みを行なわないという方式が
ある。この場合、片方メモリ１Ａ又は１Ｂの該当
アドレスには元のデータが残るため、該当アドレ
スを後から読出すと元のデータが読出されてしま
う。

これを防ぐ方式として、第１に、アドレス系異
常等により正常な書込みが行なわれかつたメモリ
を即時にダウン状態に遷移せしめ、以後、処理装
置２，３，４はダウン状態のメモリの内容を使用
しないという方式が考えられる。

しかし、この方式では１台の処理装置の中のア
ドレス情報に異常が発生したとき両系メモリに転
送されるアドレス情報が異常となり、その結果両
系メモリがダウン状態になるためシステムダウン
になつてしまう。第２に、特願昭56−112995の如
く、一部の処理装置群はメモリ１Ａの読出しデー
タを優先的に選択、他の処理装置群はメモリ１Ｂ
の読出しデータを優先的に選択することにより片
系アドレス異常により片方のメモリの内容が元の
データのままとなつてそのメモリを使用している
処理装置群のみのダウンに限定され、他方のメモ
リを使用している処理装置群はダウンしないとい
う方式がある。

しかしこの方式ではシステムダウンは防げても
一部の処理装置群がダウンしてしまう。

また、特開昭55−125598号公報には、一方のメ
モリの記憶内容の破壊が検出されたとき、正常な
メモリの記憶内容を用いて修復する技術が開示さ
れているが、記憶内容が破壊されたメモリを識別
する方法、修復が終るまで、処理装置はどのメモ
リを読み出すかについては記載されておらず、さ
らに、データの破壊までには至つていない書き込
み異常への対処についても記載されていない。

〔発明の目的〕

本発明の目的は、アドレス系の異常等によつて
二重化メモリの片方の書込み失敗があつても正常
なシステム運転を行なえる共有二重化メモリ制御
方式を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明は、共有二重
化メモリの各メモリに他系異常フラグを設け、処
理装置により二重書込みにするときに少なくとも
一つのメモリが異常であつたことを検出したとき
正常であつたメモリの他系異常フラグをセツト
し、全処理装置が共有二重化メモリからのデータ
読出しするときには該他系異常フラグがセツト状
態のときそのメモリからの読出しデータのみを使
用することを特徴とする。また、本発明は、該他
系異常フラグがセツトされると、二重化メモリ間
の第２のインターフエイスを介して書込み正常で
あつたメモリの内容が書込み異常であつたメモリ
にコピーされ、コピーが正常に終了したとき該他
系異常フラグがクリアされることを特徴とする。

〔発明の実施例〕

以下、本発明に係る共有二重化メモリ制御方式
の実施例を説明する。

第２図は、本発明の実施例で用いられる処理装
置内の共有二重化メモリ接続部の構成を示すブロ
ツク図である。第２図において、第１図と同一構
成要素には同一の符号を付して説明する。第２図
において、共有二重化メモリ接続部には応答制御
部９，フアンクシヨンデコーダ１０，ドライバー
ゲートD_r1〜D_r2が設けられている。しかして、処
理装置内の演算機構より発せられるメモリ起動信
号（REQ）１９、フアンクシヨン及びアドレス
信号（FUN・Ａ）２０、書込みデータ信号
（WD）２１は、各々ドライバーゲートD_r1〜D_r3，
D_r4〜D_r6を介して二重化メモリ１Ａ，１Ｂにそれ
ぞれ転送される。それら信号はメモリ１Ａに対し
ては、起動信号（REQ）１１Ａ，フアンクシヨ
ン及びアドレス信号（FUN・Ａ）１２Ａ，書込
みデータ信号（WD）１３Ａとして送出され、ま
たメモリ１Ｂに対しては、起動信号（REQ）１
１Ｂ，フアンクシヨン及びアドレス信号
（FUN・Ａ）１２Ｂ，書込みデータ信号（WD）
１３Ｂとして送出される。

これらの情報１１，１２，１３を受信したメモ
リ１Ａ，１Ｂはこれに対応する処理を行なつた
後、応答情報を返送してくる。メモリ１Ａから
は、読出しデータ信号（RD）１４Ａ、エラー信
号（ERR）１５Ａ、他系異常信号（OE）１６
Ａ、応答信号（ANS）１７Ａが返送され、メモ
リ１Ｂからは、読出しデータ信号（RD）１４
Ｂ、エラー信号（ERR）１５Ｂ、他系異常信号
（OE）１６Ｂ、応答信号（ANS）１７Ｂが返送
されてくる。これらの応答情報は応答制御部９に
それぞれ入力される。応答制御部９では、これら
の応答情報と、フアンクシヨンデコータ１０から
の出力される書込みフアンクシヨン信号２５（メ
モリ書込みのとき“１”、メモリ読出しのとき
“０”）とを基に、処理装置内演算機構に転送する
読出しデータ信号（RD）２２、エラー信号
（ERR）２３及び応答信号（ANS）２４を生成
する。また、メモリ１Ａに対する他系異常フラグ
セツト信号（OESET）１８Ａ、及びメモリ１Ｂ
に対する同様の信号（OESET）１８Ｂを生成す
る。

第３図は上記処理装置の共有二重化メモリ接続
部における応答制御部９の構成を示すブロツク図
である。

第３図において、応答制御部９は、起動開始パ
ルス生成部２６と、応答一時記憶部３０Ａ，３０
Ｂと、エラー制御部３１と、他系異常フラツグセ
ツト信号制御部３２と、応答信号制御部４５と、
セレクタ４６とを備えている。

この応答制御部９によれば次のように動作す
る。応答一時記憶部３０Ａはメモリ１Ａからの応
答情報（読出しデータ等）を一時記憶すると共
に、読出しデータのパリテイチユツクを行いエラ
ー情報２８Ａを出力する。同様に、応答一時記憶
部３０Ｂはメモリ１Ｂからの応答情報を一時記憶
すると共に、読出しデータのパリテイチユツクを
行いエラー情報２８Ｂを出力する。応答信号制御
部４５は両系メモリの応答信号１７Ａ，１７Ｂが
そろつたことを検出し処理装置内の演算機構に対
する応答信号（ANS）２４を生成する。エラー
制御部３１は、応答一時記憶部３０Ａ及び３０Ｂ
からのエラー情報２８Ａ，２８Ｂを基に、どちら
の読出しデータを使うべきかを指定する信号
（AERR）３３、及び両系共エラーであつたこと
を処理装置内の演算機構に知らせる信号（ERR）
２３を生成する。セレクタ４６はエラー制御部３
１からの信号３３がオフのときメモリ１Ａから読
出したデータ信号１４Ａを応答一時記憶部３０Ａ
に記憶させて得た信号４４Ａを選択し、信号３３
がオンのときメモリ１Ｂから読出したデータ信号
１４Ｂを応答一時記憶部３０Ｂに記憶させて得た
信号４４Ｂを選択し、処理装置内の演算機構に対
する読出しデータ信号２２として出力する。他系
異常フラグセツト信号制御部３２は、応答一時記
憶部３０Ａ及び３０Ｂからのエラー情報を基に、
メモリ１Ａに対する他系異常フラグセツト信号１
８Ａ、あるいはメモリ１Ｂに対する他系異常フラ
グセツト信号１８Ｂを生成する。起動開始パルス
生成部２６は起動信号（REQ）１９がオンされ
た時点から一定時間巾のパルスを生成し、このパ
ルス信号を起動開始パルス信号２７として出力す
るものである。この起動開始パルス信号２７によ
り応答制御部９内の各種フリツプフロツプはイニ
シヤライズされる。

第４図は応答制御部９内の応答一時記憶部３０
Ａの詳細構成を示すブロツク図である。この応答
一時記憶部３０Ａ，３０Ｂとも同一の構成とされ
ている。

第４図において、応答一時記憶部３０は、フリ
ツプフロツプ３５及び３６と、データレジスタ４
７と、パリテイチユツカ４８と、反転回路２００
と、アンド回路２０１と、オア回路２０２とを含
んでいる。

メモリからの応答信号（ANS）１７がオンす
ると、メモリからの読出しデータ信号（RD）１
４は読出しデータレジスタ４７にセツトされ、そ
の記憶内容は信号４４として出力される。また、
応答信号（ANS）１７がオンしたときに、読出
しデータ信号１４のパリテイチユツカ４８による
チユツク結果がパリテイエラーであり、かつ、書
込みフアンクシヨン信号２５がオン（メモリ書込
みアクセス）の場合にはアンド回路２０１でアン
ドがとられ、その論理結果がオア回路２０２を介
してフリツプフロツプ３５に入力され、あるい
は、メモリからのエラー信号（ERR）１５がオ
ンの場合にはオア回路２０２を介してフリツプフ
ロツプ３５に入力されるので、エラーフリツプフ
ロツプ３５はセツト状態となり信号２８はオンと
なる。逆に、前記条件が不成立の場合、同フリツ
プフロツプ３５はクリア状態のままであり、信号
２８はオフのままである。なお、同フリツプフロ
ツプ３５は、メモリ起動開始時に、起動開始パル
ス２７によりクリア状態となつている。第３に、
応答信号（ANS）１７がオンしたときに、メモ
リから他系異常信号（OE）１６がオンの場合、
他系異常フリツプフロツプ３６はセツト状態とな
り、信号２９はオンとなる。逆に、信号１６がオ
フの場合、同フリツプフロツプ３６はクリア状態
のままであり、信号２９はオフのままである。な
お、同フリツプフロツプ３６は、メモリ起動開始
時に、起動開始パルス２７によりクリア状態とな
つている。

第５図は応答制御部９内のエラー制御部３１の
詳細構成を示す回路図である。第５図において、
エラー制御部３１は、オア回路２０３及び２０４
と、アンド回路２０５とを含んでいる。

エラー制御部３１において、メモリ１Ａ側がエ
ラーであつたことを示す信号２８Ａがオンの場合
またはメモリ１Ｂ側にて他系異常信号がオンであ
つたことを示す信号２９Ｂがオンの場合、オア回
路２０３を介して信号が出力され、信号３３はオ
ンとなり、そうでない条件の場合信号３３はオフ
となる。メモリ１Ｂ側がエラーであつたことを示
す信号２８Ｂがオンの場合またはメモリ１Ａ側に
て他系異常信号がオンであつたことを示す信号２
９Ａがオンの場合、オア回路２０４を介して信号
が出力され、その信号５１はオンとなり、そうで
ない場合オア回路２０４の出力信号５１はオフと
なる。信号３３は読出しデータの選択指定に使用
され、本信号３３がオンのときメモリ１Ｂ側のデ
ータが使用され、オフのときメモリ１Ａ側のデー
タが使用される。また、オア回路２０３からの信
号３３がオンでありかつオア回路２０４からの信
号５１がオンのとき、これら信号３３，５１はア
ンド回路２０５でアンドがとられ両系エラーであ
つたことを示す信号２３がオンすることになる。

第６図は、応答制御部９内の応答信号制御部４
５の詳細構成を示すブロツク図である。

第６図において、応答信号制御部４５は、DT
フリツプフロツプ３８及び３９と、これらフリツ
プフロツプ３８及び３９からの出力信号のアンド
をとるアンド回路２０６と、このアンド回路２０
６からの出力信号を基に一定幅のパルスを発生す
るパルス発生回路４１とを含んで構成されてい
る。

メモリ１Ａからの応答信号１７Ａがオンすると
フリツプフロツプ３８がセツトされ、またメモリ
１Ｂからの応答信号１７Ｂがオンするとフリツプ
フロツプ３９がセツトされる。両フリツプフロツ
プ３８及び３９セツト状態になると、フリツプフ
ロツプ３８及び３９からの出力信号がアンド回路
２０６でアンドされて、その信号４０がオンす
る。パルス発生回路４１は信号４０がオンした時
点から一定時間巾のパルスを生成し、処理装置内
演算機構に対する応答信号２４として出力する。
なお両フリツプフロツプ３８及び３９はメモリ起
動開始時に起動開始パルス２７によりクリア状態
となつている。

第７図は、応答制御部９の他系異常フラグセツ
ト信号制御部３２の詳細構成を示すブロツク図で
ある。

第５図において、他系異常フラグセツト信号制
御部３２は、反転回路２０７及び２０８と、アン
ド回路２０９〜２１２とを含んで構成されてい
る。

メモリ１Ａ側がエラーであつたことを示す信号
２８Ａがオンであり、メモリ１Ｂ側がエラーであ
つたことを示す信号２８Ｂがオフであると反転回
路２０７で“１”となり、かつ、書込みフアンク
シヨン信号２５がオン（書込みアクセス）の場合
に、これら信号はアンド回路２０９でアンドがと
られ、そのアンド回路２０９の出力信号４２はオ
ンする。上記信号２８Ａ，２８Ｂ及び２５が上記
条件と反対になるとアンド回路２０９の出力信号
はオフする。また、メモリ１Ａ側がエラーであつ
たことを示す信号２８Ａがオフであると反転回路
２０８により“１”が出力され、メモリ１Ｂ側が
エラーであつたことを示す信号２８Ｂがオンで、
かつ、書込みフアンクシヨン信号２５がオン（書
込みアクセス）の場合に、これら信号がアンド回
路２１０でアンドがとられ、アンド回路２１０の
信号４３はオンする。上記信号２８Ａ，２８Ｂ及
び２５が上記条件とは反対の場合アンド回路２１
０からの出力信号４３はオフする。処理装置内演
算機構に対する応答信号２４がオンすると、信号
４２がオンのときアンド回路２１１でアンドがと
られその出力信号８Ａがオンとなる。同様に応答
信号２４がオンすると、信号４３がオンのときア
ンド回路２１２でアンドがとられその信号１８Ｂ
がオンする。即ち、書込み時メモリ１Ａのみエラ
ーの場合にメモリ１Ｂ側への他系異常フラグセツ
ト信号１８Ｂがオンし、書込みメモリ１Ｂのみエ
ラーの場合にメモリ１Ａ側への他系異常フラグセ
ツト信号１８Ａがオンする。以上各部の構成の動
作を説明した。ここで書込み時エラーの動作を説
明する。

第８図は、メモリ１Ａにて書込み時エラーが発
生したときの動作を説明するために示すタイムチ
ヤートである。第８図において、タイムチヤート
の前半はデータ書込み、後半は同一アドレスのデ
ータ読出しである。データ書込みにおいてはデー
タND（NeW Data）を両系メモリに書込むがメ
モリ１Ａはエラーであつたためエラー信号
（ERR）１５Ａがオンしている。このとき、メモ
リ１Ａ内のデータは変更されず、データOD（Oed
Data）が残つたままである。第７図で示した信
号４３の条件が成立するため、メモリ１Ｂに対
し、他系異常セツト信号（OESET）１８Ｂが出
力され、その結果、メモリ１Ｂの他系異常信号１
６Ｂはオン状態に遷多する。この状態で同一アド
レスを読出すと、メモリ１ＡからはデータOD
が、メモリ１ＢからはデータNDが読出される
が、メモリ１Ｂの他系異常信号１６Ｂがオンであ
るため第５図で示した信号３３の条件が成立する
ことになつて、メモリ１Ｂの読出しデータNDが
選択され、これが処理装置内演算機構に転送され
る。また、本タイムチヤートの後半は、同一処理
装置だけではなく、他の処理装置の同一アドレス
の読出しについても同一の動きとなる。即ち、片
糸書込み失敗検出により、全処理装置は、以後、
書込み失敗したメモリの内容は使用しないことに
なる。

第９図は、共有メモリの構成を示すブロツク図
である。

第９図において、共有メモリ１Ａ，１Ｂとも同
一構成を有している。共有メモリ１は、ポート６
１，６２，６３と、コピーポート６４とを共通バ
ス６５に接続すると共に、各ポート（６１，６
２，６３，及び６４）をインターフエイス６６，
６７，６８及び６９をそれぞれ介して共通制御部
７０に接続し、共通バス６５をメモリアレイ７１
に接続して構成されている。

ポート６１，６２，６３はインターフエイス
５，６，７を介して各処理装置２，３，４からの
メモリ起動情報を受け、共通バス６５を経由して
メモリアレイ７１に書込み読出しを行い、インタ
ーフエイス５，６，７を介して各処理装置に応答
情報を転送する。コピーポート６４は、インター
フエイス８を介して他系メモリのコピーポートと
接続され、共通バス６５を経由してメモリアレイ
７１より読出した内容を他系のコピーポートに転
送する機能と、他系コピーポートより送られてき
たデータを共通バス６５を経由してメモリアレイ
７１に書込み機能を有する。共通制御部７０は、
インターフエイス６６，６７，６８，６９を介し
て、ポート６１，６２，６３，６４に指令を与
え、共通バス６５をどのポートに占有させるかの
制御を行うと共に、この内部に設けられた（詳細
は後述するが）他系異常フラグ８５の制御を行な
う。

第１０図は上記共有メモリ１のポート６１の構
成を示すブロツク図である。ポート６２，６３も
同様の構成である。ポート６１は、ドライバー回
路３００〜３０２と、アンド回路３０３〜３０８
とを備えている。処理装置からの起動信号
（REQ）１１がオンすると、バス占有信号（Ｂ・
REQ）７２Ｔがオンする。この信号７２Ｔは共
通制御部７０に送られ、優先判定が行なわれた
後、バス占有許可信号（Ｂ・SEL）７２Ｒがオン
する。本信号７２Ｒのオンにより、処理装置から
の起動信号１１、フアンクシヨン・アドレス信号
１２及び書込みデータ信号１３の内容が、それぞ
れアンド回路３０３，３０４及び３０５を介して
共通バス上の起動信号７５、フアンクシヨン・ア
ドレス信号７６、及び書込みデータ信号７７とし
て出力され、メモリアレイ７１に対しアクセスが
行なわれる。アクセスの結果、共通バス６５上の
読出しデータ信号７８、エラー信号７９が確定
し、応答信号６５がオンする。すると、いま、こ
のポートのバス占有許可信号７２Ｒがオン状態で
あることから、前記信号群の内容は、アンド回路
３０６，３０７及び３０８をそれぞれ介して読出
しデータ信号１４、エラー信号１５、応答信号１
７として出力され、処理装置に対する応答とな
る。また、共通制御部７０内の他系異常フラグ
（詳しくは後述する）の内容が信号７３，（８０）
としてドライバー回路３０１を介して信号１６と
して処理装置に転送される。また、処理装置から
の他系異常フラグセツト信号１８はドライバー回
路３０２を介して信号８２として共通制御部７０
に転送される。

第１１図は、共通制御部７０の構成を示すブロ
ツク図である。第１１図において、共通制御部７
０は、優先判定部８３と、オアー回路８４と、
RSフリツプフロツプで構成した他系異常フラツ
グ８５とを含んで構成される。各ポートからのバ
ス占有要求信号７２Ｔ，９０，９３，８６は優先
判定部８３に入力され、前記信号群でオン状態に
なつた信号群の中から１つを選択し、これに対応
するバス占有許可信号７２Ｒ，９１，９４，８７
をオンさせる。優先判定部８３の内部構成は公知
であるので説明を省略する。本発明の構成要素の
一つである他系異常フラグ８５は、各ポートから
の他系異常フラグセツト信号７４，９２，９５が
オア回路８４でオアされて出力される信号８８が
オンするとセツトされ、コピーポート６４からの
他系異常フラグクリア信号８９がオンするとクリ
アされる。この他系異常フラグ８５がセツト状態
のとき各ポートへの他系異常信号７３はオン状態
である。本構成により、いずれかの処理装置２，
３，４から他系異常フラグセツト要求があると他
系異常信号７３はオン状態に遷移し、コピーポー
ト６４より、他系異常フラグクリア要求があると
他系異常信号７３はオフ状態に遷移する（他系異
常フラグクリア要求はコピーが正常終了時に出力
される。）。

第１２図は、コピーポート６４の構成を示すブ
ロツク図である。

第１２図において、コピーポート６４は、アン
ド回路３０９〜３１４と、コピー制御部１０１と
セレクタ１０２と、カウンタ１０３と、アドレス
レジスタ１０４と、データレジスタ１０５とを備
えている。

このコピーポート６４の動作を第１３図を用い
て説明する。他系異常フラグセツト信号８８がオ
ンすると、これを受けたコピー制御部１０１はコ
ピー動作を開始する。まずカウンタクリア信号１
１４をオンしてカウンタ１０３をイニシヤルし、
次にバス占有要求８６をオンする。また、セレク
タ制御信号１１６をオフし、セレクタ１０２はカ
ウンタ１０３の出力１０８を選択する。バス占有
許可信号８７がオンすると、共通バス６５に、起
動信号７５、フアンクシヨンアドレス信号７６出
力され、メモリアレイ７１より読出しが行なわれ
る。読出しデータ信号７８、エラー信号７９が確
定し、応答信号８１がオンすると、いま、バス占
有許可信号８７がオン状態であるから、前記信号
群の内容は、データ信号１０９、エラー信号１１
０、応答信号１１１として出力される。エラー信
号１１０、応答信号１１１はコピー制御部１０１
に入力され、バス占有要求信号８６がオフすると
共に、エラーチエツクが行なわれ、エラーであつ
た場合はコピー失敗として以後のコピー動作を停
止する。

アドレス信号１０８、データ信号１０９、起動
信号１２０は他系メモリのコピーポート６４のア
ドレス信号１１２、データ信号１１３、起動信号
１２１に接続されており、エラーでなかつたとき
起動信号１２０がオンし、他系コピーポートのア
ドレスレジスタ１０４、データレジスタ１０５
に、転送が行なわれる。他系コピーポートでは起
動信号１２１がオンすると、コピー制御部１０１
がセレクタ制御信号１１６をオンし、セレクタ１
０２にアドレスレジスタ１０４の出力信号１１８
を選択させ、次にバス占有要求信号８６をオンし
て一連の書込み動作を行なう。書込みの際のエラ
ー信号と応答信号は各々信号１１０、信号１１１
に出力され、これらは、自系コピーポートの信号
１１６、信号１１７に転送され、コピー制御部１
０１に入力される。コピー制御部１０１はエラー
を検出すると以降の動作を停止するが、エラーで
ないとき信号１１５をオンしてカウンタ１０３を
増加させた後、同一手順のコピーを繰り返す。コ
ピー制御部１０１はメモリの全アドレスについ
て、このコピーが行なわれたとき他系異常フラグ
クリア信号８９をオンする。以上のようにして、
他系異常フラグがセツト状態のメモリの内容が他
系メモリにコピーされ、コピーが正常に終了した
とき該他系異常フラグがクリアされる。

以上述べたように本実施例は二重化メモリの
各々に異常フラグを設け、書込み異常時に正常な
メモリの他系異常フラグをセツトし、処理装置は
他系異常フラグの立つているメモリからのデータ
を用いるものである。

また、上記他系異常フラグがセツトされると、
正常なメモリから異常メモリにデータをコピーす
るものである。

〔発明の効果〕

以上述べたように、本発明によれば、アドレス
系異常等により、二重化メモリの片方の書込みに
失敗しても、全処理装置は書込み成功したメモリ
から読出したデータを使用することができ、一つ
の処理装置内のアドレス系故障により、両系メモ
リがダウンする危険性をなくすることができる。
また、本発明によれば、メモリ間のインターフエ
イスを用いてコピーを行なうことにより、一時的
な異常であれば異常メモリの内容を復旧させるこ
とができる利点がある。

【図面の簡単な説明】

第１図は共有二重化メモリ制御方式が適用され
るシステム構成を示すブロツク図、第２図は本発
明に係る共有二重化メモリ制御方式の実施例を実
現するための処理装置内の共有二重化メモリ接続
部の構成を示すブロツク図、第３図は共有二重化
メモリ接続部の応答制御部の構成を示すブロツク
図、第４図は応答制御部内の応答一時記憶部の詳
細構成を示すブロツク図、第５図は応答制御部内
のエラー制御部の詳細構成を示すブロツク図、第
６図は応答制御部内の応答信号制御部の詳細構成
を示すブロツク図、第７図は応答制御部の他系異
常フラグセツト信号制御部の詳細構成を示すブロ
ツク図、第８図は上記共有二重化メモリ制御方式
において片系メモリにて書込み時エラーが発生し
た時の動作を説明するために示すタイムチヤー
ト、第９図は共有メモリの構成を示すブロツク
図、第１０図は共有メモリ内のポートの構成を示
すブロツク図、第１１図は共有メモリ内の共通制
御部の構成を示すブロツク図、第１２図は共有メ
モリ内コピーポートの構成を示すブロツク図、第
１３図は正常メモリから異常メモリにデータコピ
ーをする動作を説明するために示すタイムチヤー
トである。 １，１Ａ，１Ｂ……メモリ、２，３，４……処
理装置、５Ａ，５Ｂ，６Ａ，６Ｂ，７Ａ，７Ｂ…
…インターフエイス、８……コピーインターフエ
イス、９……応答制御部、６１，６２，６３……
入出力ポート、６４……コピーポート、７０……
共通制御部、７１……メモリアレイ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の処理装置と、共有二重化メモリとがそ
   れぞれ接続され、各処理装置は該二重化メモリの
   各々に対して同一データを書込み、また、二重化
   書込みの各々の書込みが正常に行なわれたかどう
   かチエツクし一つのメモリのみが異常であつたこ
   とを検出したときには該二重書込みを行なつたプ
   ログラムに異常の報告を行なわず処理を続行する
   共有二重化メモリ制御方式において、各メモリに
   他系異常フラグを設け、処理装置は書込みに際し
   て一つのメモリのみが異常であることを検出する
   と、正常なメモリの他系異常フラグをセツトし、
   各処理装置は共有二重化メモリからのデータを読
   出しする際は該他系異常フラグセツト状態のメモ
   リからの読出しデータを使用することを特徴とす
   る共有二重化メモリ制御方式。 ２ 複数の処理装置と、共有二重化メモリとがそ
   れぞれ接続され、各処理装置は該二重化メモリの
   各々に対して同一データを書込み、また、二重書
   込みの各々の書込みが正常に行なわれたかどうか
   チエツクし一つのメモリのみが異常であつたこと
   を検出したときには該二重書込みを行つたプログ
   ラムに異常の報告を行なわず処理を続行する共有
   二重化メモリ制御方式において、各メモリに他系
   異常フラグを設け、処理装置は書込みに際して一
   つのメモリのみが異常であることを検出すると、
   正常なメモリの他系異常フラグをセツトし、各処
   理装置は共有二重化メモリからのデータ読出しす
   る際には該他系異常フラグがセツト状態のメモリ
   から読出しデータを使用し、該他系異常フラグが
   セツト状態であるメモリから同フラグがクリア状
   態であるメモリに対し少なくとも異常であつたア
   ドレスを含んだ範囲の内容がコピーされ、コピー
   が正常に終了したとき該他系異常フラグがクリア
   されることを特徴とする共有二重化メモリ制御方
   式。