JPS60225264A - 共有二重化メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数処理装置間の共有二重化、メモリ制両方式
に係シ、特に、各メモリに他系異常フラッグを設け、他
系メモリが異常のときに正常メモリ内の他系異常フラッ
グを設定し各処理装置がそのフラッグの設定されたメモ
リからのデータを使用することによ多処理が中断される
のを防止するに好適な共有二重化メモリ制御方式に関す
るものである。

〔発明の背景〕

この種の共有二重化メモリ制御方式が適用される処理シ
ステムは、第１図に示すように、二重化メモリＩＡ、Ｉ
Ｂと、これらメモリＩＡ、ＩＢをアラセスする複数の処
理装置２，３．４とを備え、これら処理装置２，３及び
４をインターフェイス５Ａ、６Ａ及び７Ａｔ−介してメ
モリＩＡにそれぞれ接続し、処理装置２，３及び４をイ
ンターフェイス５Ｂ、６Ｂ及び７Ｂを介してメモリＩＢ
にそれぞれ接続して構成されておシ、メモＩＪＩＡ。

ＩＢには両インターフェイスを介して同一データが二重
書込みされ、両インターフェイスを介してメモ１ＪＩＡ
、１８間のデータを読出しいずれかを正しいデータを用
いるようになっている。また、上記処理システムにおい
て、メモリＩＡ、ＩＢ間には、例えば特願昭５２−３５
３０９号に記載されているように、システム立上げ時等
に両者の内容を一致させるためのコピーインターフェイ
ス８が設けられている。このような処理システムによれ
ば、二重化メモリＩＡ、ＩＢの片方のアドレス系の故障
に対処するため、処理装置（２，３又は４）にてアドレ
ス系情報に冗長ビットを付加してメモリＩＡ、ＩＢに書
込み、一方メモリ１人、ＩＢ側にてこれの冗長ビラトラ
チェックして異常を検出したときは書込みを行なわない
という方式がある。

この場合、片方メモ９１人又はＩＢの該幽アドレスには
元のデータが残るため、該当アドレスを後から読出すと
元のデータが読出されてしまう。

これを防ぐ方式として、第１に、アドレス系異常等によ
り正常な書込みが行なわれなかったメモリを即時にダウ
ン状態に遷移せしめ、以後、処理　１装置２，３．４ダ
ウン状態のメモリの内容を使用しないという方式が考え
られる。

しかし、この方式では１台の処理装置の中のアドレス情
報に異常が発生したとき両系メモリに転送されるアドレ
ス情報が異常となシ、その結果両系メモリがダウン状態
になるためシステムダウンになってしまう。第２に、特
願昭５６−１１２９９５の如く、一部の処理装置群はメ
モリＩ　Ａの読出しデータを優先的に選択、他の処理装
置群はメモリＩＢの読出しデータを優先的に選択するこ
とによ）片系アドレス異常により片方のメモリの内容が
元のデータのままとなってもそのメモリを使用している
処理装置群のみのダウンに限定さｔ１他方のメそりを使
用している処理装置群はダウンしないという方式がある
。

しかしこの方式ではシステムダウンは防げても一部の処
理装置群がダウンしてしまう。

〔発明の目的〕

本発明の目的は、アドレス系の異常等によって二重化メ
モリの片方の書込み失敗があっても正常なシステム運転
を行なえる共有二重化メモリ制御方式を提供することに
ある。

〔発明の概要〕

上記目的を達成するため、本発明は、共有二重化メモリ
の各メモリに他系異常フラグを設け、処理装置によシニ
重書込みにするときに少なくとも一つのメモリが異常で
あったことを検出したとき正常であったメモリの他系異
常フラグをセットし、全処理装置が共有二重化メモリか
らのデータ読出しするときには該他系異常フラグがセッ
ト状態のときそのメモリからの読出しデータのみを使用
することを特徴とする。また、本発明は、該他系異常フ
ラグがセットされると、二重化メモリ間の第２のインタ
ーフェイスを介して書込み正常でめったメモリの内容が
書込み異常であったメモリにコピーされ、コピーが正常
に終了したとき該他系異常フラグがクリアされることを
特徴とする。

〔発明の実施例〕

以下、本発明に係る共有二重化メモリ制御方式の実施例
を説明する。

第２図は、本発明の実施例で用いられる処理装置内の共
有二重化メモリ接続部の構成を示すプロツク図である。

第２図において、第１図と同一構成要素には同一の符号
を付して説明する。第２図において、共有二重化メモリ
接続部には応答制御部９．ファンクションデコーダ１０
．ドライバーゲートＤ、１〜Ｄｖ６が設けられている。

しかして、処理装置内の演算機構よシ発せられるメモリ
起動信号（ＲＥＱ）１９、ファンクション及びアドレス
信号（ＦＵＮ＠Ａ）２０、書込みデータ信号（ＷＤ）２
１は、各々ドライバーゲートＤｒ。

〜Ｄ、、、Ｄ第４〜Ｄ−ｓｔ”介して二重化メモリＩＡ
、ＩＢにそれぞれ転送される。それら信号はメモリＩＡ
に対しては、起動信号（ＲＥＱ）ＩＩＡ。

ファンクション及びアドレス信号（ＦＵＮ　−Ａ）１２
人、書込みデータ信号（ＷＤ）１３Ａとして送出され、
またメモリＩＢに対しては、起動信号（几ｇＱ）ＩＩＢ
、ファンクション及びアドレス信号（ＦＵＮ−Ａ）１２
Ｂ、書込みデータ信号（ＷＤ）１３Ｂとして送出される
。

これらの情報１１，１２．１３を受信したメモＩＪＩＡ
、ＩＢはこれに対応する処理を行なった後、応答情報を
返送してくる。メモリＩＡからは、読出しデータ信号（
ＲＤ）１４Ａ、エラー信号（ＥＲＲ）１５Ａ、他系異常
信号（ＯＥ）１６Ａ、応答信号（ＡＮＳ）１７Ａ　が返
送され、メモリｌＢからは、続出しデータ信号（ＲＤ）
ｚ４Ｂ、エラー信−ＩＥＲＲ）１５Ｂ、他系異常信号（
ＯＲ）１６Ｂ　。

応答信号（ＡＮＳ）１７Ｂが返送されてくる。これらの
応答情報は応答制御部９にそれぞれ入力される。応答制
御部９では、これらの応答情報と、ファンクションデコ
ーダｌＯからの出力される書込みファンクション信号２
５（メモリ書込みのとき“１”、メモリ読出しのとき０
″）とを基に、処理装置内演算機構に転送する読出しデ
ータ信号（ＲＤ）２２、エラー信号（ＥＲＲ）２３及び
応答信号（ＡＮＳ）２４を生成する。また、メモリ１人
に対する他系異常フラグセット信号（ＯＥＳＥＴ）１８
Ａ、及びメモリＩＢに対する同様の信号（ＯＲ８ＥＴ）
１８Ｂを生成する。

第３図は上記飽理装置の共有二重化メモリ接続部におけ
る応答制御部９の構成を示すブロック図である。

第３図において、応答制御部９は、起動開始パルス生成
部２６と、応答一時記憶部３０Ａ、３０Ｂと、エラー制
御部３１と、他系異常フラッグセット信号制御部３２と
、応答信号制御部４５と、セレクタ４６とを備えている
。

この応答制御部９によれば次のように動作する。

応答一時記憶部３０ＡはメモリＩＡからの応答情報（読
出しデータ等）を一時記憶すると共に、読出しデータの
パリティチュックを行いエラー情報２８Ａを出力する。

同様に、応答一時記憶部３０ＢはメモＩＪ　Ｉ　Ｂから
の応答情報を一時記憶すると共に、読出しデータのパリ
テイチュツクを行い工２−情報２８Ｂを出力する。応答
信号制御部４５は両系メモリの応答信号１７Ａ、１８Ｂ
がそろったことを検出し処理装置内の演算機構に対する
応答信号（ＡＮＳ）２４を生成する。エラー制御部３１
は、応答一時記憶部３０Ａ及び３０Ｂからのエラー情報
（２８Ａ、２８Ｂ）を基に、どちらの読出しデータを使
うべきかを指定する信号（ＡＥＲＲ）３３　、及び両系
共エラーであったことを処理装置内の演算機構に知らせ
る信号（Ｆｌｍ）　２３を生成する。セレクタ４６はエ
ラー制御部３１がらの信号３３がオフのときメモリＩＡ
がら読出しをデータ信号１４Ａｔ応答一時記憶部３０Ａ
に記憶させて得た信号４４Ａｔ−選択し、信号３３がオ
ンのときメモリＩＢから続出したデータ信号１４Ｂを応
答一時記憶部３０Ｂに記憶させて得た信号４４Ｂを選択
し、処理装置内の演算機構に対する読出しデータ信号２
２として出力する。他系異常フラグセット信号制御部３
２は、応答一時記憶部３０Ａ及び３０Ｂからのエラー情
報を基に、メモリＩＡに対する他系異常フラグセット信
号１８Ａ、＃るいはメモＩＪ　Ｉ　Ｂに対する他系異常
フラグセット信号１８Ｂを生成するっ起動開始パルス生
成部２６は起動信号（ＲＥＱ）１９がオンされた時点か
ら一定時間巾のパルスを生成し、２のパルス信号を起動
開始パルス信号２７として出力するものである。この起
動開始パルス信号２７によシ応答制御部９内の各種フリ
ップ７０ツブはイニシャライズされろう 第４図は応答制御部９内の応答一時記憶部３０Ａの詳細
構成を示すブロック図である。この応答一時記憶部３０
Ａ、３０Ｂとも同一の構成とされている。

第４図において、応答一時記憶部３０は、７リツプフロ
ツプ３５及び３６と、データレジスタ４７と、パリテイ
チュツカ４８と、反転回路２００と、アンド回路２０１
と、オア回路２０２とを含んでいる。

メモリからの応答信号（ＡＮＤ）１７がオンすると、メ
モリからの読出しデータ信号（几Ｄ）１４は読出しデー
タレジスタ４７にセットされ、その記憶内容は信号４４
として出力される。また、応答信号（ＡＮＤ）１７がオ
ンしたときに、胱出しデータ信号１４のパリテイテユツ
カ４８によるテユツク結果がパリティエラーであり、か
つ、書込みファンクション信号２５がオン（メモリ書込
みアクセス）の場合にはアンド回路２０１でアンドがと
られ、その論理結果がオア回Ｗ６２０２’ｉ介してフリ
ップフロップ３５６Ｃ入力さｎｌあるいは、メモリから
のエラー信号（ＥＲＲ）ｘｓがオンの場合にはオア回路
２０２を介してフリップフロップ３５に入力されるので
、エラーフリップフロップ３５はセット状態とな多信号
２８はオンとなる。

逆に、前記条件が不成立の場合、同２リツプフロツプ３
５はクリア状態のままでメジ、信号２８はオフのままで
ある。なお、同フリップフロップ３５は、メモリ起動開
始時に、起動開始パルス２７によシフリア状態となって
いる。第３に、応答信号（ＡＮ８）１７がオンしたとき
に、メモリから他系異常信号（ＯＥ）Ｘｓがオンの場合
、他系異常フリップフロップ３６はセット状態となり、
信号２９はオンとなる。逆に、信号１６がオフの場合、
同フリップフロップ３６はクリア状態のままであシ、信
号２９はオフのままである。なお、同フリップ７０ツブ
３６は、メモリ起動開始時に、起動開始パルス２７によ
シフリア状態となってい　する。

第５図は応答制御部９内のエラー制御部３１の詳細構成
を示す回路図である。第５図において、エラー制御部３
１は、オア回路２０３及び２０４と、アンド回路２０５
とを含んでいる。

エラー制御部３１において、メモリＩＡ側がエラーであ
ったことを示す信号２８Ａがオンの場合またはメモＩＪ
　Ｉ　Ｂ側にて他系異常信号がオンでめったことを示す
信号２９Ｂがオンの場合、オア回路２０３を介して信号
が出力され、信号３３はオンとなシ、そうでない条件の
場合信号３３Ｆｉオフとなる。メモリＩＢ側がエラーで
あったことを示す信号２８Ｂがオンの場合またはメモリ
ＩＡ側にて他系異常信号がオンであったことを示す信号
２９Ａがオンの場合、オア回路２０４を介して信号が出
力され、その信号５１はオンとなシ、そうでない場合オ
ア回路２０４の出力信号５１はオフとなる。信号３３は
続出しデータの選択指定に使用され、本信号３３がオン
のときメモリＩＢ側のデータが使用され、オフのときメ
モリＩＡ側のデータが使用される。また、オア回路２０
３からの信号３３がオンであシかつオア回路２０４から
の信号５１がオンのとき、これら信号（３３，５１）は
アンド回路２０５でアンドがとられ両系エラーであった
ことを示す信号２３がオンすることになる。

第６図は、応答制御部９内の応答信号制御部４５の詳細
構成を示すブロック図である。

第６図において、応答信号制御部４５は、ＤＴフリップ
フロップ３８及び３９と、これらフリップフロップ３Ｂ
及び３９からの出力信号のアンドをとるアンド回路２０
６と、このアンド回路２０６からの出力信号を基に一定
幅のパルスを発生するパルス発生回路４１とを含んで構
成されている。

メモリＩＡからの応答信号１７Ａがオンすると７リツプ
フロツプ３８がセットされ、またメモリＩＢからの応答
信号１７Ｂがオンするとフリップフロップ３９がセット
される。両フリップフロップ３８及び３９セツト状態に
なると、フリップフロップ３８及び３９からの出力信号
をアンド回路２０６でアンドされて、その信号４０がオ
ンする。

パルス発生回路４１は信号４０がオンした時点から一定
時間中のパルスを生成し、処理装置内演算機構に対する
応答信号２４として出力する。なお両７リツプ７０ツブ
３８及び３９はメモリ起動開始時に起動開始パルス２７
によシフリア状態となっている。

第７図は、応答制御部９の他系異常フラグセット信号制
御部３２の詳細構成を示すブロック図である。

第５図において、他系異常フラッグセット信号制御部３
２は、反転回路２０７及び２０８と、アンド回路２０９
〜２１２とを含んで構広されている。

メモリＩＡ９ｉ１１がエラーであったことを示す信号２
８Ａがオンでめシ、メモリＩＢ側がエラーであったこと
を示す信号２８Ｂがオフでおると反転回路２０７で“１
″となシ、かつ、誉込みファンクション信号２５がオン
（′４１込みアクセス）の場合に、これら信号はアンド
回路２０９でアンドがとられ、そのアンド回路２０９の
出力信号４２はオンする。上記信号２８Ａ、２８Ｂ及び
２５が上記条件と反対になるとアンド回路２０９の出力
信号はオフする。また、メモリアレイがエラーでめった
とと金示す信号２８Ａがオフであると反転回路２０８に
より“１“が出力され、メ七りＩＢ側がエラーでおった
ことを示す信号２８Ｂがオンで、かつ、書込みファンク
ション信号２５がオン（書込みアクセス）の場合に、こ
れら信号がアンド回路２１０でアンドがとられ、アンド
（９）路２１０の信号４３はオンする。上記信号２８人
、２８Ｂ及び２５が上記条件とは反対の場合アンド回路
２１０からの出力信号４３はオフする。処理装置内演算
機構に対する応答信号２４がオンすると、信号４２がオ
ンのときアンド回路２１１でアンドがとられその出力信
号１８人がオンとなる。同様に応答信号２４がオンする
と、信号４３がオンのときアンド回路２１２でアンドが
とられその信号１８Ｂがオンする。即ち、誉込み時メモ
リ１人のみエラーの場合にメモリＩＢ側への他系異常フ
ラグセット信号１８Ｂがオンし、書込み時メモリＩＢの
みエラーの場合にメモリアレイへの他系異常フラグセッ
ト信号１８Ａがオンする。以上各部の構成の動作を説明
した。ここで書込み時エラーの動作を説明する。

第８図は、メモリＩＡにて書込み時エラーが発生したと
きの動作を説明するために示すタイムチャートである。

第８図において、タイムチャートの前半はデータ書込み
、後半は同一アドレスのデータ続出しである。データ書
込みにおいてはデータＮＤ　（ＮｅＷＤａｔａ　）を両
系メモリに書込むがメモリＩＡはエラーであったためエ
ラー信号（ＥＲＲ）ｘｓ人がオンしている。このとき、
メモリアレイのデータは変更されず、データ０Ｄ（ｏｅ
ａ　Ｄａｔａ）が残ったままである。第７図で示した信
号４３０乗件が成立するため、メモリｌ　Ｂに対し、他
系異常セット信号（０ＥＳＥＴ）　１８　Ｂが出力され
、その結果、メモリｌＢの他系異常信号１６Ｂはオン状
態に遷移する。この状態で同一アドレスを読出すと、メ
モ９１人からはデータＯＤが、メモリＩＢからはデータ
ＮＤが読出されるが、メモリＩＢの他系異常信号１６Ｂ
がオンであるため第５図で示した信号３３の条件が成立
することになって、メモリＩＢの読出しデータＮＤが選
択され、これが処理装置内演算機構に転送される。

また、本タイムチャートの後半は、同一処理装置だけで
はなく、他の処理装置の同一アドレスの読出しについて
も同一の動きとなる。即ち、片系書込み失敗検出によシ
、全処理装置は、以後、書込み失敗したメモリの内容は
使用しないことになる。

第９図は、共有メモリの構成を示すブロック図である。

第９図において、共有メモリＩＡ、ＩＢとも同一構成を
有している。共有メモリｌは、ボート６１．６２．６３
と、コピーボート６４とを共通パス６５に接続すると共
に、各ボート（６１゜６２．６３．及び６４）をインタ
ーフェイス６６゜６７．６８及び６９をそれぞれ介して
共通制御部７０に接続し、共通バス６５をメモリアレイ
７１に接続して構成されている。

ボート６１，６２．６３はインターフェイス５゜６．７
を介して各処理装置２，３．４からのメモシ起動情報を
受け、共通バス６５を経由してメモリアレイ７１に書込
み読出しを行い、インターフェイス５，６，７ｔ−介し
て各処理装置に応答情報を転送する。コピーボート６４
は、インターフェイス８を介して他系メモリのコピーボ
ートと接続され、共通バス６５ｔ−経由してメモリアレ
イ７１よシ読出した内容を他系のコピーボートニ転送ス
る機能と、他系コピーボートより送られてきたデータを
共通パス６５を経由してメモリアレイ７１に誓込み機能
を有する。共通制御部７ｏは、インターフェイス６６．
６７．６８．６９ｉ−介して、ボート６１，６２，６３
．６４に指令を与え、共通バス６５ｔ−どのボートに占
有させるかの制御を行うと共に、この内部に設けられた
（詳細は後述するが）他系異常７ラグ８５の制御を行な
う。

第１θ図は上記共有メモリ１のボート６１の構成を示す
ブロック図である。ボート６２，６３４同様の構成でお
る。ボー）６１は、ドライバー回路３００〜３０２と、
アンド回路３０３〜３０８とを備えている。処理装置か
らの起動（Ｔｈ号（１（ＥＱ）１１がオンすると、バス
占有信号（Ｂ−ＲＥＱ）７・２Ｔがオンする。この信号
７２Ｔは共通制御部７０に送られ、優先判定が行なわれ
′ｆｃ後、バス占有許可信号（Ｂ−８ＥＬ）７２Ｒがオ
ンする。本信号７２Ｂ、のオンによシ、処理装置からの
起動信号１１．ファンクションやアドレス信号１２及び
書込みデータ信号１３の内容が、それぞれアンド回路３
０３，３０４及び３０５ｔ−介して共通バス上の起動信
号７５、ファンクション・アドレス信号７６、及び誓込
みデータ信号７７として出力され、メモリアレイ７１に
対しアクセスが行なわｎる。アクセスの結果、共通バス
６５上の読出しデータ信号７８、エラー信号７９が確定
し、応答信号６５がオンする。すると、いま、このボー
トのバス占有許可信号７２Ｂがオン状態でおることから
、前記信号群の内容は、アンド回路３０６゜３０７及び
３０８をそれぞれ介して読出しデータ信号１４、エラー
信号１５、応答信号１７として　１出力され、処理装置
に対する応答となる。また、共通制御部７０内の他系異
常フラグ（詳しくは後述する）の内容が信号７３　（８
０）としてドライバー回路３０１を介して信号１６とし
て処理装置に転送される。また、処理装置からの他系異
常フラッグセット信号１８はドライバー回路３０２を介
して信号８２として共通制御部７０に転送される。

第１１図は、共通制御部７ｏの構成を示すブロック図で
ある。第１１図において、共通制御部７０は、優先判定
部８３と、オアー回路８４と、Ｒ８フリップフロップで
構成した他系異常フラッグ８５とを含んで構成される。

各ボートからのバス占有要求信号７２Ｔ、９０，９３．
８６は優先判定部８３に入力され、前記信号群でオン状
態になった信号群の中から１つを選択し、これに対応す
るバス占有許可信号７２Ｒ，９１，９４，８７をオンさ
せる。優先判定部８３の内部構成は公知であるので説明
を省略する。本発明の構成要素の一つである他系異常フ
ラグ８５は、各ボートからの他系異常フラグセット信号
７４，９２．９５がオア回路８４でオアされて出力され
る信号８８がオンするとセットされ、コピーボート６４
からの他系異常フラグクリア信号８９がオンするとクリ
アされる。この他系異常フラグ８５がセット状態のとき
各ボートへの他系異常信号７３はオン状態である。本構
成によシ、いずれかの処理装置２゜３．４から他系異常
フラグセット要求があると他系異常信号７３はオン状態
に遷移し、コピーボート６４よシ、他系異常フラグクリ
ア要求があると他系異常信号７３はオフ状態に遷移する
（他系異常フラグクリア要求はコピーが正常終了時に出
力される。）。

第１２図は、コピーボート６４の構成を示すブロック図
である。

第１２図において、コピーボート６４は、アンド回路３
０９〜３１４と、コピー制御部１０１とセレクタ１０２
と、カウンタ１０３と、アドレスレジスタ１０４と、デ
ータレジスタ１０５とを備えている。

このコピーボート６４の動作を第１３図を用いて説明す
る。他系異常フラグセット信号８８がオンすると、これ
を受けたコピー制御部１０１はコピー動作を開始する。

まずカウンタクリア信号１１４をオンしてカウンタ１０
３をイニシャルし、次にバス占有要求８６をオンする。

また、セレクタ制御信号ｘｘｅ＠オフし、セレクタ１０
２はカウンタ１０３の出力１０８を選択する。バス占有
許可信号８７がオンすると、共通バス６５に、起動信号
７５、ファンクションアドレス信号７６が出力され、メ
モリアレイ７１よシ読出しが行なわれる。読出しデータ
信号７８、エラー信号７９が確定し、応答信号８１がオ
ンすると、いま、バス占有許可信号８７がオン状態であ
るから、前記信号群の内容は、データ信号１０９、エラ
ー信号１１０、応答信号１１１として出力される。エラ
ー信号１１Ｏ１応答信号１１１はコピー制御部１０１に
入力され、バス占有要求信号８６がオフすると共に、エ
ラーチェックが行なわれ、エラーであった場合はコピー
失敗として以後のコピー動作を停止する。

アドレス信号１０８、データ信号１ｏ９、起動信号１２
０は他系メモリのコピーボート６４のアドレス信号１１
２、データ信号１１３、起動信号１２１に接続されてお
シ、エラーでなかったとき起動信号１２０がオンし、他
系コピーボートのアドレスレジスタ１０４、データレジ
スタ１０５に、転送が行なわれる。他系コピーボートで
は起動信号１２１がオンすると、コピー制御部１０１が
セレクタ制御信号１１６をオンし、セレクタ１０２にア
ドレスレジスタ１０４の出力信号１１ｇ”を選択させ、
次にバス占有要求信号８６をオンして一連の書込み動作
を行なう。書込みの際のエラー信号と応答信号は各々信
号１１０、信号１１１に出力され、これらは、自系コピ
ーボートの信号１１６、信号１１７に転送され、コピー
制御部１０１に入力される。コピー制御部１０１はエラ
ーを検出すると以後の動作を停止するが、エラーでない
とき信号１１５をオンしてカウンタ１０３ｔ−増加させ
た後、同一手順のコピーを繰９返す。コピー制御部１０
１はメモリの全アドレスについて、このコピーが行なわ
れたとき他系異常フラグクリア信号８９をオンする。以
上のようにして、他系異常フラグがセット状態のメそり
の内容が他系メモリにコピーされ、コピーが正常に終了
したとき該他系異常フラグがクリアされる。

以上述べたように本実施例は二重化メモリの各々に異常
フラグを設け、書込み異常時に正常なメモリの他系異常
フラグをセットし、処理装置は他系異常フラグの立って
いるメモリからのデータを用いるものである。

また、上記他系異常フラグがセットされると、正常なメ
モリから異常メモリにデータをコピーするものである。

〔発明の効果〕

以上述べたように、本発明によれば、アドレス系異常等
により、二重化メモリの片方の書込みに失敗しても、全
処理装置は書込み成功したメモリから読出したデータを
使用することができ、一つの処理装置内のアドレス系故
障によシ、両系メモリがダウンする危険性をなくするこ
とができる。

また、本発明によれば、メモリ間のインターフェイスを
用いてコピーを行なうことにより、一時的な異常であれ
ば異常メモリの内容を復旧させることができる利点があ
る。

【図面の簡単な説明】 第１図は共有二重化メモリ制御方式が適用されるシステ
ム構成を示すブロック図、第２図は本発明に係る共有二
重化メそり制御方式の実施例を実現するための処理装置
内の共有二重化メモリ接続部の構成を示すブロック図、
第３図は共有二重化メモリ接続部の応答制御部の構成を
示すブロック図、第４図は応答制御部内の応答一時記憶
部の詳細構成を示すブロック図、第５図は応答制御部内
のエラー制御部の詳細構成を示すブロック図、第６図は
応答制御部内の応答信号制御部の詳細構成を示すブロッ
ク図、第７図は応答制御部の他系異常フラグセット信号
制御部の詳細構成を示すブロック図、第８図は上記共有
二重化メモリ制御方式において片系メモリにて書込み時
エラーが発生した時の動作を説明するために示すタイム
チャート、第９図は共有メモリの構成を示すブロック図
、第１０図は共有メモリ内のボートの構成を示すブロッ
ク図、第１１図は共有メモリ内の共通制御部の構成を示
すブロック図、第１２図は共有メモリ内コピーボートの
構成を示すブロック図、第１３図は正常メモリから異常
メモリにデータコピーをする動作を説明するために示す
タイムチャートでめる。 １．１人、ＩＢ・・・メモリ、２，３．４・・・処理装
置、５人、５Ｂ、６Ａ、６Ｂ、７Ａ、７Ｂ・・・インタ
ーフェイス、８・・・コピーインターフェイス、９・・
・応答制御部、６１，６２．６３・・・入出力ボート、
６４・・・コピーボート、７０・・・共通制御部、７１
・・・メモリアレイ。 代理人　弁理士　鵜沼辰之 第２図 甲５・　ρ３に 々（ −Ｑ ４ 第３図 Ｚ　Ｃｋ：　い ；　Ｑ　叱　２ 鷺　よ　ＬＬｌｑ 蘭４Ｉ−図 ≧　−− Ｑ　）　（（ （ ：＊　杏　も 口Ｊ 第５図 と　辞 畢　旬 第６図 第７図 第８図 菊？図 第７０図 肩ｌ／図

Claims (1)

1. 【特許請求の範囲】 １、複数の処理装置と、共有二重化メモリとがそれぞれ
   接続され、各処理装置は該二重化メモリの各々に対して
   同一データを書込み、また、二重書込みの各々の薔込み
   が正常に行なわれたかどうかチェックし一つのメモリの
   みが異常であったことを検出したときには該二重書込み
   を行なったプログラムに異常の報告を行なわず処理を続
   行する共有二重化メモリ制御方式において、各メモリに
   他系異常フラグを設け、処理装置は書込みに際して一つ
   のメモリのみが異常であることを検出すると正常なメモ
   リの他系異常フラグをセットし、各処理装置は共有二重
   化メモリからのデータ読出しする際は該他系異常フラグ
   セット状態のメモリからの読出しデータを使用すること
   を特徴とする共有二重化メモリ制御方式。 ２　複数の処理装置と、共有二重化メモリとがそれぞれ
   接続され、各処理装置は該二重化メモリの各々に対して
   同一データを書込み、また、二重書込みの各々の書込み
   が正常に行なわれたかどうかチェックし一つのメモリの
   みが異常であったことを検出したときには該二重書込み
   を行ったプログラムに異常の報告を行なわず処理を続行
   する共有二重化メモリ制御方式において、各メモリに他
   系異常フラグを設け、処理装置は書込みに際して一つの
   メモリのみが異常である仁とを検出すると、正常なメモ
   リの他系異常フラグをセットし、各処理装置は共有二重
   化メモリからのデータ読出しする際には該他系異常フラ
   グがセット状態のメモリからの読出しデータを使用し、
   該他系異常フラグのセット状態のメモリからクリア状態
   のメモリに対し少なくとも異常でおったアドレスを含ん
   だ範囲の内容がコピーされ、コピーが正常に終了したと
   き該他系異常フラグがクリアされることを特徴とする共
   有二重化メモリ制御方式。