CN105706174A - Serdes接收器过采样速率 - Google Patents

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Abstract

一种大体涉及串行－解串器的设备。在该设备中，第一串行－解串器(210)具有第一数据路径(251)和数据眼路径(252)。第一数据路径耦接到第一串行－解串器的第一数据输出接口(241)。第二串行－解串器(211)具有第二数据路径(261)。第二数据路径耦接到第二串行－解串器的第二数据输出接口(242)。第一串行－解串器的数据眼路径耦接(220，230)到第二串行－解串器的第二数据路径。还描述了相关的方法。

Description

SERDES接收器过采样速率
技术领域
以下描述涉及集成电路器件(“IC”)。更具体的，以下描述涉及用于IC的串行－解串器(“SERDES”)的过采样速率。
背景技术
存在着一些应用，在这些应用中串行－解串器接收器被锁定到基准模式(referencemode)来处理过采样的数据。然而，随着对线路速率和过采样速率要求的提高，以这种较高速率来过采样数据的成本和复杂度也随之增加。这意味着，为提高过采样线路速率，电路资源和/或复杂度方面的成本大幅增加。因此，提高过采样线路速率、而不显著增加额外的资源和/或使用复杂电路，是所希望的并且有用的。
发明内容
一种设备大体涉及串行－解串器。在该设备中，第一串行－解串器具有第一数据路径和数据眼路径。该第一数据路径耦接到第一串行－解串器的第一数据输出接口。第二串行－解串器具有第二数据路径。该第二数据路径耦接到第二串行－解串器的第二数据输出接口。第一串行－解串器的数据眼路径耦接到第二串行－解串器的第二数据路径。
一种方法大体涉及串行－解串器。第一串行信息被第一串行－解串器以线路速率接收。在该第一串行－解串器的第一数据路径和数据眼路径的每一个上对第一串行信息进行过采样，以分别提供第一并行信息和第二并行信息。第一数据路径耦接到第一串行－解串器的第一数据输出接口。经由第一数据输出接口输出第一并行信息。将第二并行信息由第一串行－解串器的数据眼路径提供至第二串行－解串器的第二数据路径。第二数据路径耦接至第二串行－解串器的第二数据输出接口。经由第二数据输出接口输出第二并行信息。
附图说明
附图示出了示例性的设备和/或方法。然而，附图不应当用于限制权利要求的范围，而仅用于解释和理解。
图1是示出一个示例性的列式现场可编程逻辑门阵列(“FPGA”)架构的简要框图；
图2是示出一个示例性串行－解串器(“SERDES”)系统的框图；
图3是示出一个示例性偏移校正器(deskewer)的框图；
图4是示出示例性信号的信号图；
图5是示出一个示例性的过采样过程的流程图。
具体实施方式
以下描述中，列举了多个具体细节，从而提供对具体实施例的详尽描述。然而本领域技术人员应当理解，可以在没有以下给定的所有具体细节的情况下实施一个或多个其他实施例和/或实施例的变化例。在一些情形下，未详细描述众所周知的特征，以免影响对文本实施例的描述。为了便于说明，在不同图示中使用相同的编号来指代相同的项；然而，这些项在替代实施例中可能不同。
在描述被示意性地表示在若干附图中的实施例之前，先进行大体介绍以加深理解。
串行－解串器(“SERDES”)用于通信，例如用于高速串行链路。用于提供SERDES的收发器可以具有数据眼(dataeye)路径。在加利福尼亚圣何塞的Xilinx，Inc.(“Xilinx”)于2012年11月30号发表的白皮书(WP428，版本1.0)中，HarryFu和RomiMayder所著的“用于低成本、高容量FPGA收发器的基于IBIS－AMI模拟的串行链路信号完整性分析和片上眼扫描”(“SerialLinkSignalIntegrityAnalysiswithIBIS-AMISimulationandOn-ChipEyeScanforLow-Cost,High-VolumFPGATransceivers”)一文中可以找到这种数据眼路径的描述。此外，可以使用由FPGA的可编程资源构成的微处理器进行的眼扫描，例如Xilinx在2012年10月18号发表的XilinxApplicationNote(XAPP743版本1.0)中，MikeJenkins和DavidHahashin所著的“利用MicroBlaze处理器MCS的眼扫描”(“EyeScanwithMicroBlazeProcessorMCS”)一文中所描述的。与这样一个收发器一起构成的SERDES的这样的数据眼或眼扫描路径没有延用到FPGA可编程构造中，FPGA可编程构造有时被称为FPGA可编程资源或者FPGA逻辑。
然而，如下文更具体描述的，通过将一个收发器的数据眼路径，或者更具体地说是其中的一个接收器部分，耦接至另一个收发器的另一个接收器部分的输出路径，一个SERDES的这种数据眼路径可以经由另一个SERDES的接口而有效耦接到这种FPGA构造。这可以被用于增加有效过采样速率，其使用一个实际时钟频率来进行过采样，该过采样仅为有效过采样速率的分数(fraction)。
基于以上大体的认识，以下总体地描述用于SERDES系统的各种配置。
由于一个或多个上述实施例在本文中的描述使用了一个具体类型的IC，因此以下提供了该IC的详细描述。然而应当理解，其他类型的IC也可以从本文描述的一个或多个技术中获益。
可编程逻辑器件(“PLD”)是一种常见的集成电路，其可编程以用于执行指定的逻辑功能。一种PLD，现场可编程逻辑门阵列(“FPGA”)，通常包含可编程单元块(tile)阵列。这些可编程单元块可包含例如输入/输出模块(“IOB”)、可配置逻辑模块(“CLB”)、专用随机存取存储器模块(“BRAM”)、乘法器、数字信号处理模块(“DSP”)、处理器、时钟管理器、延迟锁定环(“DLL”)等等。本文中使用的“包含”和“包括”是指包括但不限于。
每个可编程单元块通常既包含可编程互连也包含可编程逻辑。可编程互连通常包含许多个不同长度的互连线，其通过可编程互连点(“PIP”)相互连接。可编程逻辑使用可编程元件来实现用户设计的逻辑，可编程元件可包含例如函数发生器、寄存器、算术逻辑等。
通常通过将配置数据流加载到内部配置存储器单元中来编程可编程互连件及可编程逻辑，所述内部配置存储器单元界定如何配置可编程元件。可从存储器(例如从外部PROM)读取配置数据，或者通过外部器件将配置数据写入FPGA中。于是，各个存储器单元的总和状态决定FPGA的功能。
另一种类型的PLD是复杂可编程逻辑器件，或CPLD。CPLD包含两个或两个以上“功能块”，其通过互连开关矩阵连接在一起并连接到输入/输出(“I/O”)资源。CPLD的每一功能块包含类似于可编程逻辑阵列(“PLA”)及可编程阵列逻辑(“PAL”)器件中使用的两级与/或(AND/OR)结构。在CPLD中，通常将配置数据片上地(on-chip)存储在非易失性存储器中。在一些CPLD中，配置数据被片上地存储在非易失性存储器中，然后其被作为初始配置(编程)序列的一部分下载到易失性存储器。
对于所有这些可编程逻辑器件(“PLD”)，通过出于该目的而被提供给器件的多位数据比特来控制该器件的功能。可将这些数据比特存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD)中、非易失性存储器(例如，快闪存储器，如在一些CPLD中)中，或者任何其它类型的存储器单元中。
通过应用处理层，例如金属层，来编程其它PLD，该处理层以可编程的方式使器件上的多个元件互连。这些PLD被称为掩模可编程器件。还可用其它方式来实现PLD，例如使用熔丝或反熔丝技术。术语“PLD”及“可编程逻辑器件”包含但不限于这些示范性器件，也涵盖仅部分可编程的器件。例如，一种类型的PLD包含硬编码(hard-coded)晶体管逻辑与可编程开关结构的组合，该可编程开关结构以可编程的方式使硬编码晶体管逻辑互连。
如以上指出的，高级FPGA可以包含成阵列的若干不同类型的可编程逻辑模块。例如，图1示出的FPGA架构100包含多个不同的可编程单元块，这些不同的可编程单元块包括千兆位收发器(“MGT”)101、可配置逻辑模块(“CLB”)102、随机存取存储器模块(“BRAM”)103、输入/输出模块(“IOB”)104、配置及时钟逻辑(“CONFIG/CLOCK”)105、数字信号处理模块(“DSP”)106、专用输入/输出模块(“I/O”)107(例如，配置端口及时钟端口)，以及其它可编程逻辑108，例如数字时钟管理器、模/数转换器、系统监视逻辑等。一些FPGA还包含专用处理器模块(“PROC”)110。
在一些FPGA中，每个可编程单元块包含可编程互连元件(“INT”)111，其具有连向及来自每个邻近单元块中的对应互连元件的标准化连接。因此，这些可编程互连元件共同实现所示出的FPGA的可编程互连结构。可编程互连元件111还包含连向及来自同一单元块内的可编程逻辑元件的连接，如图1上部所包含的示例所示。
例如，CLB102可包含可配置逻辑元件(“CLE”)112，其中CLE112和可编程互连元件(“INT”)111可被编程以实现用户逻辑。除了一个或一个以上可编程互连元件之外，BRAM103还可包含BRAM逻辑元件(“BRL”)113。通常，一个单元块中包含的互连元件的数量取决于单元块的高度。在图示的实施例中，BRAM单元块的高度与五个CLB的高度相同，但也可使用其它数目(例如四个)。除了适当数量的可编程互连元件之外，DSP单元块106还可包含DSP逻辑元件(“DSPL”)114。除了包含一个可编程互连元件111外，IOB104还可包含例如两个输入/输出逻辑元件(“IOL”)115。本领域技术人员将容易了解，连接到例如I/O逻辑元件115的实际I/O垫通常并不局限于输入/输出逻辑元件115的区域。
在图示实施例中，邻近裸片的水平区域(示出于图1)用于配置、时钟和其他逻辑控制。延伸自该水平区域的多个纵列109或者一个纵列用于在整个FPGA宽度上分配时钟和配置信号。
一些使用图1所示架构的FPGA包含额外的逻辑模块，该额外的逻辑模块打断了构成FPGA大部分的规则列结构。该额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器块110贯穿若干列CLB和BRAM。
需要注意，图1仅用于示意一个示例性FPGA架构。例如，一行中的逻辑块数目，行的相对宽度，行的数量和顺序，行中包含的逻辑模块类型，逻辑模块的相对尺寸，以及图1上部包含的互连/逻辑实现仅仅是示例性的。例如，在实际的FPGA中，当存在CLB时，通常包含多于一个相邻行的CLB，从而便于用户逻辑的有效实现，但是相邻CLB行的数目随着FPGA的整体尺寸而变化。
图2是示出一个示例性串行－解串器(“SERDES”)系统200的框图。SERDES系统200可以被实现在图1的FPGA100中，该FPGA100使用了SERDES系统200的收发器。然而，SERDES系统200可以更广泛地实现于任何具有两个或两个以上SERDES的IC中，例如SERDES210和SERDES211。在该实施例中，SERDES210和SERDES211是接收器SERDES。
SERDES210和211分别具有用于接收输入数据信号201和202的数据输入路径。SERDES210和211各自包含：时钟数据恢复(“CDR”)逻辑模块212；一对寄存器，例如所标示出的触发器或FF213和FF214；一对串行输入并行输出转换器(“SIPO”)，例如所标示出的SIPO215和SIPO216；眼扫描控制逻辑模块217；以及先入先出缓冲(“FIFO”buffer)218。在该实施例中，眼扫描控制逻辑217示意性地表示为包含XOR门221和计数器222；然而，这种电路或其他电路都可以用于提供眼扫描控制逻辑217。此外，SERDES210具有连到FPGA结构240的数据输出接口241，而SERDES211具有连到FPGA结构240的数据输出接口242。即使FPGA结构240被适意性地表示为两个分离的模块，并且在一些实施例中也可以被解析，但是FPGA结构240大体上可以被认为可以是可编程资源的阵列，包括多个阵列，其可以通过数据输出接口241和242来访问。
相比于过去的SERDES，SERDES210和211通过额外的SERDES至SERDES路径220和多路复用器230彼此耦接。在这种示例中，专用多路复用器230被添加到SERDES211的数据输出路径；然而，在另一个配置中，多路复用器230可以被配置为两个SERDES之间的连接(glue)逻辑。此外，SERDES210可以可选地由另一个多路复用器230配置，用于耦接到另一个SERDES(未示出)，或者用于使每个SERDES构造为相同的结构。
SERDES210和211可以分别接收用户锁定，其用于锁定到基准控制信号203-0和203-1，以及分别接收用户探测相(“EP”)控制信号204和205，至它们各自的CDR逻辑模块212。每个CDR逻辑模块212可以响应于该控制信号而提供采样相位(“SP”)信号，例如SP信号206，和探测相位(“EP”)信号，例如EP信号207。
参考SERDES210，SP信号206可以被用于时钟驱动来自输入数据信号201的数据输入到FF213，以用于以过采样频率采样。来自输入数据信号201的输入数据可以作为FF213的数据输入。此外，SP信号206可以作为FF213的时钟输入。因此，来自输入数据信号201的数据可以被时钟控制输入到FF213或从FF213输出，以用于过采样。换言之，可以以SP信号206的一个设定的采样相位，对来自输入数据信号201的数据进行过采样。来自FF213的串行数据208可以作为输入提供给SIPO215，而来自SIPO215的解串的信息(“并行数据”)209被作为输入数据提供给FIFO218和眼扫描模块217。串行输入数据时钟和较慢的并行数据输出时钟(为清晰目的，均未示出)可以分别用于时钟驱动输入串行数据208和时钟驱动输出并行数据209。FIFO218可以被时钟驱动(为清晰目的，未示出)，以从并行数据209输入和输出数据，从而通过接口241将该数据提供给FPGA结构240。
继续参考SERDES210，EP信号207可以时钟驱动来自输入信号201的数据至FF214，从而以过采样频率采样，即与通过FF213进行过采样的频率相同的频率。由于本文描述的原因，该频率可以是有效过采样频率的分数(fraction)。来自输入数据信号201的输入数据可以被提供FF214的数据输入。此外，EP信号207可以被提供为FF214的时钟输入。因此，来自输入数据信号201的数据可以被EP信号207时钟驱动，从而输入FF214或从FF214输出，以用于过采样。换言之，可以在EP信号207的一个设定的探索相位，对来自输入数据信号201的数据进行过采样。来自FF214的串行数据228可以作为SIPO216的输入，而来自SIPO216的解串的信息(“并行数据”)229被作为数据输入提供给SERDES211的多路复用器230和SERDES210的眼扫描模块217。串行输入数据时钟和较慢的并行数据输出时钟(为清晰目的，均未示出)可以分别用于时钟驱动输入串行数据228和时钟驱动输出并行数据229。该时钟可以与前述用于时钟驱动SIPO215的输入和输出的时钟相同。
如前文所述，SERDES210大体具有数据路径251和数据眼路径252。因为数据眼路径252被有效地耦接成接收来自并行数据229的数据、而不干扰提供该数据给FPGA结构240，因此数据眼路径252是无干扰的或者无损数据扫描路径。此外，要是没有SERDES至SERDES路径220，数据眼路径252就不耦接到FPGA结构240。具体地，数据眼路径252不耦接到SERDES210的数据输出接口241，其中数据眼路径252是SERDES210的一部分。
SERDES211类似于SERDES210，因此，为清楚而非限制目的，与其相同的描述就不再重复。SERDES211包括多路复用器230，其耦接成接收由SERDES210的SIPO216输出的并行数据229，该并行数据229经由SERDES至SERDES路径220被提供为多路复用器230的数据输入。多路复用器230的另一个输入是从SERDES211的SIPO215输出的并行数据；然而，为清楚而非限制目的，该输入没有在该实施例中使用。控制选择信号231被提供给多路复用器230，以在其输入之间选择。对于此实施例，控制选择信号231被设置成选择SERDES至SERDES路径220上的并行数据229，用于从多路复用器230的输出。从多路复用器230输出的并行数据229被输入至SERDES211的FIFO218。从SERDES211的FIFO218输出的并行数据229可以被经由数据输出接口242提供给FPGA结构240。因此，SERDES211的数据路径261可以被部分用于有效地耦接数据眼路径252的一部分至FPGA结构240。可选地，SERDES211可以具有SERDES至SERDES路径253，以耦接至另一个与SERDES211相同或者相似的SERDES，因此，可选地，数据眼路径262可以被耦接到该另一个SERDES的数据路径，用于耦接至FPGA结构240的另一个接口。
一些应用至少涉及对输入数据进行一些过采样；然而过采样速率或者乘数可以随应用变化。一个使用过采样的例子是用于千兆比特无源光网络(“GPON”)应用的突发CDR；然而，有很多过采样数据的应用。为了通过实施例而清楚阐述目的而且限制目的，假设使用五倍(“5X”)过采样速率。按常规，模拟数据是模数转换器(“ADC”)的输入，例如1位模数转换器，以提供数字数据。如果输入数据速率或者线路速率是10千兆比特每秒(“Gb/S”)，那么按常规，该ADC需要在足够提供50Gb/S过采样数据速率的频率下被时钟驱动。然而，如果在多个流中提供相同的数据，那么该过采样速率会被按照流的数量的倍数而降低。这可以用于降低过采样时钟频率，从而大幅减少复杂度，或者甚至使得以前无法通过FPGA实现的过采样应用变得可行。在上述实施例中，一个25Gb/S的过采样数据速率可以在一个相位上，另一个25Gb/S的过采样数据速率可以在一个相差180度的相位上，如此过采样的数据流可以被组合(combined)，从而提供具有相当于50Gb/S的过采样数据速率的单一过采样的数据流。
增加多路复用器、SERDES以及SERDES至SERDES路径不需要很多附加的电路，并且保持了IC上的输出SERDESFIFO对FPGA接口的一比一比例。此外，该改变可以在SERDES211的一个物理编码子层(“PCS”)上实现为专用逻辑，即硬宏或者硬件。无需改变SERDES的物理介质连接(“PMA”)部分。无需增加额外的SERDES至FPGA结构的接口，从而保持了它们之间的一比一比例。因此，与有效地降低了过采样时钟频率至一半的优点相比，增加多路复用器230、SERDES以及SERDES至SERDES路径220的成本是微小的。此外，尽管有相位差，但是接口241和242上的数据是相同的数据，这将在下文中详细描述。
接上文，数据眼路径252可以例如用于确定对输入数据信号201的数据进行采样的优选采样相位。使用这样的优选采样相位设定，CDR逻辑212可以被用于设定与该优选采样相位设定相差180度的偏移相位。换言之，EP可调节成与该优选SP偏离1/2单位间隔(“UI”)，而不管这种优选SP被设定在哪里。更概括地说，EP是可调节的，因而相对于SP，其可以被准确设定成UI/2的偏移相位，或者可以由于数据眼不对称而稍微变化。因此，在采样相位(SP)解串的数据可以经由接口241输出到FPGA结构240，并且在探索相位(EP)解串的相同的数据可以被输出到FPGA结构240，其中该EP可以被设定为相对于该SP呈50％UI偏移。这使得等效的过采样的数据吞吐率双倍于单个SERDES的过采样的数据吞吐率，而无需加倍单个SERDES，或者更具体地，加倍接收器(“RX”)SERDES的接口。为清楚目的而非限制目的，并行数据209和并行数据229在下文中被称为SP并行数据和EP并行数据229。
因为SP并行数据209和EP并行数据229经过不同的FIFO218，用于分别耦接至到FPGA结构240的接口241和242，这些数据在FPGA结构层不再对齐。换言之，当从SERDES210或211时钟域的FIFO218的输入时钟侧上的并行数据时钟域转到FPGA结构240时钟域的该FIFO218的输出时钟侧的并行数据时钟域时，在接口241和242之间该数据可能不对齐。为了时钟驱动FIFO218输出数据，在该实施例中使用了来自FPGA结构240的时钟信号。该时钟信号可以沿着该FPGA结构240的时钟树传播，因此即使都处于相同的频率，但是由于细微的时钟信号传播延迟，接口241和242上的数据之间的相位也可能存在不对齐。因此，SERDES210和211可以被配置为用于彼此独立的操作，并且因此接口241和242可以不耦接用于相位对齐操作。对于高频应用，即使是细微的不对齐也可能有显著影响。该不对齐也可能归因于由多路复用器230、SERDES至SERDES路径220和/或SERDES210与211之间的差别而导致计时差别。然而，即使两个SERDES彼此不同，但是应当理解，只有SERDES211的多路复用器230、SERDES至SERDES路径220和FIFO218是和SERDES210相分离的，并且因此对于受不对齐影响严重的高频应用，由于仅使用一个SERDES210的CDR逻辑模块212、以及仅有一个输入数据流输入至该SERDES210，因此这种不对齐的几率显著降低。
图3是示出一个示例性偏移校正器(deskewer)340的框图。偏移校正器340可以实例化在FPGA结构240的可编程资源中，该FPGA结构240位于SERDES至FPGA结构边界310的FPGA结构侧。因此，偏移校正器340可以耦接在用户应用314和SERDES210、211各自的接口241和242之间，该用户应用314可以全部或者部分实例化在FPGA结构240中。偏移校正器340包括延迟311、延迟312、交织器315以及对齐器313。延迟311、延迟312、交织器315以及对齐器313的一些或者全部可以实例化在FPGA结构240的可编程资源中。
SP并行数据209经由数据输出接口241提供给与其耦接的对齐器313的固定数字延迟311，EP并行数据229经由数据输出接口242提供给与其耦接的对齐器313的可编程数字延迟312。响应于从SERDES至SERDES边界310的FPGA结构240侧提供给SERDES侧的FIFO的时钟信号333，SERDES210和211各自的FIFO218可以被在其输出侧时钟驱动。更宽泛地，延迟311和312中的至少一个是相对于另一个可调节的，以用于在数据输出接口241上的第一信息和数据输出接口242上的第二信息之间的偏移调节。因此，例如，两个延迟都是可调节的，其中一个被设定到固定值从而提供一个基准。因此，为清晰目的而非限定目的，假设经由数据输出接口241耦接到SERDES210的固定延迟311被用作基准。
固定数字延迟311输出SP数据301，可编程数字延迟312输出EP数据302。SP数据301和EP数据302都是位串行数据，其分别与并行数据209和229并行提供，因此，如前述，这两个流相对于彼此有180度或者0.5UI的相位差。然而，分别耦接到数据输出接口241和242的FIFO218可能相对彼此存在偏移，该偏移是UI的分数，该UI的分数是数值“X”。
分别来自延迟311和312的SP数据301和EP数据302被作为输入提供给偏移校正器340的交织器315，而交织器315被配置成交织例如SP数据301和EP数据302的信息，从而提供例如交织的数据303的交织的信息。例如，SP数据301和EP数据302中的每一个均是N位位宽，则作为交织器315输出提供的位交织的数据303是2N位位宽。该交织的数据303可以提供给耦接到交织器315的用户应用314，且该交织的数据303作为输入提供给耦接到交织器315的偏移校正器340的对齐器313。
对齐器313可选地可以耦接到可编程数字延迟311，以通过可选的调节信号305提供调节，其中SP和EP数据都是可调的延迟。然而再次，为清晰目的而非限制目的，假设延迟311是固定的数字延迟。对齐器313被配置成通过调节信号304提供调节增量X给可调的数字延迟312。调节增量X是数据输出接口241上的信息和数据输出接口242上的信息(即并行数据209和并行数据229)之间的偏移调节。如果延迟311和312分别响应于调节信号305和304是可调的，以用于接口241和242上的数据的偏移调节，那么该数据输出接口241上的信息和数据输出接口242上的信息之间的偏移调节可以是仅在一个方向上。
在FPGA结构层，两个过采样数据流相对于彼此的180度相位偏移是X.5UI，其中X可以是未知整数个间隔(tics)，其代表UI的分数。再次，如前文所述，这种关系的0.5UI部分可以通过相对于SP数据209设定EP数据229来保证。因此，可以在一个从－A至+A的有限范围内搜寻X，其中延迟A是由FIFO218的结构限定的一个有效最大可能(maximumpossible)偏移。因此，固定延迟311可以是UI的A/2，或者A/2乘以UI。在初始阶段，有数据时，对齐器313使用交织的数据303扫描X的所有可能值。所有错误的数据配置会显示出来，当交织的过采样数据中出现至少一个“101”或者“010”时。因此，对齐器313可以选择一个X值，从而交织的过采样数据不会出现不正确的模式。一旦对齐器313调节了延迟312的延迟从而使得不会出现问题模式，则在该时间点，对齐器313可以可选地确定锁定信号306，并且提供该信号给用户应用314，该锁定信号306可以用于表明提供给用户应用314的过采样的交织的数据303是有效的。
在运行中，对齐器313可以持续地在交织的过采样数据303中搜索是否存在无效模式“101”和“010”。由于在对齐丢失之前这两个模式都不会出现，因此在每个初始阶段都能提供正确的对齐，并且该对齐可以被检查，从而在整个运行时间段都能保持正确的对齐。
为了通过示例清晰表述的目的而非限制的目的，图4是描述示例性信号400的信号图。信号400同时结合图2至4进行描述。
输入数据信号201的输入数据被第一和第二过采样器采样，该过采样器例如标示为FF213和FF214的1位ADC。这些过采样器的输出可以分别被认为是串行数据208和串行数据228。在该实施例中，输入数据信号201处于低逻辑电平401直至时间420，而在时间420和稍后的时间430之间，输入数据信号201处于高逻辑电平。最后，在该实施例中，输入数据信号201在时间430之后处于低逻辑电平。对于FF213和FF214在时间420之前进行的每个低逻辑电平401采样，逻辑0位410被采样，对于FF213和FF214在时间420之后但时间430之前进行的每个高逻辑电平402采样，逻辑1位411被采样，最后，对于FF213和FF214在时间430之后进行的每个低逻辑电平401采样，逻辑0位410被采样。
回想一下，由于数据被过采样，因此多个采样的比特代表一个数据比特。比较并行数据209和229的任意两个第n位比特，即SP并行数据209-n和EP并行数据229-n。如果SP并行数据209-n和EP并行数据229-n相对于彼此未偏移，或者至少没有严重偏移，那么交织的数据303在该第n个比特位置就没有“101”或者“010”模式，例如对于位于上方的过采样的交织数据303-n的例子，该数据就没有“101”或者“010”比特模式。然而，如果由于FIFO的原因，在该过采样的数据的该第n比特位置之间插入了数字延迟，那么该过采样的交织数据303-n就具有至少一个“101”或者“010”比特模式。在位于下方的过采样的交织数据303-n的例子中，过采样的交织数据303-n的“010”比特模式404表明SERDES210的FIFO218的输出被延迟，或者在该第n比特位置相对于SERDES211的FIFO218的输出有偏移。当然，也有可能出现表示偏移的该类不正确模式的其它例子，其可以出现在转换时间420和430中的任一个或者两个。为示例性的清晰目的而非限制目的，如果最大偏移A是UI的十分之一，其可以由可编程延迟的6个间隔(tics)或者增量代表，那么对齐器313可以被配置成通过调节信号调节延迟，以为该6个增量中的每一个在正向延迟方向上调节延迟，以及为该6个增量中的每一个在负向延迟方向上调节延迟，从而选择一个延迟，其中在过采样的交织数据303的任何第n比特通道不出现“101”模式或者“010”模式。
即使仅描述了一个用于扫描眼的EP，但是在其它配置中，可以有多于一个采样相位用于扫描眼。在该配置中，这样的多个扫描眼采样相位可以被分别提供给其它的SERDES，以使用这些SERDES的数据输出接口来进一步降低数据被过采样的速率，并且这些过采样的数据路径可以被组合(combined)，从而以数倍于实际采样速率的有效采样速率提供过采样的数据。在此前，对于SERDES接收器，最大过采样数据速率等于最大数据速率。然而，如本文描述的，SERDES接收器的最大过采样数据速率是这种SERDES接收器的最大数据速率的扫描眼采样相位的数倍。
图5是示出一个示例性过采样过程500的流程图。过采样过程500进一步结合图2、3和5进行描述。
在步骤501，以线路速率(linerate)接收第一串行信息至第一串行－解串器，例如，由SERDES210接收的输入数据信号201。在步骤502，在第一串行－解串器的第一数据路径和数据眼路径中的每一个上对第一串行信息进行过采样，以分别提供第一并行信息和第二并行信息。这种过采样可以由FF213和214进行，并且由SIPO215和216分别在路径251和252上进行解串，以提供SP并行数据209和EP并行数据229。可以以有效过采样速率的一半对第一并行信息和第二并行信息中的每一个进行过采样。再次，数据路径251被耦接到SERDES210的数据输出接口241。
在步骤503，经由第一数据输出接口(例如接口241)输出在步骤502提供的第一并行信息。在步骤504，将步骤502提供的第二并行信息由第一串行－解串器的数据眼路径提供给另一个串行－解串器的第二数据路径，例如由SERDES210的数据眼路径252至SERDES211的数据路径261。再次，该数据路径261耦接至SERDES211的数据输出接口242。
在步骤505，经由第二数据输出接口(例如数据输出接口242)输出在步骤504提供的第二并行信息。在步骤506，可以交织第一并行信息和第二并行信息，从而以有效过采样速率提供交织的信息。在步骤507，确定调节量，以调节在步骤506提供的交织的信息中的于步骤502提供的第一并行信息和于步骤504提供的第二并行信息之间的偏移。在步骤508，以在步骤507确定的调节量调节第一并行信息和第二并行信息中至少一个的延迟，以减少偏移。
描述了这样一个设备，其用于增加过采样线路速率，而无需显著增加额外的资源和/或复杂的电路。在该设备中，第一串行－解串器具有第一数据路径和第一数据眼路径。第一数据路径耦接到第一串行－解串器的第一数据输出接口。第二串行－解串器具有第二数据路径。第二数据路径耦接到第二串行－解串器的第二数据输出接口。第一串行－解串器的数据眼路径耦接到第二串行－解串器的第二数据路径。
在该设备中，可以应用以下一个或者多个特性。数据眼路径可以是第一数据眼路径，第二串行－解串器可以具有第二数据眼路径。该设备还可以包括耦接到第一数据输出接口的第一延迟和耦接到第二数据输出接口的第二延迟，其中该第一延迟和第二延迟中的至少一个相对于另一个是可调的，以用于第一数据输出接口上的第一信息和第二数据输出接口上的第二信息之间的偏移调节。该设备还可以包括耦接到第一延迟和第二延迟的交织器，用于交织第一信息和第二信息以提供交织的信息，还包括耦接到交织器的对齐器，用于接收交织的信息。该对齐器可以耦接到第一延迟和第二延迟中的至少一个，以用于对其提供调节增量，以用于在第一数据输出接口上的第一信息和第二数据输出接口上的第二信息之间的偏移调节。第一延迟可以是固定的延迟，第二延迟可以是可调的，以用于在第一数据输出接口上的第一信息和第二数据输出接口上的第二信息之间的偏移调节。第一延迟和第二延迟可以都是可调的，以用于在第一数据输出接口上的第一信息和第二数据输出接口上的第二信息之间仅一个方向上偏移调节。第一延迟、第二延迟、交织器和对齐器的一些或全部可以实例化在可编程资源中。该可编程资源可以属于现场可编程逻辑门阵列器件。第一数据输出接口和第二数据输出接口可以用于耦接至可编程资源阵列。该可编程资源阵列可以属于现场可编程逻辑门阵列器件。数据眼路径相对于数据路径可以是无损路径。数据眼路径可以不耦接到第一数据输出接口。第一串行－解串器的数据眼路径可以通过第二串行－解串器的多路复用器耦接到第二串行－解串器的第二数据路径。多路复用器可以位于第二串行－解串器的硬物理编码子层(“PCS”)逻辑模块中。
描述了一个相关的方法。在该方法中，以线路速率接收第一串行信息至第一串行－解串器，例如，SERDES210接收输入数据信号201。在第一串行－解串器的第一数据路径和数据眼路径中的每一个上对第一串行信息进行过采样，以分别提供第一并行信息和第二并行信息。第一数据路径耦接到第一串行－解串器的第一数据输出接口。第一并行信息经由第一数据输出接口输出。第一并行信息被由第一串行－解串器的数据眼路径提供给第二串行－解串器的第二数据路径。第二数据路径耦接至第二串行－解串器的第二数据输出接口。第二并行信息经由第二数据输出接口输出。
在该方法中，可以应用以下一个或者多个特性。可以以有效过采样速率的一半对第一并行信息和第二并行信息进行过采样。该方法可以包括交织第一并行信息和第二并行信息以提供交织的信息。该方法还可以包括：确定调节量，用于调节交织的信息中的第一并行信息和第二并行信息之间的偏移。以该调节量调节第一并行信息和第二并行信息中的至少一个的延迟，以减少偏移。第一数据输出接口和第二数据输出接口可用于耦接至可编程资源阵列。
以上描述了示例性设备和/或方法。在不偏离由权利要求和等同方案限定的范围的情况下，可以构思根据本文描述的一个或者多个方面的其它实施例和另外的实施例。权利要求中列出步骤不意味着步骤的任何顺序。商标是其所有者的财产。

Claims (15)

1.一种设备，其特征在于，包括：
第一串行－解串器；
其中，所述第一串行－解串器具有第一数据路径和数据眼路径；
其中，所述第一数据路径耦接到所述第一串行－解串器的第一数据输出接口；
第二串行－解串器；
其中，所述第二串行－解串器具有第二数据路径；
其中，所述第二数据路径耦接到所述第二串行－解串器的第二数据输出接口；以及
其中，所述第一串行－解串器的数据眼路径耦接到所述第二串行－解串器的第二数据路径。
2.根据权利要求1所述的设备，其特征在于：
所述数据眼路径是第一数据眼路径；以及
所述第二串行－解串器具有第二数据眼路径。
3.根据权利要求1或2所述的设备，其特征在于，还包括：
第一延迟，耦接到所述第一数据输出接口；
第二延迟，耦接到所述第二数据输出接口；以及
其中，所述第一延迟和所述第二延迟中的至少一个相对于另一个是可调的，以用于所述第一数据输出接口上的第一信息和所述第二数据输出接口上的第二信息之间的偏移调节。
4.根据权利要求3所述的设备，其特征在于，还包括：
交织器，耦接到所述第一延迟和所述第二延迟，用于交织所述第一信息和所述第二信息以提供交织的信息；以及
对齐器，耦接到所述交织器，用于接收所述交织的信息。
5.根据权利要求4所述的设备，其特征在于，所述对齐器耦接到所述第一延迟和所述第二延迟中的至少一个，以给所述第一延迟和所述第二延迟中的至少一个提供调节增量，以用于所述第一数据输出接口上的第一信息和所述第二数据输出接口上的第二信息之间的偏移调节。
6.根据权利要求3-5中任一项所述的设备，其特征在于：
所述第一延迟是固定延迟；以及
所述第二延迟是可调的，以用于所述第一数据输出接口上的第一信息和所述第二数据输出接口上的第二信息之间的偏移调节。
7.根据权利要求3-5中任一项所述的设备，其特征在于，所述第一延迟和所述第二延迟都是可调的，以用于所述第一数据输出接口上的第一信息和所述第二数据输出接口上的第二信息之间仅一个方向上的偏移调节。
8.根据权利要求1-7中任一项所述的设备，其特征在于，所述数据眼路径相对于所述数据路径是无损路径。
9.根据权利要求1-8中任一项所述的设备，其特征在于，所述数据眼路径不耦接到所述第一数据输出接口。
10.根据权利要求1-9中任一项所述的设备，其特征在于，所述第一串行－解串器的数据眼路径通过所述第二串行－解串器的多路复用器耦接到所述第二串行－解串器的第二数据路径。
11.根据权利要求10所述的设备，其特征在于，所述多路复用器位于所述第二串行－解串器的硬物理编码子层(PCS)逻辑模块中。
12.一种方法，其特征在于，包括：
以线路速率接收第一串行信息至第一串行－解串器；
在所述第一串行－解串器的第一数据路径和数据眼路径中的每一个上对所述第一串行信息进行过采样，以分别提供第一并行信息和第二并行信息；
其中，所述第一数据路径耦接到所述第一串行－解串器的第一数据输出接口；
经由所述第一数据输出接口输出所述第一并行信息；
将第二并行信息由所述第一串行－解串器的所述数据眼路径提供给第二串行－解串器的第二数据路径；
其中，所述第二数据路径耦接至所述第二串行－解串器的第二数据输出接口；以及
经由所述第二数据输出接口输出所述第二并行信息。
13.根据权利要求12所述的方法，其特征在于，以有效过采样速率的一半对所述第一并行信息和所述第二并行信息的每一个进行过采样。
14.根据权利要求12或13所述的方法，其特征在于，还包括交织所述第一并行信息和所述第二并行信息，以提供交织的信息。
15.根据权利要求14所述的方法，其特征在于，还包括：
确定所述交织的信息中的所述第一并行信息和所述第二并行信息之间的偏移的调节量；以及
以所述调节量调节所述第一并行信息和所述第二并行信息中的至少一个的延迟，以减少偏移。
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